具有大致垂直的邻近半导体结构的存储器阵列及其形成的制作方法

专利名称：具有大致垂直的邻近半导体结构的存储器阵列及其形成的制作方法
具有大致垂直的邻近半导体结构的存储器阵列及其形成技术领域
本发明一般来说涉及存储器，且特定来说，在一些实施例中，本发明涉及具有大致垂直的邻近半导体结构的存储器阵列及其形成。
背景技术：
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。 非易失性存储器是可在不施加电力的情况下将其数据值保持达某一长周期的存储器。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。 通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其有时称为写入)或其它物理现象(例如，相变或极化)，所述单元的阈值电压的改变确定每一单元的数据值。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、 数字媒体播放器、数字记录器、游戏机、电器、车辆、无线装置、移动电话及可抽换式存储器模块，且非易失性存储器的用途不断扩充。
NAND快闪存储器装置是常见类型的快闪存储器装置，如此称谓是因为布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器装置的存储器单元阵列经布置以使得所述阵列的一行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。所述阵列的各列包含源极到漏极地一起串联连接在一对选择线(源极选择线与漏极选择线)之间的存储器单元串(经常称为NAND串)。
一“列”指代共同地耦合到局部数据线(例如局部位线)的存储器单元群组。其不需要任何特定定向或线性关系，而指代代存储器单元与数据线之间的逻辑关系。所述源极选择线包含在NAND串与所述源极选择线之间的每一相交点处的源极选择栅极，且所述漏极选择线包含在NAND串与所述漏极选择线之间的每一相交点处的漏极选择栅极。每一源极选择栅极连接到源极线，而每一漏极选择栅极连接到数据线，例如列位线。
为使存储器制造商保持竞争力，存储器设计者不断尝试增加存储器装置的密度。 增加快闪存储器装置的密度通常需要减小存储器单元之间的间隔及/或使存储器单元变得更小。一些装置元件的较小尺寸可能导致关于单元的操作问题。举例来说，源极/漏极区之间的沟道变得更短，从而可能导致严重的短沟道效应。
—种增加存储器装置的密度的方式是形成堆叠式存储器阵列，例如通常称为三维存储器阵列。举例来说，一种类型的三维存储器阵列包含彼此上下垂直堆叠的多个传统“二维”阵列，例如NAND存储器阵列，其中每一存储器阵列的存储器单元是蓝宝石上硅晶体管、 绝缘体上硅晶体管、薄膜晶体管、热电聚合物晶体管、半导体-氧化物-氮化物-氧化物-半导体晶体管等等。另一类型的三维存储器阵列包含堆叠式存储器单元的柱，例如形成垂直 NAND 串。
出于上述原因且出于所属领域的技术人员在阅读及理解本说明书后将即刻变得显而易见的下述其它原因，此项技术中需要替代的堆叠式(例如，三维)存储器阵列。发明内容


图I是根据一实施例的存储器系统的简化框图。
图2A到2D是根据另一实施例的在各种制作阶段期间存储器阵列的横截面图。
图 3A到3D是分别对应于图2A到2D的横截面图。
图4A到4E是根据另一实施例的在各种制作阶段期间存储器阵列的横截面图。
图 5A到5E是分别对应于图4A到4E的横截面图。
图6是根据现有技术的从顶部观看的存储器阵列的横截面图。
具体实施方式
在以下详细描述中，参考形成本文一部分的附图，且在所述附图中以图解说明方式展示若干特定实施例。在图式中，在所有数个视图中相似编号描述大致类似的组件。可利用其它实施例，且可在不背离本发明范围的前提下做出结构、逻辑及电改变。因此，不应将以下详细描述视为具有限制性意义，且本发明的范围仅由所附权利要求书及其等效内容界定。术语半导体可指代(举例来说)材料层、晶片或衬底，且包含任一基底半导体结构。 “半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT) 技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中提及半导体时，可能已利用先前工艺步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此些区/结的下伏层。因此，不应将以下详细描述视为具有限制性意义，且本发明的范围仅由所附权利要求书及其等效内容界定。因此，不应将以下详细描述视为具有限制性意义。
图I是根据一实施例的作为电子系统的部分的与处理器130通信的NAND快闪存储器装置100的简化框图。处理器130可为存储器控制器或其它外部主机装置。
根据本发明的实施例，存储器装置100包含存储器单元阵列104。举例来说，存储器阵列104可包含若干柱，其中每一柱在其上具有一对串联耦合存储器单元串(例如，NAND 串)。
提供行解码器108及列解码器110以解码地址信号。接收并解码地址信号以存取存储器阵列104。
存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114 与I/O控制电路112以及行解码器108及列解码器110通信以在解码之前锁存地址信号。 命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。控制逻辑116 响应于所述命令而控制对存储器阵列104的存取，且产生用于外部处理器130的状态信息。 控制逻辑116与行解码器108及列解码器110通信以响应于所述地址而控制行解码器108 及列解码器110。
控制逻辑116还与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118 在控制逻辑116的引导下锁存数据(传入或传出)以在存储器阵列104正分别忙于写入或读取其它数据时暂时地存储数据。在写入操作期间，将数据从高速缓冲存储器寄存器118 传递到数据寄存器120以供传送到存储器阵列104 ;接着将新数据从I/O控制电路112锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118 传递到I/O控制电路112以供输出到外部处理器130 ;接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。 所述控制信号可包含至少芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用 WE#。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)并经由I/O总线 134将数据输出到处理器130。
举例来说，经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112 处接收命令并将其写入到命令寄存器124中。经由总线134的输入/输出(I/O)引脚[7:0] 在I/O控制电路112处接收地址并将其写入到地址寄存器114中。经由8位装置的输入/ 输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112 处接收数据并将其写入到高速缓冲存储器寄存器118中。随后将所述数据写入到数据寄存器120中以供编程存储器阵列104。对于另一实施例，可省略高速缓冲存储器寄存器118， 且将数据直接写入到数据寄存器120中。也经由8位装置的输入/输出(I/O)引脚[7:0] 或16位装置的输入/输出(I/O)引脚[15:0]输出数据。
所属领域的技术人员将了解，可提供额外电路及信号，且已简化图I的存储器装置。应认识到，可不必将参考图I所述的各种块组件的功能性分离成集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图I的一个以上块组件的功能性。或者，集成电路装置的一个或一个以上组件或组件部分可经组合以执行图I的单个块组件的功能性。
另外，尽管根据各种信号的接收及输出的通俗惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用其它组合或数目的I/o引脚。
图2A到2D是在各种制作阶段期间存储器阵列200的一部分的横截面图。图3A 到3D是分别对应于图2A到2D的横截面图。存储器阵列200可形成图I的存储器阵列104 的一部分。
图2A是沿图3A的线2A-2A截取的存储器阵列200的横截面(省略交叉影线)，而图3A是沿图2A的线3A-3A截取的横截面(省略交叉影线)。一般来说，图2A的结构的形成可包含在半导体202上方形成电介质204，在一些实施例中，半导体202可由可经导电掺杂以具有P型或η型导电性的硅构成。举例来说，电介质204可由氧化物(例如，氧化硅)、 氧氮化物(例如，氧氮化硅)等等形成。
接着在电介质204上方形成牺牲材料(例如，电介质206J ;在电介质206i上方形成电介质208 ;且在电介质208上方形成牺牲材料(例如，电介质2062)。接着交替地形成电介质208及2062直到在电介质208上方形成牺牲材料(例如，电介质2063)，如图2A中所展不。接着在电介质2063上方形成硬掩模(例如，电介质帽)210。对于一些实施例，电介质 208可为与电介质204的材料相同的材料，例如电介质208可由氧化物(例如，氧化硅)、氧氮化物(例如，氧氮化硅)等等形成。作为一个实例，在电介质204及208是氧化物或氧氮化物的情况下，电介质206及硬掩模210可为氮化物以促进后续处理中的选择性移除。由于电介质206及208以及硬掩模210的牺牲本质，其无需如本文的实例中所描述为电介质。
接着通过图案化硬掩模210并穿过硬掩模210及穿过电介质206、208及204形成开口 212 (在半导体202上或其内停止)来形成开口 212 (例如，孔或槽)。举例来说，可在硬掩模210上方形成(例如)光致抗蚀剂的掩模(未展示)并对其进行图案化以暴露硬掩模210及电介质206、208及204的部分。接着(例如)通过蚀刻(例如，使用对电介质206、 208及204具选择性的蚀刻)移除硬掩模210及电介质206、208及204的经暴露部分。
接着，在(例如)移除所述掩模之后，在开口 212中形成半导体214 (例如多晶硅) 以便给开口 212加衬或填充开口 212，如图2A及3A中所展示。举例来说，可通过例如化学气相沉积(CVD)、原子层沉积(ALD)等等的保形沉积过程形成半导体214。对于一些实施例， 半导体214可在硬掩模210的上部表面上方延伸。
在其中开口 212仅用半导体214加衬的实施例中，接着邻近于半导体214形成电介质216，例如氧化物(例如，氧化硅)、氧氮化物(例如，氧氮化硅)等等以便填充每一开口 212的剩余部分。举例来说，可将电介质216添加到开口 212直到电介质216将每一开口 212填充到高于半导体214的上部表面的水平，以使得电介质216在可在硬掩模210的上部表面上方延伸的半导体214的上部表面上方延伸。在其中开口 212填充有半导体214 的实施例中，省略电介质216，即，用半导体214替换图2A及3A中的电介质216。
接着可(例如)通过化学机械平面化(CMP)从半导体214的上部表面移除电介质 216，以使得开口 212中的每一者中的电介质216的上部表面与半导体214的上部表面大致齐平(例如，齐平)。接着可(例如)使用对电介质216具选择性的干或湿回蚀过程使电介质216的上部表面凹入到低于在硬掩模210的上部表面(未展示)上方的半导体214的上部表面及硬掩模210的上部表面,如图2A中所展示。
接着可在电介质216的凹入上部表面及在硬掩模210的上部表面上方的半导体 214的上部表面上方形成半导体220 (例如，多晶硅)。随后，(例如)通过化学机械平面化移除半导体220及半导体214 (在硬掩模210上停止)，以使得半导体220的上部表面及半导体214的大致垂直(例如，垂直)侧(例如，侧壁)的上部端与硬掩模210的上部表面大致齐平(例如，齐平)，如图2A中所展示。
电介质216形成大致垂直(例如，垂直)电介质柱235。包含半导体214及220 的半导体环绕每一柱235。也就是说，每一柱235在其底部及其大致垂直(例如，垂直)侧 (例如，侧壁)上由半导体214且在其顶部上由半导体220环绕(图2A及3A)。举例来说， 半导体214可与相应柱235的侧壁直接接触，且半导体220可与相应柱235的顶部及半导体214的侧壁的上部部分直接接触。
接着可图案化图2A及3A的结构以形成图2B及3B的结构，其中图2B是沿图3B的线2B-2B截取的存储器阵列200的横截面(省略交叉影线)，而图3B是沿图2B的线3B-3B 截取的横截面(省略交叉影线)。举例来说，可在图2A及3A的结构上方形成(例如)光致抗蚀剂的掩模(未展示)，并对其进行图案化以暴露硬掩模210的部分及在硬掩模210的那些经暴露部分下方的电介质206及208以及半导体220的一部分及半导体214的部分(例如，半导体214的大致垂直(例如，垂直)侧壁的部分)。
接着(例如)通过蚀刻(在电介质204上停止)来移除硬掩模210的经暴露部分以及电介质206及208。举例来说，电介质204可为与电介质206及208以及硬掩模210不同的材料，且所述蚀刻可对电介质206及208以及硬掩模210具选择性。或者，电介质206、 208及204以及硬掩模210可为相同材料，在此情况中，对所述材料具选择性的蚀刻将移除电介质204的经暴露部分，在半导体202上或其内停止。
随后，使用对半导体214及220具选择性(例如，对多晶硅具选择性)的蚀刻(在电介质204及216上或其内停止)来移除半导体220的经暴露部分(图2B)及半导体214 的部分，例如半导体214的大致垂直(例如，垂直)侧壁的部分(图2B及3B)。举例来说， 半导体220的部分的移除在电介质216上或其内停止，且半导体214的大致垂直侧壁的部分的移除在电介质204上或其内停止。移除半导体220的部分及半导体214的部分的蚀刻可具有与移除硬掩模210的部分以及电介质206及208的蚀刻不同的化学品且可与所述蚀刻原位地执行。
半导体214的大致垂直(例如，垂直)侧壁的部分的移除暴露每一柱235的大致垂直(例如，垂直)侧壁的部分230，如图3B中所展示，且半导体220的经暴露部分的移除暴露每一柱235的上部表面232的一部分,如图2B及3B所展不。应注意,牺牲电介质206的部分、电介质204及208的部分以及硬掩模210的部分邻近于(例如，在上面)半导体214 的侧壁(即，邻近于半导体214的大致垂直(例如，垂直)侧壁)而保留下来。
从每一柱235的大致垂直(例如，垂直)侧壁的部分230移除半导体214邻近于 (例如，在上面)每一柱235的大致垂直(例如，垂直)侧壁的来自半导体214的剩余部分形成两个分离的相对、大致垂直(例如，垂直)的邻近半导体结构255i& 2552，如图2B及 3B中所展示。举例来说，分离的半导体结构255i及2552可分别缠绕每一柱235的侧壁的相对部分，如图3B中所展示。
半导体结构255i及2552可通过半导体214的位于相应柱235下方的底部保持连接在一起，如图2B中所展示。每一半导体结构255的端可由单个平面相交，如图3B中所展示，例如所述端可分开约180°。应注意，半导体220的通过移除其部分而分离的部分分别电耦合到半导体结构255i及2552 (例如，通过与其直接物理接触)，如图2B及3B中所展示。
在其中开口 212填充有半导体214且电介质216由半导体214替换的实施例中， 移除电介质216(现在为半导体214)的跨越硬掩模210之间的空间的部分。在这些实施例中，半导体结构255i及2552为半导体柱。举例来说，图3C中的部分231是半导体214，且形成半导体结构255i& 2552的部分。另外，位于部分231之间的部分是使得能够(举例来说)邻近于且围绕半导体结构255i& 2552形成电荷陷阱260(例如，连续电荷陷阱260)的开口(例如，其稍后可填充有电介质)。
接着(例如)使用对电介质206具选择性的蚀刻(例如，及对氮化物具选择性的蚀刻)从电介质204及208以及半导体结构255i及2552移除牺牲电介质206，并从电介质 208移除牺牲硬掩模210。此暴露电介质204及208以及半导体结构255i& 2552。接着， 邻近于电介质204及208、半导体结构255i及2552以及每一柱235的大致垂直(例如，垂直)侧壁的部分230大致同时地(例如，同时地)形成多个电荷存储结构，例如形成连续电荷陷阱260的那些电荷存储结构，如图2C及3C中所展示，其中图2C是沿图3C的线2C-2C 截取的存储器阵列200的横截面(省略交叉影线)，而3C是沿图2C的线3C-3C截取的横截面(省略交叉影线)。举例来说，可通过保形沉积过程(例如化学气相沉积(CVD)、原子层沉积(ALD)等等)形成电荷陷阱260。或者，可生长电荷陷阱260。
对于一些实施例，电荷陷阱260可包含邻近于电介质204及208、半导体结构255i 及2552以及每一柱235的大致垂直(例如，垂直)侧壁的部分230形成的隧道电介质(例如隧道氧化物)、邻近于(例如，在上面)所述隧道电介质形成的电荷陷获材料(例如氮化物)及邻近于(例如，在上面)所述电荷陷获材料形成的阻挡电介质(例如阻挡氧化物)。 对于其它实施例，电荷陷阱260可为电介质，例如高介电常数(高K)电介质，例如具有K 约为10的氧化铝(Al2O3)，其具有嵌入式导电粒子(例如，纳米点)，例如嵌入式金属粒子或嵌入式纳米晶体(例如，硅、锗或金属晶体)；富硅电介质或SiON/Si3N4。
例如，使用保形沉积工艺(例如化学气相沉积(CVD)、原子层沉积(ALD)等等)邻近于图2C及3C的结构形成导体，例如金属，例如钨、氮化钽、氮化钛、氮化钨等等。一般来说，所述导体可包括经导电掺杂的多晶硅、由其组成或基本上由其组成，且/或可包括金属 (例如耐熔金属)或含金属材料(例如耐熔金属硅化物层)以及任何其它导电材料、由其组成或基本上由其组成。通常将金属铬(Cr)、钴(Co)、铪(Hf)、钥(Mo)、铌(Nb)、钽(Ta)、钛 (Ti)、钨(W)、银(V)及锆(Zr)视为耐熔金属。
接着执行回蚀(例如，各向异性回蚀)以移除过量导体以由剩余导体形成控制栅极265，如图2D及3D中所展示，其中图2D是沿图3D的线2D-2D截取的存储器阵列200的横截面(省略交叉影线)，图3D是沿图2D的线3D-3D截取的横截面(省略交叉影线)。
控制栅极265"及2651>2分别是选择栅极(例如源极选择栅极27(^及2702)的控制栅极；控制栅极2652>1及2652,2分别是存储器单元(例如，非易失性存储器单元)272i& 27 的控制栅极；且控制栅极2653>1及2653,2分别是选择栅极(例如漏极选择栅极27七及 2742)的控制栅极，如图2D及3D中所展示。控制栅极2652>1及2652,2可分别形成存取线(例如，字线)2801及2802的部分，如图3D中所展示。举例来说，控制栅极2652>1及2652,2可分别耦合到字线28(^及2802。类似地，控制栅极265U1及265U2分别形成源极选择线的部分且控制栅极2653>1及2653,2分别形成漏极选择线的部分。举例来说，控制栅极265"及265u 2可分别耦合到源极选择线，且控制栅极2653>1及2653,2可分别耦合到漏极选择线。
应注意，存储器单元272位于字线280与电荷陷阱260的每一相交点处；源极选择栅极270位于源极选择线与电荷陷阱260的每一相交点处；且漏极选择栅极274位于漏极选择线与电荷陷阱260的每一相交点处。还应注意，字线280i通常耦合到分别在不同柱 235上的存储器单元2721;且字线2802通常耦合到分别在那些不同柱235上的存储器单元 2722，如图3D中所展示。
电荷陷阱260的一部分及在其下方且在半导体结构255i的侧壁上的电介质208插置于一串存储器单元272i中的相继存储器单元272i的相继控制栅极2652>1之间，且因此使一串存储器单元272i的相继控制栅极265i彼此电隔离，如图2D中所展示。电荷陷阱260 的一部分及在其下方且在半导体结构2552的侧壁上的电介质208插置于一串存储器单元 27 中的相继存储器单元27 的相继控制栅极2652,2之间，且因此使一串存储器单元27 的相继控制栅极2652彼此电隔离，如图2D中所展示。
电荷陷阱260的一部分及邻近于其且邻近于半导体结构255i的侧壁的电介质208 插置于源极选择栅极270i的控制栅极265U1与在所述串存储器单元272i的一端处的存储器单元272i的控制栅极2652>1之间，从而使那些控制栅极电隔离，且插置于漏极选择栅极271 的控制栅极2653>1与在所述串存储器单元272i的相对端处的存储器单元272i的控制栅极 2652>1之间，从而使那些控制栅极电隔离，如图2D中所展示。电荷陷阱260的一部分及邻近于其且邻近于半导体结构2552的侧壁的电介质208插置于源极选择栅极2702的控制栅极 2651j2与在所述串存储器单元2722的一端处的存储器单元2722的控制栅极2652,2之间，从而使那些控制栅极电隔离，且插置于漏极选择栅极2742的控制栅极2653,2与在所述串存储器单元27 的相对端处的存储器单元27 的控制栅极2652,2之间，从而使那些控制栅极电隔离。应注意，电荷陷阱260的部分插置于半导体结构255i及2552的侧壁与控制栅极265 之间，从而使半导体结构255i及2552与控制栅极265电隔离，如图2D及3D中所展示。
对于一些实施例，在形成所述控制栅极的回蚀之后，可(例如)使用对电荷陷阱 260、电介质208及电介质204具选择性的蚀刻任选地移除电荷陷讲260的一部分、电介质 208及电介质204的一部分。电荷陷讲260的所述部分的移除暴露柱235中的每一者的上部表面232的一部分、半导体220的在柱235中的每一者上方的部分、半导体结构255的上部端、半导体结构255的侧壁的邻近其上部端的部分以及控制栅极2653>1及2653,2中的每一者的上部表面，如图2D中所展示。还从半导体结构255的侧壁的邻近其上部端的部分移除电介质208。电介质204的所述部分的移除暴露半导体202的上部表面的部分。
接着可在经暴露半导体220及半导体结构255的侧壁的邻近其上部端的经暴露部分中形成(例如，植入)源极/漏极区275(例如，漏极)，如图2D中所展示。源极/漏极区 277 (例如，源极线)可与源极/漏极区275 (例如)大致同时地(例如，同时地)形成(例如，植入)于半导体202的经暴露部分中。举例来说，源极/漏极区275及277可在半导体 202是P型时为η型，且在半导体202是η型时为ρ型。源极/漏极区277通过半导体结构 255电耦合到源极选择栅极270i及2702。
对于其它实施例，可(例如)使用硬掩模210作为掩模或在尚未移除硬掩模210 上方的掩模的情况下使用所述掩模通过开口 212 (图2A)在半导体202中植入源极/漏极区(例如源极/漏极区277)。或者，对于一些实施例，位于开口 212及电介质204下方的邻接源极/漏极区(例如，平面)可替换源极/漏极区277且可在形成电介质204之前植入半导体202中。举例来说，邻接源极/漏极区可通过半导体结构255电耦合到源极选择栅极 270i 及 2702。
接着可在图2D中的结构上方形成例如块体绝缘物的电介质(未展示)以使得由其覆盖源极/漏极区275及277。接着可在所述电介质内形成开口以暴露源极/漏极区275。 接着可在所述开口内形成触点(未展示)(例如)以使得触点与每一源极/漏极区275接触。
所述电介质的一个实例将为经掺杂硅酸盐玻璃。经掺杂硅酸盐玻璃的实例包含 BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)及BPSG(硼磷硅酸盐玻璃)。所述电介质的另一实例将为TEOS (原硅酸四乙酯)。所述触点可包括金属层或含金属层、由其组成或基本上由其组成，且可为铝、铜、耐熔金属或耐熔金属硅化物层。在一些实施例中，导体可含有多个含金属层，例如形成于源极/漏极区275上方(例如，与其直接物理接触)的氮化钛(TiN)势垒层、形成于所述势垒层上方的钛(Ti)粘合层及形成于所述粘合层上方的钨(W)层。
接着可在形成于图2D的结构上方的电介质上方形成可为金属(例如铝)的导体 (未展示)。(例如)使用标准处理来图案化、蚀刻及处理所述导体以产生电连接到所述触点及因此电连接到源极/漏极区275以及漏极选择栅极271及2742的个别数据线(例如位线)。
半导体结构255i及2552分别形成存储器单元272i及27 的沟道区，且分别将存储器单元272i及2722串联电耦合以形成存储器单元272i及2722的串(例如，NAND串)。 换句话说，在一串存储器单元272i的操作期间，可在半导体结构255i*形成一(若干)沟道，且在一串存储器单元2722的操作期间，可在半导体结构2552中形成一(若干)沟道。 半导体结构255i将一串存储器单元272i串联电耦合到在所述串的一端处的源极选择栅极 270!并将漏极选择栅极271串联电耦合到所述串的相对端，且半导体结构2552将一串存储器单元27 串联电耦合到在所述串的一端处的源极选择栅极2702并将漏极选择栅极271 串联电耦合到所述串的相对端，如图2D中所展示。
一串存储器单元272i以及耦合到其端的源极选择栅极270i及漏极选择栅极27七邻近于相应柱235的侧壁(例如，相同侧)的相同部分而定位，且一串存储器单元27 以及耦合到其端的源极选择栅极2702及漏极选择栅极2742邻近于相应柱235的侧壁(例如， 相同相对侧)的相同相对部分而定位。另外，耦合到存储器单元272i的字线28(^耦合到电荷陷阱260的侧壁(例如，相同侧)的相同部分，且耦合到存储器单元27 的字线2802耦合到电荷陷阱260的侧壁(例如，相同相对侧)的相同相对部分。
源极选择栅极270i及漏极选择栅极271以及电耦合到其的所述串存储器单元 272i邻近于每一柱235的大致垂直(例如，垂直)侧壁的第一部分而形成。源极选择栅极 2702及漏极选择栅极2742以及电耦合到其的所述串存储器单元27 邻近于相应柱235的大致垂直(例如，垂直)侧壁的第二部分而形成，如图2D及3D中所展示。也就是说，每一柱235上存在两串存储器单元。
每一存储器单元272i包含邻近于相应柱235的侧壁的第一部分的外表面(例如， 与其直接接触)的半导体结构255i的一部分(作为其沟道区)、邻近于半导体结构255i的所述部分的电荷陷阱260的一部分及邻近于电荷陷阱260的所述部分的控制栅极2652>1，如图2D及3D中所展示。每一存储器单元27 包含邻近于相应柱235的侧壁的第二部分的外表面(例如，与其直接接触)的半导体结构2552的一部分(作为其沟道区)、邻近于半导体结构2552的所述部分的电荷陷阱260的另一部分及邻近于电荷陷阱260的所述另一部分的控制栅极2652,2，如图2D及3D中所展示。
分别为存储器单元272i及2722的控制栅极2652>1及2652,2邻近于电荷陷阱260的相对部分(例如分别缠绕每一柱235的侧壁的相对部分的部分)而形成。举例来说，两个存储器单元(例如存储器单元272i及27 )可(例如)分别缠绕每一柱235的侧壁的相对部分，且如此可称为“半缠绕”存储器单元。控制栅极2652>1及2652,2可(例如)通过例如块体绝缘物的电介质(未展示)彼此电隔离，所述电介质可形成于控制栅极2652>1与2652, 2之间，及因此形成于字线280i与2802之间。邻近字线2802可类似地彼此电隔离。
对于一些实施例，电荷陷阱260可形成完全缠绕相应柱235的外围(包含半导体结构255i及2552)的邻接结构。举例来说，电荷陷阱260的分别邻近于半导体结构255i及2552的部分可为邻接的。电荷陷讲260的部分可插置于半导体结构255i与半导体结构2552 之间。举例来说，电荷陷阱260的插置于半导体结构255i与半导体结构2552之间的所述部分可分别与相应柱235的侧壁的相对部分230直接接触，如图3D中所展示。
对于其它实施例，电荷陷阱260的位于字线280i与2802之间的一部分可在形成个别字线2801及2802之后(例如)使用各向同性蚀刻移除。此将电荷陷阱260分离成分离的第一及第二部分，其分别邻近于半导体结构255i及2552。
举例来说，在其中半导体填充开口 212的实施例中，省略电介质216及因此省略电介质柱235，且结构255i及2552是包含半导体部分231的半导体柱，如图3C及3D中所展示，电荷陷阱260的分离的第一及第二部分可缠绕(例如，完全地)结构255i& 2552，如图 3C中的虚线291所指示，其中省略电荷陷阱260及电介质柱235的在虚线291之间的部分。
源极选择栅极270i及2702以及漏极选择栅极27七及2742具有与图3D中针对存储器单元272所展示的那些横截面大致相同(例如，相同)的横截面。举例来说，源极选择栅极270i可包含邻近于相应柱235的侧壁的第一部分的半导体结构255i的一部分(作为其沟道区)、邻近于半导体结构255i的所述部分的电荷陷阱260的一部分及邻近于电荷陷阱260的所述部分的控制栅极265U1，如图2D中所展示。源极选择栅极2702可包含邻近于相应柱235的侧壁的第二部分的半导体结构2552的一部分(作为其沟道区)、邻近于半导体结构2552的所述部分的电荷陷阱260的一部分及邻近于电荷陷阱260的所述部分的控制栅极2651>2，如图2D中所展示。漏极选择栅极271可包含邻近于相应柱235的侧壁的第一部分的半导体结构255i的另一部分(作为其沟道区)、邻近于半导体结构255i的另一部分的电荷陷讲260的另一部分及邻近于电荷陷讲260的另一部分的另一部分控制栅极2653>1， 如图2D中所展示。漏极选择栅极2742可包含邻近于相应柱235的侧壁的第二部分的半导体结构2552的另一部分(作为其沟道区)、邻近于半导体结构2552的所述另一部分的电荷陷阱260的另一部分及邻近于电荷陷阱260的所述另一部分的控制栅极2653,2，如图2D中所展示。所述源极及漏极选择栅极可为可编程的，即，能够更改其阈值电压，且可经编程或保持不被编程。
图4A到4E及5A到5E是根据其它实施例的在各种制作阶段期间存储器阵列400 的一部分的横截面图。存储器阵列400可形成图I的存储器阵列104的一部分。在图4A到 4E及5A到5E中以及在图2A到2D及3A到3D中使用共用编号来表示类似(例如，相同) 组件。
图4A是沿图5A的线4A-4A截取的存储器阵列400的横截面(省略交叉影线)，而图5A是沿图4A的线5A-5A截取的横截面(省略交叉影线)。图4A及5A的结构的形成可与图2A及3A的结构的形成大致相同，如上文所述。
开口 412可(例如)如上文结合图2A及3A针对开口 212所述来形成，只不过图 5A中的开口 412的横截面的形状不同于图3A中的横截面开口 212的形状。在开口 412中形成半导体214以便给开口 412加衬或填充开口 412，例如，如上文结合图2A及3A针对开口 212所述，只不过图5A中的半导体214的横截面的形状不同于图3A中的半导体214的横截面的形状。在其中开口 412仅用半导体214加衬的实施例中，在开口 212内由电介质 216形成大致垂直(例如，垂直)的电介质柱结构435，例如，如上文结合图2A及3A针对柱 235所述，只不过图5A中的柱结构435的横截面的形状不同于图3A中的柱235的横截面的形状。
图4B是沿图5B的线4B-4B截取的存储器阵列400的横截面(省略交叉影线)， 而图5B是沿图4B的线5B-5B截取的横截面(省略交叉影线)。图4B及5B的结构的形成可与图2B及3B的结构的形成大致相同，如上文所述。举例来说，可在图4A的结构上方形成(例如)光致抗蚀剂的掩模(未展示)并对其进行图案化以暴露硬掩模210的部分及在硬掩模210的那些经暴露部分下方的电介质206及208、半导体220的一部分及半导体214 的部分，例如半导体214的大致垂直(例如，垂直)侧壁的部分。
接着移除硬掩模210的经暴露部分以及电介质206及208，例如，如上文结合图2B 及3B所述。随后，移除半导体220的经暴露部分(图4B)及半导体214的部分，例如，半导体214的大致垂直(例如，垂直)侧壁的部分(图5B)，例如，如上文结合图2B及3B所述， 在电介质204及216上或其内停止。举例来说，半导体220的部分的移除在电介质216上或其内停止且半导体214的大致垂直侧壁的部分的移除在电介质204上或其内停止。移除半导体220的部分及半导体214的部分的蚀刻可具有与移除硬掩模210的部分以及电介质 206及208的蚀刻不同的化学品且可与所述蚀刻原位地执行。
半导体214的大致垂直(例如，垂直)侧壁的部分的移除暴露每一柱结构435的大致垂直(例如，垂直)侧壁的部分430，如图5B中所展示，且半导体220的部分的移除暴露每一柱结构435的上部表面432的一部分，如图4B及5B中所展示。应注意,牺牲电介质 206的部分、电介质204及208的部分以及硬掩模210的部分邻近于(例如，在上面)半导体214的侧壁(即，邻近于半导体214的大致垂直(例如，垂直)侧壁)而保留下来。
从每一柱结构435的大致垂直(例如，垂直)侧壁的部分430移除半导体214邻近于(例如，在上面)每一柱结构435的大致垂直(例如，垂直)侧壁的来自半导体214的剩余部分而形成两个分离的相对、大致垂直(例如，垂直)的邻近半导体结构411及4142， 如图4B及5B中所展示。举例来说，柱结构435的侧壁的相对部分430插置于半导体结构 414!与4142之间并使其彼此分离。应注意，半导体220的通过移除其部分而分离的部分分别电耦合到半导体结构411及4142 (例如，通过与其直接物理接触)，如图4B及5B中所展/Jn ο
接着可图案化图4B及5B的结构以形成图4C及5C的结构，其中图4C是沿图5C的线4C-4C截取的存储器阵列400的横截面(省略交叉影线)，而图5C是沿图4C的线5C-5C 截取的横截面(省略交叉影线)。举例来说，可在图4B及5B的结构上方形成(例如)光致抗蚀剂的掩模(未展示)并对其进行图案化以形成开口 440，例如，移除半导体结构411 及4142的一部分、半导体220的在每一柱上方的一部分及每一柱结构435的一部分。举例来说，穿过电介质216形成开口 440且开口 440延伸穿过半导体结构41七及4142，如图5C 中所展示。
接着移除每一半导体220的在柱结构435上方的一部分以及半导体结构41七及 4142中的每一者的在每一柱结构435的上部表面432上面延伸的经图案化以用于移除的一部分，例如通过蚀刻(例如，使用对多晶硅具选择性的蚀刻)，在相应柱结构435上或其内停止，借此形成相应开口 440的上部部分。随后，移除半导体结构411及4142中的每一者的经图案化以用于移除的剩余部分及每一柱的一部分，例如通过蚀刻(例如，使用与用于形成相应开口 440的上部部分的蚀刻化学品不同的蚀刻化学品)，在半导体202上或其内停止，借此形成每一开口 440的剩余部分。
每一开口 440的形成由每一柱结构435形成两个单独柱AAS1及4452，如图5C中所展示。每一开口 440的形成还由每一半导体结构411形成彼此分离的半导体结构455i及半导体结构4552，且由每一半导体结构4142形成彼此分离的半导体结构455i及半导体结构 4552。半导体结构455i分别邻近于(例如，在上面)每一柱445i的侧壁的相对部分(例如， 相对拐角)且彼此分离，如图5C中所展示。半导体结构4552分别邻近于(例如，在上面) 每一柱4452的侧壁的相对部分(例如，相对拐角)且彼此分离，如图5C中进一步展示。此意指存在分别在柱445i中的每一者的相对拐角上的半导体结构455i，且存在分别在柱4452 中的每一者的相对拐角上的半导体结构4552。
举例来说，从每一柱结构435的侧壁的部分430移除半导体214 (图5B)与每一开口 440的形成(图5C)的组合在每一柱结构435上由半导体214形成四个单独导体。应注意，半导体结构4552及4552可通过半导体214的位于相应柱4552下方的底部保持连接在一起,如图4B中所展示。类似地，半导体结构ASS1及ASS1可通过半导体214的位于相应柱 455!下方的底部保持连接在一起(未展示)。每一半导体结构455的端可分别由彼此大致正交(例如，正交)的平面相交，如图5C中所展示，例如所述端可分开约90°。
在开口 440的形成期间将半导体220的耦合到半导体结构41七的部分切割成两个部分，以使得所述两个部分分别电耦合到一组半导体结构455i及4552 (例如，通过与其直接物理接触)。在开口 440的形成期间还将半导体220的耦合到半导体结构4142的部分切割成两个部分以使得所述两个部分分别电耦合到一组半导体结构455i及4552 (例如，通过与其直接物理接触)。
每一柱445i具有大致垂直(例如,垂直)侧壁443i，且每一柱4452具有大致垂直 (例如，垂直)侧壁4432，如图4C及5C中所展示。每一侧壁AAS1具有经暴露的大致垂直 (例如，垂直)部分442i及与单个柱结构435的经暴露部分430相同的经暴露的大致垂直 (例如，垂直)部分447”每一侧壁4431的剩余部分(例如，除部分442!及447i之外)由半导体结构455i覆盖。每一侧壁4432具有经暴露的大致垂直(例如，垂直)部分4422及与单个柱结构435的另一经暴露部分430相同的经暴露的大致垂直(例如，垂直)部分4472。 每一侧壁4432的剩余部分(例如，除部分4422及4472之外)由半导体结构4552覆盖。应注意，经暴露部分442及447可面向相反方向。
应注意，沿图5C中的线4B-4B截取并在图4B中展示的横截面大致不受开口 440的形成影响(例如，不受影响)。也就是说，在开口 440的形成之前沿图5B中的线4B-4B截取的横截面及在开口 440的形成之后沿图5C中的线4B-4B截取的横截面保持大致相同(例如，相同)，如依据使用图4B以对应于沿图5B及5C中的线4B-4B截取的横截面两者显而易见。
图4D是沿图的线4D-4D截取的存储器阵列400的横截面(省略交叉影线)，图 5D是沿图4D的线5D- 截取的横截面(省略交叉影线)。图4D及的结构的形成可与图2C及3C的结构的形成大致相同，如上文所述。举例来说，接着从电介质204及208以及半导体结构455i及4552移除牺牲电介质206，且从电介质208移除牺牲硬掩模210，例如， 如上文结合图2C及3C所描述。此暴露电介质204及208以及半导体结构455i及4552。接着邻近于电介质204及208、半导体结构455i及4552以及每一柱445的大致垂直(例如，垂直)侧壁443的部分442及447 (如图4D及中所展示)大致同时地(例如，同时地) 形成多个电荷存储结构，例如形成连续电荷陷阱260的那些电荷存储结构，例如，如上文结合图2C及3C所描述。
图4E是沿图5E的线4E-4E截取的存储器阵列400的横截面(省略交叉影线)，图 5E是沿图4E的线5E-5E截取的横截面(省略交叉影线)。图4E及5E的结构的形成可与图2D及3D的结构的形成大致相同，如上文所述。举例来说，控制栅极465由导体形成，例如，如上文结合图2D及3D针对控制栅极265所述。
举例来说，控制栅极465U1及465U2分别是选择栅极(例如源极选择栅极470。及 4702,2)的控制栅极；控制栅极4652>1及4652,2分别是存储器单元(例如，非易失性存储器单元)4722>1及47 ,2的控制栅极；且控制栅极4653>1及4653,2分别是选择栅极(例如漏极选择栅极4742>1及4742,2)的控制栅极，如图4E及5E中所展示。控制栅极4652>1及4652,2可分别形成存取线(例如，字线4801及4802)的部分，如图5E中所展示。举例来说，控制栅极 4652j1及4652,2可分别耦合到字线48(^及4802。类似地，控制栅极465"及4651>2分别形成源极选择线的部分且控制栅极4653>1及4653,2分别形成漏极选择线的部分。举例来说，控制栅极465"及4651>2可分别耦合到源极选择线，且控制栅极4653>1及4653,2可分别耦合到漏极选择线。应注意，存储器单元472位于字线480与电荷陷阱260的每一相交点处；源极选择栅极470位于源极选择线与电荷陷阱260的每一相交点处；且漏极选择栅极474位于漏极选择线与电荷陷讲260的每一相交点处。
在形成控制栅极465之后，可任选地移除电荷陷阱260的一部分、电介质208及电介质204的一部分，例如，如上文结合图2D及3D所描述，从而暴露柱结构435中的每一者的上部表面的一部分、半导体220的邻近于柱235中的每一者的部分、半导体结构455的上部端、半导体结构455的侧壁的邻近其上部端的部分以及控制栅极4653>1及4653,2中的每一者的上部表面,如图4E中所展示。
接着可在经暴露的半导体220及半导体结构455的侧壁的邻近其上部端的经暴露部分中形成(例如，植入)源极/漏极区275(例如，漏极)，如图4E中所展示，例如，如上文结合图2D所描述。源极/漏极区277 (例如，源极线)可与源极/漏极区275 (例如)大致同时地(例如，同时地)形成(例如，植入)于半导体202的经暴露部分中，例如，如上文结合图2D所描述。例如位线的数据线(未展示)可通过触点电耦合到源极/漏极区275及因此电耦合到漏极选择栅极4742>1及2742,2，例如，如上文结合图2D所描述。源极/漏极区 277通过半导体结构4552电耦合到源极选择栅极4702>1及4702,2。
邻近于(例如，在上面)柱4452中的每一者形成的两个半导体结构4552分别形成存储器单元47 ,i及47 ,2的沟道区且将存储器单元47 ,i及47 ,2串联电耦合以形成存储器单元4722>1及4722,2的串(例如，NAND串)。换句话说，在一串存储器单元4722>1的操作期间，可在相应半导体结构4552中形成一(若干)沟道，且在一串存储器单元47 ,2的操作期间，可在相应半导体结构4552中形成一(若干)沟道。半导体结构4552中的一者将一串存储器单元47 ,i串联电耦合到在所述串的一端处的源极选择栅极4702,i并将漏极选择栅极4742>1串联电耦合到所述串的相对端，且另一半导体结构4552将一串存储器单元47 ,2 串联电耦合到在所述串的一端处的源极选择栅极4702,2并将漏极选择栅极4742,2串联电耦合到所述串的相对端，如图4E中所展示。
源极选择栅极4702,i、漏极选择栅极4742，I及电耦合到其的所述串存储器单元 4722>1邻近于每一柱4452的大致垂直(例如，垂直)侧壁的第一部分而形成，且源极选择栅极4702,2、漏极选择栅极4742,2及电耦合到其的所述串存储器单元47 ,2邻近于相应柱4452 的大致垂直(例如，垂直)侧壁的第二部分而形成，如图4E及5E中所展示。也就是说，存在两串存储器单元，其中耦合到其的源极及漏极选择栅极邻近于(例如，在上面)每一柱 4452。
存在两串存储器单元，其中耦合到其的源极及漏极选择栅极邻近于(例如，在上面)每一柱445p举例来说，邻近于(例如，在上面)柱445i中的每一者形成的两个半导体结构455i分别形成存储器单元472"及472U2的沟道区(图5E)且串联电耦合存储器单元472U1及4721>2以形成存储器单元472u及4721>2的串(例如，NAND串)。这些串中的每一者的端分别通过两个半导体结构455i中的相应一者耦合到源极选择栅极及漏极选择栅极。串联耦合的一串存储器单元472^(例如，NAND串)以及分别串联耦合到其端的源极及漏极选择栅极邻近于相应柱445i的侧壁的第一部分而定位，且串联耦合的一串存储器单元 4721>2(例如，NAND串)以及分别串联耦合到其端的源极及漏极选择栅极邻近于相应柱445i 的侧壁的第二部分而定位。
每一存储器单元472U1包含邻近于相应柱445i的侧壁443i (图OT)的第一部分 (例如，拐角)的外表面(例如，与其直接接触)的半导体结构455:的一部分(作为其沟道区)、邻近于半导体结构455i的所述部分的电荷陷阱260的一部分及邻近于电荷陷阱260 的所述部分的控制栅极4652>1，如图5E中所展示。每一存储器单元472U2包含邻近于相应柱445i的侧壁443i的第二部分(例如，相对拐角)的外表面(例如，与其直接接触)的另一半导体结构455i的一部分(作为其沟道区)、邻近于另一半导体结构455i的所述部分的电荷陷讲260的另一部分及邻近于电荷陷讲260的另一部分的控制栅极4652,2,如图5E中所展示。举例来说，存储器单元472"及存储器单元4721>2可缠绕柱445i的侧壁443i的部分。
每一存储器单元47 ,i包含邻近于相应柱4452的侧壁4432 (图OT)的第一部分 (例如，拐角)的外表面(例如，与其直接接触)的半导体结构4552的一部分(作为其沟道区)、邻近于半导体结构4552的电荷陷阱260的一部分及邻近于电荷陷阱260的所述部分的控制栅极4652>1，如图4E及5E中所展示。每一存储器单元47 ,2包含邻近于相应柱4452 的侧壁4432的第二部分(例如，相对拐角)的外表面(例如，与其直接接触)的另一半导体结构4552的一部分(作为其沟道区)、邻近于另一半导体结构4552的所述部分的电荷陷阱260的另一部分及邻近于电荷陷阱260的所述另一部分的控制栅极4652,2，如图4E及5E 中所展示。举例来说，存储器单元4722>1及存储器单元47 ,2可缠绕柱4452的侧壁4432的部分。应注意，四个存储器单元(例如，存储器单元472i,^472^,472^及4722,2)分别缠绕 (例如)柱结构435的四个拐角，且如此可称为“四分之一缠绕”存储器单元。
控制栅极4652>1及4652,2以及因此字线48(^及4802可(例如)通过可形成于字线48(^与4802之间的例如块体绝缘物的电介质(未展示)彼此电隔离。邻近字线4802可类似地彼此隔离。
对于一些实施例，电荷陷阱260可形成完全缠绕柱445i的外围(包含邻近于其的两个半导体结构455ι)及完全缠绕柱4452的外围(包含邻近于其的两个半导体结构4552)的邻接结构。电荷陷阱260的一部分可插置于侧壁4432上的两个半导体结构4552之间，且电荷陷阱260的一部分可插置于侧壁443i上的两个半导体结构455i之间。电介质(例如， 块体绝缘物)可形成于位于电荷陷阱260的缠绕柱445i及4452的外围的部分之间的开口 485中，即，开口 440的剩余部分(图5C)。
柱AAS1及4452的分别侧壁AAS1及4432的分别部分AAZ1及4422可面向彼此，如图 5E中所展示。应注意，部分442i及4422由电荷陷阱260的部分覆盖但不具有导体，例如半导体结构455的部分。
源极选择栅极470及漏极选择栅极474具有与图5E中针对存储器单元472所展示的那些横截面大致相同(例如，相同)的横截面。每一源极选择栅极4702>1包含邻近于相应柱4452的侧壁的第一部分(例如，拐角)的外表面(例如，与其直接接触)的半导体结构4552的一部分(作为其沟道区)、邻近于半导体结构4552的所述部分的电荷陷阱260 的一部分及邻近于电荷陷阱260的所述部分的控制栅极465"，如图4E中所展示。每一源极选择栅极4702,2包含邻近于相应柱4452的侧壁的第二部分(例如，相对拐角)的外表面 (例如，与其直接接触)的另一半导体结构4552的一部分(作为其沟道区)、邻近于另一半导体结构4552的所述部分的电荷陷阱260的另一部分及邻近于电荷陷阱260的所述另一部分的控制栅极4651>2，如图4E中所展示。举例来说，源极选择栅极470。及源极选择栅极 4702,2可以与图5E中针对存储器单元4722>1及4722,2所展示的方式类似的方式缠绕柱4452 的侧壁的部分。应注意，四个源极选择栅极分别缠绕(例如)柱结构435的四个拐角且如此可称为“四分之一缠绕”源极选择栅极。
每一漏极选择栅极4742>1包含邻近于相应柱4452的侧壁的第一部分(例如，拐角) 的外表面(例如，与其直接接触)的半导体结构4552的一部分(作为其沟道区)、邻近于半导体结构4552的所述部分的电荷陷阱260的一部分及邻近于电荷陷阱260的所述部分的控制栅极4653>1,如图4E中所展示。每一漏极选择栅极4742,2包含邻近于相应柱4452的侧壁的第二部分(例如，相对拐角)的外表面(例如，与其直接接触)的另一半导体结构4552 的一部分(作为其沟道区)、邻近于另一半导体结构45 52的所述部分的电荷陷阱260的另一部分及邻近于电荷陷阱260的所述另一部分的控制栅极4653,2，如图4E中所展示。举例来说，漏极选择栅极4742>1及漏极选择栅极4742,2可以与图5E中针对存储器单元47 ,i及 47 ,2所展示的方式类似的方式缠绕柱4452的侧壁的部分。应注意，四个漏极选择栅极分别缠绕(例如)柱结构435的四个拐角且如此可称为四分之一缠绕漏极选择栅极。所述源极及漏极选择栅极可为可编程的且可被编程或保持不被编程。
应注意，字线48(^通常耦合到分别在不同柱445i及4452上的存储器单元472" 及47 ,1;且字线4802通常耦合到分别在那些不同柱445i及4452上的存储器单元4721>2及 4722,2，如图5E中所展示。
参考图3D，针对存储器阵列200展示存取线(例如，字线)间距WLpiteh2tltl及数据线 (例如，位线)间距BLpitdl2tltl。字线间距WLPit_可表达为
WLpitch200 = WS+2(R+ff)+CTF+Tsi (I)
且位线间距BLpit。麵可表达为
BLpitch200 = ff+2Tsi+2CTF+0D(2)
其中距离WS、(R+W)、CTF、W及Tsi展示于图3D中。
位线间距可为共同耦合到一字线的存储器单元(例如)沿字线方向的间距，而字线间距可为所述存储器单元沿位线方向的间距。应注意，半导体结构255的厚度(例如，项 Tsi)在间距BLpitdl2tltl中出现两次。
参考图5E，针对存储器阵列400展示存取线(例如，字线)间距WLpitdl4citl及数据线 (例如，位线)间距BLpitdl4citl。字线间距WLpitdl4citl可表达为
WLpitch400 = WS+2(R+ff)+CTF+Tsi (3)
且位线间距BLpitah4tltl可表达为
BLpitch400 = O. 5PS+0. 5ff+(R+ff)+Tsi+CTF (4)
其中距离WS、(R+W)、CTF、PS、W及Tsi展示于图5E中。距离PS可与WS大致相同 (例如，相同)。应注意，半导体结构455的厚度(例如，项Tsi)在间距BLpitdl4citl中出现一次。
图6是根据现有技术的从顶部观看的存储器阵列600的横截面图(省略交叉影线)。图6类似于图3D及5E的视图。存储器阵列600包含耦合到存取线(例如，字线680) 的多个存储器单元672。每一存储器单元672完全缠绕可由电介质形成的柱635的侧壁(例如，周界)。如此，与图3D中的存储器阵列200的“半缠绕”存储器单元272及5E中的存储器阵列400的“四分之一缠绕”存储器单元472相比，存储器单元672可称为“全缠绕”存储器单兀。邻近于每一柱635形成一串串联I禹合的存储器单兀672,即，每柱635 —个串。
每一存储器单元672包含邻近于相应柱635且完全缠绕所述相应柱形成的半导体 614。电荷陷阱660邻近于相应半导体614而形成且完全缠绕所述相应半导体。形成相应字线680的一部分的控制栅极665邻近于相应电荷陷阱660而形成且完全缠绕所述相应电荷陷阱。
图6中针对存储器阵列600展示存取线(例如，字线)间距WLPitdlPA及数据线(例如，位线)间距BLPitdlPA。字线间距WLPitc;hPA可表达为
WLPitchPA = WS+2 (R+ff)+2CTF+2Tsi+0D (5)
且位线间距BLPitehPA可表达为
BLPitchPA = ff+2CTF+2Tsi+0D (6)
其中距离15、0 +1)、0^、00、1及了81展示于图6中。针对CTF = 20nm的典型值， Tsi = IOnm, OD = 30nm, WS = 30nm, R = IOnm 且 W = IOnm, WLPitchPA = 160nm 且 BLPitchPA = IOOnm0
针对存储器阵列200及400分别由方程式⑴及(3)给出的字线间距WLpitah^及 WLpitah4tltl为相同的。从方程式(5)减去方程式(I)及(3)中的任一者给出现有技术的“全缠绕”存储器单元的字线间距WLPitdlPA与分别针对“半缠绕”及“四分之一缠绕”单元的字线间距 WLpiteh2tltl 及 WLPitch400 之间的差，为
AWLpitch = CTF+Tsi+OD (7)
明显地,其大于O。
针对CTF = 20nm 的典型值，Tsi = IOnm,且 OD = 30nm, Δ WLpitch = 60nm。也就是说，基于所述典型值，预期“半缠绕”及“四分之一缠绕”存储器单元的字线间距是现有技术的“全缠绕”存储器单元的字线间距的约38%。
从方程式(6)减去方程式(2)展示现有技术的“全缠绕”存储器单元的位线间距BLPitc;hPA与“半缠绕”单元的位线间距BLpitahmi相同。从方程式(6)减去方程式(4)给出现有技术的“全缠绕”存储器单元的位线间距BLPitdlPA与存储器阵列400的“四分之一缠绕”单元的位线间距BLpitdl4tltl之间的差，为
Δ BLPitch(PA_400) = CTF+Tsi+0D-0. 5PS-R-0. 5ff (8)
尽管存在负项，但方程式(8)通常仍给出大于O的数值。举例来说，针对CTF = 20nm 的典型值，Tsi = IOnm, OD = 30nm, PS = 30nm, R = IOnm 且 W = IOnm,厶 BLpitch(PA_400) =30nm。也就是说，基于所述典型值，预期“四分之一缠绕”存储器单元的位线间距是现有技术的“全缠绕”存储器单元的位线间距的约30%。应注意，由于现有技术的“全缠绕”存储器单元的位线间距与“半缠绕”单元的位线间距相同，因此预期“四分之一缠绕”存储器单元的位线间距是“半缠绕”存储器单元的位线间距的约30%。针对涉及电介质柱的实施例，此至少部分地归因于以下事实沿字线方向且共同地耦合到单个字线480的邻近“四分之一缠绕”存储器单元是邻近于由形成于单个开口中的单个电介质柱结构435 (图5B)形成的柱445i及4452 (图5E)而定位，而沿字线方向且共同地耦合到单个字线280的邻近“半缠绕”存储器单元是邻近于由形成于单独开口中的单独电介质形成的单独柱235(图3D)而定位。
总结
虽然本文已图解说明及描述了特定实施例，但所属领域的技术人员将了解，可用旨在实现相同目的的任何布置替代所展示的特定实施例。所属领域的技术人员将明了所述实施例的许多修改。因此，本申请案打算涵盖所述实施例的任何修改或变化。
权利要求
1.一种存储器阵列，其包括 第一及第二大致垂直的邻近半导体结构； 多个第一及第二电荷存储结构，其中所述第一电荷存储结构各自邻近于所述第一半导体结构，且其中所述第二电荷存储结构各自邻近于所述第二半导体结构； 多个第一及第二控制栅极，其中所述第一控制栅极各自邻近于所述第一电荷存储结构中的相应一者，且其中所述第二控制栅极各自邻近于所述第二电荷存储结构中的相应一者； 其中第一串串联耦合的存储器单元中的每一存储器单元包括所述第一控制栅极中的相应一者及所述第一电荷存储结构中的相应一者； 其中第二串串联耦合的存储器单元中的每一存储器单元包括所述第二控制栅极中的相应一者及所述第二电荷存储结构中的相应一者；且 其中所述邻近半导体结构之间未插置控制栅极。
2.根据权利要求I所述的存储器阵列，其中所述第一及第二半导体结构各自缠绕电介质柱的侧壁的相应相对部分。
3.根据权利要求I所述的存储器阵列，其中所述第一及第二半导体结构在其底部处连接在一起。
4.根据权利要求I所述的存储器阵列，其中所述第一电荷存储结构包括第一连续电荷陷阱，所述第二电荷存储结构包括第二连续电荷陷阱。
5.根据权利要求4所述的存储器阵列，其中所述电荷陷阱各自包括隧道电介质、电荷陷获材料及阻挡电介质。
6.根据权利要求4所述的存储器阵列，其中所述第一电荷陷阱及所述第二电荷陷阱包括单个邻接结构。
7.根据权利要求6所述的存储器阵列，其中所述单个邻接结构的若干部分插置于所述半导体结构的侧壁之间。
8.根据权利要求7所述的存储器阵列，其中所述单个邻接结构完全缠绕电介质柱的外围及所述半导体结构。
9.根据权利要求I所述的存储器阵列，其进一步包括在所述半导体结构中的每一者中邻近其上部端的相应源极/漏极区。
10.根据权利要求I所述的存储器阵列，其中所述控制栅极中的每一者通过电介质与其串中的相继控制栅极电隔离。
11.根据权利要求I所述的存储器阵列，其中所述第一及第二电荷存储结构为分离的第一及第二电荷陷阱，其中所述第一电荷陷阱中的每一者完全缠绕所述第一半导体结构，且其中所述第二电荷陷阱中的每一者完全缠绕所述第二半导体结构。
12.根据权利要求I所述的存储器阵列，其进一步包括 第三及第四大致垂直的邻近半导体结构，其中所述第一及第三半导体结构与所述第二及第四半导体结构之间未插置半导体结构； 第三串串联耦合的存储器单元，其邻近于所述第三半导体结构 '及 第四串串联耦合的存储器单元，其邻近于所述第四半导体结构。
13.根据权利要求12所述的存储器阵列，其中所述第三串串联耦合的存储器单元中的每一存储器单元包括邻近于所述第三半导体结构的第三电荷存储结构及邻近于所述第三电荷存储结构的第三控制栅极，且其中所述第四串串联耦合的存储器单元中的每一存储器单元包括邻近于所述第四半导体结构的第四电荷存储结构及邻近于所述第四电荷存储结构的第四控制栅极。
14.根据权利要求13所述的存储器阵列，其中所述第一串串联耦合的存储器单元中的一个存储器单元的所述第一控制栅极及所述第三串串联耦合的存储器单元中的一个存储器单元的所述第三控制栅极耦合到第一单个存取线，且其中所述第二串串联耦合的存储器单元中的一个存储器单元的所述第二控制栅极及所述第四串串联耦合的存储器单元中的一个存储器单元的所述第四控制栅极耦合到第二单个存取线。
15.根据权利要求14所述的存储器阵列，其中所述第一及第二半导体结构各自缠绕第一电介质柱的侧壁的相应相对部分，且其中所述第三及第四半导体结构各自缠绕第二电介质柱的侧壁的相应相对部分。
16.根据权利要求14所述的存储器阵列，其中所述第一及第二电介质柱由形成于单个开口内的单个电介质柱结构形成。
17.一种形成存储器阵列的方法，其包括 形成第一及第二半导体结构； 邻近于所述第一半导体结构形成电荷存储结构的第一部分且邻近于所述第二半导体结构形成所述电荷存储结构的第二部分； 邻近于所述电荷存储结构的所述第一部分形成第一控制栅极以在第一控制栅极与所述电荷存储结构的所述第一部分的每一相交点处形成第一存储器单元，以使得所述第一半导体结构串联耦合所述第一存储器单元以形成一串串联耦合的第一存储器单元； 邻近于所述电荷存储结构的所述第二部分形成第二控制栅极以在第二控制栅极与所述电荷存储结构的所述第二部分的每一相交点处形成第二存储器单元，以使得所述第二半导体结构串联耦合所述第二存储器单元以形成一串串联耦合的第二存储器单元； 其中每一第一控制栅极与每一第二控制栅极电隔离。
18.根据权利要求17所述的方法，其进一步包括 形成电介质柱； 邻近于所述电介质柱形成半导体；及 从所述电介质柱移除所述半导体的一部分以形成所述第一及第二半导体结构且暴露所述电介质柱的一部分。
19.根据权利要求18所述的方法，其进一步包括邻近于所述电介质柱的所述经暴露部分形成所述电荷存储结构的第三部分，其中所述电荷存储结构的所述第一、第二及第三部分邻接以使得所述电荷存储结构完全缠绕所述电介质柱。
20.根据权利要求18所述的方法，其中所述半导体为第一半导体，且其中形成所述电介质柱包括穿过形成于第二半导体上方的交替的第一及第二电介质形成用所述第一半导体加衬的开口并在用所述第一半导体加衬的所述开口内形成所述电介质柱。
21.根据权利要求20所述的方法，其中形成所述电荷存储结构的所述第一及第二部分包括移除所述第一电介质并邻近于所述第二电介质形成所述电荷存储结构。
22.根据权利要求21所述的方法，其中将所述第二电介质插置于所述串串联耦合的第一存储器单元中的邻近第一存储器单元与所述串串联耦合的第二存储器单元中的邻近第二存储器单元之间。
23.根据权利要求17所述的方法，其进一步包括 形成半导体柱；及 移除所述半导体柱的一部分以形成所述第一及第二半导体结构。
全文摘要
本发明揭示存储器阵列及其形成方法。一个此种存储器阵列具有邻近于分离的大致垂直的邻近半导体结构形成的存储器单元串，其中所述分离的半导体结构串联耦合相应串的存储器单元。对于一些实施例，可由形成于单个开口中的电介质形成两个电介质柱，其中所述电介质柱中的每一者具有邻近于其的一对存储器单元串，且其中所述串中的在所述柱中的一者上的一个串的至少一个存储器单元与所述串中的在另一柱上的一个串的至少一个存储器单元共同地耦合到一存取线。
文档编号H01L27/115GK102986028SQ201180034861
公开日2013年3月20日 申请日期2011年6月13日 优先权日2010年7月15日
发明者刘增涛 申请人:美光科技公司