专利名称：半导体装置以及功率变换装置的制作方法
技术领域：
本发明涉及一种半导体装置以及使用了其的功率变换装置。
背景技术：
半导体装置可以充当根据施加到控制电极上的电压来控制主电极间流动的电流的开关元件。作为这样的半导体元件的一种的具有沟槽绝缘栅极构造的绝缘栅极双极型晶体管(Insulated Gate Bipolar Transistor :以下,略为IGBT)可以根据施加到栅极电极上的电压来控制集电极电极与发射极电极之间流动的电流。由于IGBT可控制的功率从数十瓦特起甚至达到数十万瓦特，并且开关频率也从数十赫兹到超十万赫兹而范围广泛，因此从家庭用的空调机或电灶等中所使用的小功率用的功率变换装置(例如，逆变器、转换器、 斩波器(chopper)等)直到铁道或钢铁厂等中所使用的大功率用的功率变换装置，其均得到了范围广泛地利用。为了这些功率变换装置的高效率化，在IGBT中，正在谋求低损失化，并且正在要求导通损失或开关损失的降低。为了同时防止EMC(ElectroMagnetic Compatibility,电磁兼容)噪声或误操作、电动机的绝缘破坏等问题，正在要求能够根据应用程序的规格，执行由dv/dt的栅极驱动电路在导通开关时间段中进行的控制。因此，在专利文献I中，提出了以下方案通过经由电阻将浮动P层与发射极电极进行电连接，来提高该dv/dt的控制性。另外，在专利文献2中，提出了以下构造作为专利文献I的浮动P层的替代，形成沟槽，并且通过绝缘膜或半导体层来填充该沟槽，使栅极-发射极间电容和栅极-集电极间电容的比变大，并且能够使开关速度变快且能够降低开关损失。专利文献I JP特开2004-39838号公报专利文献2 JP特开2005-327806号公报在专利文献I的情况下，尽管浮动P层与发射极电极之间的电阻的电阻值设定得越小，越会提高dv/dt的控制性，但是由于在导通状态下注入浮动P层的空穴电流的一部分经由电阻而流出到发射极电极，促使电子的注入的效果变弱，导通电压上升，并且损失增加。相反，尽管当使电阻的电阻值变大时导通电压的上升变小，但是dv/dt的控制性下降。 由此，可以认为，在专利文献I中，dv/dt的控制性的提高与损失的降低为此消彼长的关系， 而无法兼顾。另外，在专利文献2的情况下，在沟槽中填充的绝缘膜侧的栅极电极的角部集中了电场，可以认为耐压下降。
发明内容
因此，本发明的目的是提供一种半导体装置以及使用其的功率变换装置，能够在保持低损失和高耐压的同时，提高dv/dt的栅极驱动电路在导通开关时间段中的控制性。为了达成所述目的，本发明提出了一种半导体装置，特征在于，设置有第I导电型的第I半导体层；在该第I半导体层的表面附近形成的第2导电型的第2半导体层；与所述第2半导体层电连接的第I主电极；与所述第I半导体层邻接，且在与所述第2半导体层相反侧的表面附近形成的第2导电型的第3半导体层；在该第3半导体层的上部选择性地设置的第I导电型的第4半导体层；与所述第3半导体层以及所述第4半导体层电连接的第2主电极；其侧面与所述第4半导体层和所述第3半导体层接触，且达到所述第I半导体层的沟槽；沿着该沟槽的所述侧面通过多晶硅的边壁形成的栅极电极；以及在所述沟槽内离开所述栅极电极而设置，且与所述第2主电极电连接的多晶硅电极。另外，还提出了一种使用了该半导体装置的功率变换装置。根据本发明，提供了一种半导体装置以及使用了其的功率变换装置，能够在保持低损失和高耐压的同时，提高栅极驱动电路对在导通开关时间段中的dv/dt的控制性。
图I是本发明的第I实施方式所涉及的半导体装置(IGBT)的主要部分的俯视图。图2A是图I的A-A方向的按照箭头看到的截面图。图2B是图I的B-B方向的按照箭头看到的截面图。图3是表示本发明的IGBT的每单位面积的反馈电容的集电极-发射极间电压依赖性的特性图。图4是表示本发明的IGBT中的集电极-发射极间耐压的栅极电极-多晶硅电极间的距离L的依赖性的特性图。图5是表示本发明的IGBT中的导通时的集电极-发射极间电压的计算波形的特性图。图6A是表示本发明的IGBT的制造工序(工序I)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图6B是表示本发明的IGBT的制造工序(工序2)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图6C是表示本发明的IGBT的制造工序(工序3)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图6D是表示本发明的IGBT的制造工序(工序4)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图6E是表示本发明的IGBT的制造工序(工序5)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图6F是表示本发明的IGBT的制造工序(工序6)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图6G是表示本发明的IGBT的制造工序(工序7)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图6H是表示本发明的IGBT的制造工序(工序8)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图61是表示本发明的IGBT的制造工序(工序9)的截面图，(a)相当于图I的A-A 方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。
图6J是表示本发明的IGBT的制造工序(工序10)的截面图，(a)相当于图I的 A-A方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图6K是表示本发明的IGBT的制造工序(工序11)的截面图，(a)相当于图I的 A-A方向的按照箭头看到的截面图，(b)相当于图I的B-B方向的按照箭头看到的截面图。图7是本发明的第2实施方式所涉及的半导体装置(IGBT)的主要部分的截面图， 相当于图I的A-A方向的按照箭头看到的截面图。图8是本发明的第3实施方式所涉及的半导体装置(IGBT)的主要部分的截面图， 相当于图I的A-A方向的按照箭头看到的截面图。图9是本发明的第4实施方式所涉及的半导体装置(IGBT)的主要部分的截面图， 相当于图I的A-A方向的按照箭头看到的截面图。图10是本发明的第5实施方式所涉及的半导体装置(IGBT)的主要部分的俯视图。图11是本发明的第6实施方式所涉及的半导体装置(IGBT)的主要部分的截面图，相当于图I的A-A方向的按照箭头看到的截面图。图12是本发明的第7实施方式所涉及的半导体装置(IGBT)的主要部分的截面图，相当于图I的A-A方向的按照箭头看到的截面图。图13是本发明的第8实施方式所涉及的功率变换装置的电路图。符号说明I 集电极端子2 P集电极层(第2半导体层)3 η缓冲层4 η_漂移层(第I半导体层)6 P沟道层(第3半导体层)7 η+发射极层(第4半导体层)8,8a P+接触层9栅极电极9a引出布线10栅极绝缘膜(第2绝缘膜)11集电极电极(第I主电极)12引出栅极电极13层间绝缘膜14发射极电极(第2主电极)15栅极端子16发射极端子17 沟槽18多晶硅电极19绝缘膜(第I绝缘膜)20接触孔(第I接触孔)21接触孔
22接触孔(第2接触孔)23接触孔25 P阱层(第5半导体层)26 η层(第6半导体层)27 P层(第7半导体层)31、32、33 光刻胶41栅极驱动电路42 二极管100半导体装置(IGBT)101功率变换装置C1、C2、C3 串联电路INK IN2输入端子0UT1、0UT2、0UT3 输出端子nl、n2、n3 连接点R1、R2 电阻
具体实施例方式接下来，参照相应的附图对本发明的实施方式进行详细说明。此外，在各图中，对共同的部分赋予了相同的符号，并省大致了对其的重复说明。第I实施方式半导体装置的构造在图I中，示出了本发明的第I实施方式所涉及的半导体装置(IGBT)IOO的主要部分的俯视图。在图I中，特别地，透视地绘制了栅极电极9、用于将栅极电极9引出到外部的引出布线9a、以及多晶硅电极18。在本实施方式中，可以将这些组件全部图案形成在同一多晶硅层。设置多条栅极电极9(图I中为6条)。栅极电极9每两条形成一对，并且 2条栅极电极9在端部处按照回绕成大致半圆形状的方式进行结合。于是，各个栅极电极9 在其端部处与引出布线9a连接。成对的2条栅极电极9在这些的端部处包括绕回的大致半圆形状，并且设置在沟槽(沟)17的内侧。沟槽17的端部(终端构造)也形成为大致半圆形状，并且使沟槽17的外形成为人的手指那样的形状。沿着大致半圆形状的沟槽17的端部(终端构造)的侧壁设置绝缘膜(第I绝缘膜)19。另外，在离开终端构造的沟槽17 的侧壁上设置栅极绝缘膜(第2绝缘膜)10。绝缘膜(第I绝缘膜)19的厚度比栅极绝缘膜10的厚度厚。通过将沟槽17的终端构造形成为大致半圆形状，使得没有角部，防止了在角部处绝缘膜19 (栅极绝缘膜10)变薄。另外，通过在沟槽17的终端构造处以及其附近设置比栅极绝缘膜10厚的绝缘膜19，在沟槽17的终端构造中，提高了从沟槽17的内侧向外侧上拉而与引出布线9a连接的栅极电极9的耐压(栅极耐压)。在引出布线9a之上，沿着沟槽17的多个终端构造设置了沟状的接触孔23。引出布线9a经由接触孔23与引出栅极电极12连接。接触孔(第2接触孔)22被将栅极电极9向沟槽17的外侧引出的引出布线9a围住。接触孔(第2接触孔)22相对于沟槽17，设置在终端构造的更外侧。在接触孔(第2接触孔)22的底部，形成了 P+接触层8a。接触孔(第2接触孔)22使发射极电极14与p+ 接触层8a连接，并进一步与P阱层(第5半导体层)25 (图2B参照)连接。在端部按照大致半圆形状绕回的成对的2条栅极电极9之间，沿着栅极电极9设置层间绝缘膜13，在该层间绝缘膜13之间设置多晶硅电极18。多晶硅电极18设置在沟槽 17的内侧。在多晶硅电极18之上，与沟槽17的侧壁平行地设置了沟状的接触孔20。经由接触孔20，多晶硅电极18与发射极电极14连接。形成多个沟槽17 (图I中为3个)，并且相互平行地配置。在相邻的沟槽17彼此之间与沟槽17的侧壁平行地设置了沟状的接触孔21。在接触孔21的底部及其周边形成了 P+接触层8、n+(第I导电型)发射极层(第4半导体层)7、p(第2导电型)沟道层(第3 半导体层)6。P+接触层8、n+发射极层(第4半导体层)7、以及P沟道层(第3半导体层)6 经由接触孔21与发射极电极14连接。n+发射极层(第4半导体层)7与P沟道层(第3 半导体层)6在沿着沟槽17的侧壁的方向上交替重复形成。在图2A中，示出了图I的A-A方向的按照箭头看到的截面图。本发明的IGBT100 具有集电极电极(第I主电极)11、P集电极层(第2半导体层)2、η缓冲层3、η_漂移层 (第I半导体层)4、P沟道层(第3半导体层)6、η+发射极层(第4半导体层)7、ρ+接触层8、沟槽17、栅极电极9、栅极绝缘膜(第2绝缘膜)10、沟槽17内的绝缘膜(第I绝缘膜)19、沟槽17内的栅极电极9间设置的多晶硅电极18、层间绝缘膜13、发射极电极(第 2主电极)14、集电极端子I、发射极端子16、栅极端子15。此外，冠以“η”或者“ρ”的层分别表示以电子作为多数载流子的η型层，以及以空穴作为多数载流子的ρ型层，对于“η”或者“P”上标的“ + ”或者表示该层的多数载流子的浓度(杂质浓度)比较高，或者比较低。此外，所附权利要求中所记载的第I导电型和第2导电型与η型和ρ型相对应。当将第I导电型设为η型时，第2导电型成为ρ型，当将第I导电型设为η型时，第2导电型成为P型，形成对应。图2Α所示的本发明的IGBT100形成为η沟道型的IGBT。在η_漂移层4的背侧的表面附近，层叠了 η缓冲层3、ρ集电极层2、以及集电极电极11。集电极电极11与ρ集电极层2电连接。集电极端子I与集电极电极11连接。在η—漂移层4的表侧的表面附近，形成与η—漂移层4邻接的ρ沟道层6。将η+发射极层7选择性地设置在ρ沟道层的上部(由此，如图I所示，η+发射极层7与ρ沟道层6 在沿着沟槽17的侧壁的方向上交替地配置)。发射极电极14经由ρ+接触层8与ρ沟道层 6电连接，并且与η+发射极层7电连接。在沟槽17的侧面，η+发射极层7与ρ沟道层6接触。沟槽17的底表面比η+发射极层7和ρ沟道层6的底表面深，达到η—漂移层4。在沟槽(沟)17的内侧，设置了栅极绝缘膜10、栅极电极9、绝缘膜19、多晶硅电极18。在沟槽17的侧面、以及沟槽17的底表面的周边部上，设置了栅极绝缘膜10。栅极电极9在栅极绝缘膜10上沿着沟槽17的侧面设置。 在沟槽17的底表面的中央部上，设置绝缘膜19。将多晶硅电极18设置在绝缘膜19上。多晶硅电极18被设置为从栅极电极9离开距离(栅极电极-多晶硅电极间距离)L。多晶硅电极18与发射极电极14电连接。多晶硅电极18的上表面的高度与P沟道层6 (ρ+接触层8)或者η+发射极层7的上表面的高度大致相等。由此，在P沟道层6和η+发射极层7上开口的接触孔21的深度与在多晶硅电极18上开口的接触孔20的深度可以设为相等，可以从发射极电极14经由接触孔20、21向多晶硅电极18、ρ沟道层6、以及n+发射极层7可靠地进行连接。在宽幅的沟槽17的内侦彳，也宽幅地形成多晶硅电极18。与此相对，由于在多晶硅电极18上形成的接触孔20形成在多晶硅电极18的中央，因此多晶硅电极18内产生内部电阻。将该内部电阻的等价电路记载为电阻R1。在图2B中，示出了图I的B-B方向的按照箭头看到的截面图。此外，为了易于理解图2B与图I的对应关系，与图I的B-B方向上的点BI B9、BG、BE对应的图2B上的位置上，配置具有相同符号的点BI B9、BG、BE。如图2B所示，从沟槽17的端部(终端构造)的附近到沟槽17的外侧，设置了 P阱层(第5半导体层)25。ρ阱层25设置在n_漂移层4上。ρ阱层25经由p+接触层8a和接触孔22与发射极电极14连接。接触孔22设置在沟槽17的外侧且设置在引出布线9a之间。由此，可以使接触孔22的深度与接触孔20，21(参照图2A)的深度相等(可以使接触孔20 22的底表面的高度相等)，可以从发射极电极14经由接触孔20、21、22与多晶硅电极18、ρ沟道层6、以及n+发射极层7 (参照图2A)连接，并且进一步向ρ阱层25可靠地进行连接。从ρ阱层25上的沟槽17的底表面到侧面，然后到沟槽17的外侧，设置比栅极绝缘膜10厚的绝缘膜19。在该绝缘膜19上，设置栅极电极9和引出布线9a。由此，提高了从沟槽17的内侧向外侧上拉而与引出布线9a连接的栅极电极9的耐压(栅极耐压)。于是，本发明的IGBT100的第I特征点在于在宽幅的沟槽17的侧壁上，根据边壁 (side wall)构造来形成栅极电极9。栅极电极9的边壁构造通过与多晶娃电极18相同材料的多晶硅来形成。沟槽17的宽度Wa被形成为比与相邻的沟槽17的间隔Wb还要宽(Wa >Wb)。通过设置这样宽幅的沟槽17，删除了浮动ρ层。另外，相对于在现有构造中由栅极绝缘膜10来围住栅极电极9，在本实施方式中，由于由栅极绝缘膜10和较厚的层间绝缘膜 13来围住栅极电极9，能够大幅地降低反馈电容。另外，将与栅极电极9离开了距离L的多晶硅电极18设置在比栅极绝缘膜10的厚度Ta厚的厚度Tb (Tb > Ta)的绝缘膜19上。其原因在于尽管在IGBT的截止时在栅极绝缘膜10或较厚的绝缘膜19上产生过电压，但是由于从栅极电极9离开越多则其大小变得越大，因此通过使从栅极电极9离开的多晶硅电极18下的绝缘膜19变厚，能够防止破坏或绝缘膜的可靠性的下降。在图3中，示出了本发明的IGBT100的每单位面积的反馈电容的集电极-发射极间电压依赖性的计算结果。从图3中可以明白，本发明的IGBT100与现有的IGBT相比，将反馈电容降低到1/4程度。本发明的IGBT100的第2特征点在于如图2A所示，在宽幅的沟槽17内的栅极电极9之间，设置了多晶硅电极18。多晶硅电极18与发射极电极14连接，能够缓和在电压施加时在栅极电极9的角部9e所涉及的电场，并且能够提高耐压。另外，由于形成了由多晶硅电极18与绝缘膜19形成的电容，通过该电容，在导通IGBT100，并且在沟槽17下流入了空穴电流时，通过由空穴电流的一部分对所述电容进行充电，能够抑制沟槽17下部的电位上升，并且能够抑制栅极电位的抬升。在图4中，示出了本发明的IGBT100中的集电极-发射极间耐压的栅极电极9_多晶硅电极18间的所述距离L的依赖性的计算结果。从图4可以理解，通过使栅极电极9与多晶硅电极18靠近(使距离L变小)，能够提高耐压。可以认为，由于在电压施加时，不仅在栅极电极9的角部9e，而且在多晶硅电极18的角部18e也涉及电场，分散地缓和了栅极电极9的角部9e所涉及的电场，因此能够提高耐压。本发明的IGBT100的第3特征点在于使多晶硅电极18的上表面与P沟道层6 (p+ 接触层8)、n+发射极层7、ρ阱层25 (p+接触层8a)的上表面的高度相同。由此，能够缓和宽幅的沟槽17的内侧与外侧处的级差。尽管当级差较大时，可能会发生在制造时中的光电 (photo)工序中产生抗蚀剂不均匀、导线接合的可靠性下降的问题，但是由于在本发明的 IGBT100中能够缓和级差，避免了上述问题。在图5中，示出本发明的IGBT100的导通时的集电极-发射极间电压的计算波形。 从图5可以理解，通过在本发明的IGBT100中改变栅极电阻，能够控制集电极-发射极间电压的 dvce/dt。如上所述，通过在本发明的IGBT100中设置宽幅的沟槽17，可以删除浮动ρ层，而通过在沟槽17的侧壁上通过边壁方式来设置栅极电极9，可以降低栅极的反馈电容，并且提高栅极驱动电路对在导通开关时间段中的dv/dt的控制性。另外，通过在栅极电极9间设置与发射极电极14连接的多晶硅电极18，能够保持耐压。以下，详细说明删除了浮动ρ层的效果。作为在改变了现有的IGBT的沟槽栅极 (栅极电极9)的排列间距的构造中的沟槽栅极的间隔较宽的位置处形成P沟道层6的替代，设置了浮动P层。通过这样的构成，由于电流仅在沟槽栅极的间隔较狭的部分中流动， 能够抑制在短络时流动的过电流，并且能够提高IGBT的对破坏的耐受量。另外，由于空穴电流的一部分经由浮动P层流入P沟道层6，因此还具有能够增加沟槽栅极附近的空穴浓度，并能够降低导通电压的效果。另外，浮动P层与η—漂移层4的所形成的ρη结能够缓和在沟槽栅极中所涉及的电场并保持较高的耐压。然而，IGBT的导通开关时间段中的输出电压的时间变化率dv/dt的控制性下降，特别地，在导通开关时间段中的前半部分中，即使改变栅极电阻，dv/dt (dvce/dt)也不变而无法控制。该控制性下降的理由如以下所考虑的。即，当IGBT变为导通状态时，空穴过渡性地流入浮动P层，浮动P层的电位变高。此时，由于位移电流经由在栅极绝缘膜10中形成的反馈电容流到栅极电极9，栅极电位被抬升，因此由MOSFET构造的互电导gm和栅极-发射极间电压的时间变化率dvge/dt的积决定的集电极电流的时间变化率dic/dt增加，开关速度会进行加速。过渡性地流入浮动P层的空穴的量主要由半导体内部的构造来决定，而难以通过外部的栅极电阻来控制。因此，无法通过外部的栅极电阻来控制加速的dic/dt，结果，产生了无法通过栅极电阻控制的集电极电压的时间变化率dvce/dt的时间段。由于能够抑制由于该浮动ρ层5的影响而造成的栅极电位的抬升，因此在本发明中删除浮动P层，作为替代，填充层间绝缘膜13，并在该层间绝缘膜13中埋入与发射极电极 14连接的多晶硅电极18。由于通过删除浮动ρ层，能够使由于浮动ρ层的影响而造成的栅极的电位变动消失，因此能够提高dv/dt的控制性。另外，由于通过将多晶硅电极18和发射极电极14经由电阻Rl电连接，能够抑制多晶硅电极18的电位的抬升，并且能够减少从浮动P层流入栅极电极9的位移电流，因此能够抑制栅极电位的抬升，并能够提高dv/dt的控制性。另外，由于栅极电极9的多晶硅9侧被较厚的绝缘膜(层间绝缘膜13)覆盖，因此能够降低反馈电容，并能够进一步提高dv/dt的控制性。
半导体装置的制造方法在图6A 图6K中，示出了本发明的IGBT100的制造工序的一例。图6A 图6K 各自的(a)相当于图I的A-A方向(主功能区域)的按照箭头看到的截面图，图6A 图6K 各自的(b)相当于图I的B-B方向(终端构造区域)的按照箭头看到的截面图。对于本发明的实施方式的半导体装置的制造方法，只要作为结果能够形成本发明的半导体装置的构造，则对该制造方法没有特别的限制而可以使用从前的方法。尽管如后所述，列出了一例来说明本发明的半导体装置的制造方法，但是对于未说明的工序，可以使用从前的方法。首先，如图6A (a) (b)所示，准备形成为n_漂移层4的半导体基板。然后，如图6A (b) 所示，在n_漂移层4的上侧，形成ρ阱层25。接下来，如图6B(a) (b)所示，在n_漂移层4以及ρ阱层25上，通过光刻胶31，图案形成沟槽17的形状。接下来，通过在掩模上对光刻胶31进行各向异性蚀刻，如图6C(a) (b)所示，形成宽度较宽的沟槽17。沟槽17形成得比ρ阱层25的底表面浅。接下来，如图6D(a) (b)所示，形成栅极绝缘膜10和比其厚的绝缘膜19。附带地， 暂时先在整个面上形成绝缘膜19，通过光刻法和各向异性蚀刻，对形成栅极绝缘膜10的区域的绝缘膜19进行蚀刻。尽管由于通过该蚀刻使绝缘膜19变薄，可以形成栅极绝缘膜10， 但是也可以使形成栅极绝缘膜10的区域的η—漂移层4露出。在使η—漂移层4露出的情况下，通过对η—漂移层4进行热氧化，可以形成栅极绝缘膜10。接下来，如图6E(a) (b)所示，堆积形成为栅极电极9、引出布线9a或多晶硅电极 18的多晶硅膜。此时，按照使沟槽17内堆积的多晶硅膜的上表面的高度与沟槽17的外侧的n_漂移层4的上表面的高度变为相同的方式，来调整堆积的多晶硅膜的厚度。接下来，如图6F(a) (b)所示，在所述多晶硅膜上，通过光刻胶32 (32a)，进行多晶硅电极18的形状的图案形成。另外，如图6F(b)所示，在所述多晶硅膜上，通过光刻胶 32 (32b)，进行栅极电极9的一部分和引出布线9a的形状的图案形成。接下来，通过在掩模上对光刻胶32进行各向异性蚀刻，如图6G(a) (b)所示，形成多晶硅电极18和引出布线9a。另外，同时，将栅极电极形成为边壁。接下来，如图6H(a) (b)所示，通过光刻胶33，进行ρ沟道层6的形状的图案形成， 并且按照使P沟道层6成为P型半导体的方式，进行离子注入(implantation)。另外，通过光刻胶33，进行n+发射极层7的形状的图案形成，并且按照使n+发射极层7成为η型半导体的方式，进行离子注入。接下来，通过进行热处理，如图61 (a) (b)所示，激活注入的离子，形成ρ沟道层6 以及n+发射极层7。ρ沟道层6以及n+发射极层7形成在相邻的沟槽17之间，并且形成在沟槽17的外侧的ιΓ漂移层4上。接下来，如图6J(a) (b)所示，在整个面上堆积层间绝缘膜13。不仅将层间绝缘膜 13堆积在ρ沟道层6以及n+发射极层7的上、栅极电极9、引出布线9a和多晶硅电极18 上，而且将其埋入栅极电极9 (引出布线9a)与多晶硅电极18之间等。接下来，通过光刻法和各向异性蚀刻，如图6K(a) (b)所示，在层间绝缘膜13上形成接触孔20 23。对在掩模上对层间绝缘膜13、多晶硅电极18、引出布线9a进行离子注入，形成P接触层8、8a。
最后，如图2A和图2B所示，形成发射极电极14、引出栅极电极12、η缓冲层3、ρ 集电极层2、集电极电极11。通过以上所述，完成了 IGBT100。此外，尽管在第I实施方式中，是在表面侧的加工工序之后形成背面的P集电极层2或η缓冲层3，但是也可以使用从最初就形成有P集电极层2或η缓冲层3的外延基板等。第2实施方式在图7中，示出了本发明的第2实施方式所涉及的半导体装置(IGBT) 100的主要部分的截面图。该图7的截面图相当于图I的A-A方向的按照箭头看到的截面图。第2实施方式与第I实施方式不同点在于绝缘膜19特别是沟槽17的底表面上形成的绝缘膜19 通过LOCOS (Local Oxidation of Silicon,娃的局部氧化)来形成。在在第2实施方式中也将绝缘膜19的厚度设定为与第I实施方式相同的厚度的情况下，通过使用L0C0S，绝缘膜19的底表面在第2实施方式中比第I实施方式变低，并且绝缘膜19的上表面在第2实施方式中也比第I实施方式变低。如果绝缘膜19的上表面变低，则在其上形成的多晶硅电极18的角部18e的高度也变低，并且可以靠近栅极电极9的角部9e。由此，实质上缩短了图4所述的距离L，并且可以提高发射极-集电极间耐压。在基于L0C0S的绝缘膜19中，外周部比鸟嘴(bird’s beak)越外侧变得越薄。绝缘膜19的外周部的上表面成为了越靠外侧则变得越低的圆锥面。该圆锥面向着栅极电极9 变低。于是，在该圆锥面上，设置多晶硅电极18的端面。由此，由于可以使多晶硅电极18的角部18e的高度进一步变低，因此可以靠近栅极电极9的角部9e，并且可以提高发射极-集电极间耐压。此外，在第2实施方式的IGBT100的制造方法中，作为在第I实施方式中在整个面上形成绝缘膜19的替代，可以仅在形成绝缘膜19的区域上实施L0C0S。之后，通过使形成栅极绝缘膜10的区域(并未实施L0C0S的区域)的n_漂移层4露出，并且对n_漂移层4 进行热氧化，可以形成栅极绝缘膜10。第3实施方式在图8中，示出了本发明的第3实施方式所涉及的半导体装置(IGBT) 100的主要部分的截面图。该图8的截面图相当于图I的A-A方向的按照箭头看到的截面图。第3实施方式与第I实施方式的不同点在于多晶硅电极18不仅设置在绝缘膜19上，而且还设置在其外周部处、栅极绝缘膜10的一部分上。多晶硅电极18的外周部处的栅极绝缘膜10 的厚度与栅极电极9处的栅极绝缘膜10的厚度相等。由此，可以使多晶硅电极18的角部 18e与栅极电极9的角部9e的高度相等，并且可以使多晶硅电极18的角部18e与栅极电极 9的角部9e靠近。由此，可以实质上缩短图4所示的距离L，并且可以提高发射极-集电极间耐压。第4实施方式在图9中，示出了本发明的第4实施方式所涉及的半导体装置(IGBT) 100的主要部分的截面图。该图9的截面图相当于图I的A-A方向的按照箭头看到的截面图。第4实施方式与第I实施方式的不同点在于绝缘膜19的外周部越靠外侧则变得越薄。绝缘膜19 的外周部的上表面成为越靠外侧则变得越低的圆锥面。该圆锥面与第2实施方式同样，向着栅极电极9变低。于是，在该圆锥面上，设置多晶硅电极18的端面。由此，由于可以使多晶硅电极18的角部18e的高度进一步变低，因此可以靠近栅极电极9的角部9e。由此，可CN 102593167 A 可以提高发射极-集电极间耐压。此外，在第4实施方式的IGBT100的制造方法中，在整个面上形成了绝缘膜19之后，通过光刻胶进行绝缘膜19的形状的图案形成，通过在掩模上对该光刻胶通过各向同性蚀刻来蚀刻绝缘膜19，可以形成圆锥面。第5实施方式在图10中，示出了本发明的第5实施方式所涉及的半导体装置(IGBT) 100的主要部分的俯视图。第5实施方式与第I实施方式(参照图2B)的不同点在于在多晶娃电极 18上，断续地设置了为了对多晶硅电极18和发射极电极14进行连接而设置的接触孔(第 I接触孔)20。另一方面,在第一实施方式中,在多晶娃电极18上连续地按照一条沟的方式来设置为了对多晶硅电极18与发射极电极14进行连接而设置的接触孔20。尽管如前所述，通过将空穴电流的一部分充电到由多晶硅电极18和绝缘膜19形成的电容中，可以抑制沟槽17正下方的电位上升，并且可以抑制栅极电位的抬升，但是由于空穴电流减少，会产生导通电压上升的问题。由此，如图10所示，断续地设置接触孔20， 并且使多晶硅电极18的内部电阻(电阻)R2变大。这等价地将电阻R2连接在多晶硅电极 18与发射极电极之间，并且设定得比第I实施方式的电阻Rl(参照图2A)大，可以取得对栅极电位的抬升的抑制效果和导通电压的上升的平衡。第6实施方式在图11中，示出了本发明的第6实施方式所涉及的半导体装置(IGBT) 100的主要部分的截面图。该图11的截面图相当于图I的A-A方向的按照箭头看到的截面图。第6实施方式与第I实施方式的不同点在于在P沟道层6与η—漂移层4之间，设置了 η层(第6 半导体层)26。由此，通过在ρ沟道层6之下插入η层26，由于η层26对于流入发射极电极14的空穴而言成为障碍，因此发射极附近的空穴浓度增加，可以实现导通电压的进一步降低。第7实施方式在图12中，示出了本发明的第7实施方式所涉及的半导体装置(IGBT) 100的主要部分的截面图。该图12的截面图相当于图I的A-A方向的按照箭头看到的截面图。第7实施方式与第6实施方式的不同点在于在η层26与η—漂移层4之间，设置了 ρ层(第7半导体层)27。尽管在第6实施方式中，越是提高η层26的载流子浓度，则对于空穴的障碍变得越高，导通电压的降低效果得到提高，但是当考虑到截止时的η层26处的电场强度变强， 耐压下降的情况，通过在η层26之下进一步添加/插入P层27，可以缓和η层26处的电场强度，并且即使载流子浓度变高也可以保持耐压，因而可以实现导通电压的进一步降低。第8实施方式在图13中，示出了本发明的第8实施方式所涉及的功率变换装置101的电路图。 在功率变换装置101中，使用了第I到第7实施方式中所说明的IGBT (半导体装置)100的任意一个。第8实施方式的功率变换装置101充当逆变器。在功率变换装置101中，将串联连接了多个(在图13的例中为2个)IGBT100的多个(在图13的例中为3串)串联电路 Cl C3并联地进行连接。IGBT100分别与栅极驱动电路41连接。IGBT100分别与二极管 42并联连接。在串联电路Cl C3的两端，连接了一对输入端子INI、IN2。串联电路Cl C3内的IGBT100间的连接点nl n3的每一个与输出端子OUTl 0UT3连接。功率变换装
13置101对从输入端子INI，IN2输入的功率进行变换，并从输出端子OUTl 0UT3输出，充当逆变器。由于在功率变换装置101中使用了在第I到第7实施方式中所说明的IGBT(半导体装置)100的任意一个，因此能够实现低损失化和高可靠性。尽管在本实施方式中对逆变器(电路)进行了说明，但是通过对于转换器或斩波器等其他的功率变换装置，也采用在第 I到第7实施方式中所说明的IGBT(半导体装置)100的任意一个，可以取得同样的效果。此外，尽管在第I到第7实施方式中以η沟道型的IGBT为例进行了说明，但是本发明的半导体装置并不限定于η沟道型的IGBT，对于ρ沟道型的IGBT，也包含在本发明的范围内。另外，对于具有沟槽栅极的其他的设备构造，也可应用本发明。
权利要求
1.一种半导体装置，其特征在于，设置有第I导电型的第I半导体层；在该第I半导体层的表面附近形成的第2导电型的第2半导体层；与所述第2半导体层电连接的第I主电极；与所述第I半导体层邻接，且在与所述第2半导体层相反侧的表面附近形成的第2导电型的第3半导体层；在该第3半导体层的上部选择性地设置的第I导电型的第4半导体层；与所述第3半导体层以及所述第4半导体层电连接的第2主电极；侧面与所述第4半导体层和所述第3半导体层接触，且到达所述第I半导体层的沟槽;沿着该沟槽的所述侧面通过多晶硅的边壁形成的栅极电极；以及在所述沟槽内离开所述栅极电极而设置，且与所述第2主电极电连接的多晶硅电极。
2.根据权利要求I所述的半导体装置，其特征在于，所述沟槽的宽度被形成为比相邻的所述沟槽的间隔宽。
3.根据权利要求I或2所述的半导体装置，其特征在于，所述多晶硅电极与所述第2主电极通过在所述多晶硅电极上断续地设置的第I接触孔而电连接。
4.根据权利要求I到3任一项所述的半导体装置，其特征在于，所述多晶硅电极与所述第I半导体层之间的第I绝缘膜的至少一部分比所述栅极电极与所述第I半导体层之间的第2绝缘膜厚。
5.根据权利要求4所述的半导体装置，其特征在于，在所述多晶硅电极的外周部处的所述第I绝缘膜的厚度与所述栅极电极和所述第I半导体层之间的所述第2绝缘膜的厚度相等。
6.根据权利要求4所述的半导体装置，其特征在于，所述第I绝缘膜通过硅的局部氧化即LOCOS来形成。
7.根据权利要求I到6任一项所述的半导体装置，其特征在于，所述多晶硅电极的上表面的高度、与所述第3半导体层或者所述第4半导体层的上表面的高度大致相等。
8.根据权利要求4所述的半导体装置，其特征在于，所述第I绝缘膜的外周部的上表面成为向着所述栅极电极变低的圆锥面，在所述圆锥面上，设置有所述多晶硅电极的端面。
9.根据权利要求I到8任一项所述的半导体装置，其特征在于，所述栅极电极以及所述多晶硅电极通过同一工序形成。
10.根据权利要求I到9任一项所述的半导体装置，其特征在于，所述沟槽的终端构造在俯视观察下，具有大致半圆形状。
11.根据权利要求4所述的半导体装置，其特征在于，具有第2导电型的第5半导体层，该第2导电型的第5半导体层设置在所述沟槽的终端构造的附近的所述第I半导体层上，在所述沟槽的所述终端构造的附近处的所述栅极电极与所述第5半导体层之间，设置了比所述第2绝缘膜厚的所述第I绝缘膜。
12.根据权利要求I到11任一项所述的半导体装置，其特征在于，具有第2导电型的第5半导体层，该第2导电型的第5半导体层设置在所述沟槽的终端构造的附近的所述第I半导体层上，所述第5半导体层与所述第2主电极通过相对于所述沟槽设置在所述终端构造的更外侧的第2接触孔而电连接。
13.根据权利要求12所述的半导体装置，其特征在于，所述第2接触孔被将所述栅极电极向所述沟槽的外侧引出的引出布布线包围。
14.根据权利要求I到13任一项所述的半导体装置，其特征在于，在所述第3半导体层与所述第I半导体层之间，设置有第I导电型的第6半导体层。
15.根据权利要求14所述的半导体装置，其特征在于，在所述第6半导体层与所述第I半导体层之间，设置有第2导电型的第7半导体层。
16.一种功率变换装置，其特征在于，将串联连接了多个根据权利要求I到15任一项所述的半导体装置的多个串联电路并联地连接，在所述串联电路的两端连接有一对输入端子，将所述串联电路内的所述半导体装置间的每个连接点与输出端子连接，对从所述输入端子输入的功率进行变换并从所述输出端子输出。
全文摘要
提供了一种半导体装置，能够在保持低损失和高耐压的同时，提高栅极驱动电路对在导通开关时间段中的dv/dt的控制性。该半导体装置设置有第1导电型的第1半导体层(4)；在其表面附近形成的第2导电型的第2半导体层(2)；与其电连接的第1主电极(11)，与第1半导体层(4)邻接且在与第2半导体层(2)相反侧的表面附近形成的第2导电型的第3半导体层(6)；在其上部上选择性地设置的第1导电型的第4半导体层(7)；与第3半导体层(6)以及第4半导体层(7)电连接的第2主电极(14)；其侧面与第4半导体层(7)和第3半导体层(6)接触且达到第1半导体层(4)的沟槽(17)；沿着该侧面通过多晶硅的边壁形成的栅极电极(9)；以及在沟槽(17)内离开栅极电极(9)而设置且与第2主电极(14)电连接的多晶硅电极(18)。
文档编号H01L29/739GK102593167SQ20121000113
公开日2012年7月18日 申请日期2012年1月4日 优先权日2011年1月12日
发明者森睦宏, 渡边聪, 白石正树, 铃木弘 申请人:株式会社日立制作所