专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别涉及ESD保护特性优越的ESD保护电路。
背景技术：
作为ESD对策，现有技术提出了嵌入有ESD保护电路的各种半导体装置。典型方式是如图4 (A)所示，通过在输入输出端子50和电源线51之间连接PN结二极管53，在输入输出端子50和接地线52之间连接PN结二极管54，在电源线51和接地线52之间连接PN 结二极管55，来进行内部电路56的保护。例如，即使在对电源线51施加了大的浪涌电压的情况下，通过采用高耐压PN结二极管55,也能因PN结二极管55的雪崩击穿(avalanche breakdown)而使ESD电流逃逸至接地线52。在雪崩击穿产生前不流过不需要的电流，电源噪声耐性也强。在图4(B)中，用TLP电流I和TLP电压V表示浪涌电压和ESD电流之间的关系。 关于TLP将后述。在为高耐压二极管的情况下，对雪崩击穿后的ESD电流的电阻大，如图 4(B)的a所示的线那样，电流以平缓的斜率增大。因此，在该电阻的两端呈现的电压变大， 从而难以完全保护内部电路。S卩，在对电源线51施加了大的浪涌电压的情况下，PN结二极管55雪崩击穿，ESD 电流向着接地线52流出。经该雪崩击穿的二极管55相对于ESD电流成为大的电阻，从而在电源线51和接地线52间产生高电压。在电源线51和接地线52间生成的高电压将被直接施加到内部电路。其结果是， 将引起构成该内部电路的设备的雪崩击穿等，针对ESD的安全设计变得困难。另外，由于涉及的高电压被施加到电源线51和接地线52间，因此会产生由寄生晶体管等产生的漏电流流过的不良状况。为了应对该状况，若增大二极管的面积，则能降低电阻。其结果是，如图4(B)的b 所示的线那样，电流变得易于流过，从而能使ESD电流迅速逃逸至接地线52。然而，随着构成元件的微型化因高速化、小型化的需求等而进展，半导体装置的静电破坏耐性变弱，从而更加适当的ESD保护元件的采用变得不可或缺。在以下的专利文献 I中公开了在内置作为高耐压元件的MOS型晶体管和作为低耐压元件的NPN双极晶体管的 BiCMOS型集成电路中，以低耐压NPN晶体管作为ESD保护元件的内容和其间题点及解决方法。另外，在专利文献2中公开了在电源线和接地线间取代PN结二极管而使用以电阻连接基极-发射极间的NPN双极晶体管来作为ESD保护元件的内容。在专利文献3中公开了在以MOS型晶体管作为ESD保护元件的情况下，降低其骤回特性(snapback)的触发电压，改善ESD保护特性的内容。此外，ESD意思是静电放电,是Electro-Static Discharge 的简称。另外，骤回特性还包含作为针对ESD脉冲等的设备的响应的、寄生元件的响应。例如，在使用高耐压PN结二极管作为电源线-接地线间的保护元件的情况下，将开始ESD保护的电压称为触发电压。在流过需要的ESD电流的情况下，若将在该PN结二极管的两端子间产生的电压设为低于破坏内部电路的电压，则保护内部电路不受ESD侵害。专利文献专利文献I JP特开2006-128293号公报专利文献2 JP特开平05-90481号公报专利文献3 JP特开平06-177328号公报如上所述，研究了在微型化进展的同时，保护内部电路不受ESD侵害的各种ESD保护电路。在上述专利文献1、2、3中，通过对构成ESD保护电路的保护元件的种类或其构造施加改良，来进行了 ESD保护特性的改善。然而，在对保护元件本身进行研究的同时，通过它们来构成ESD保护电路，并通过对其构成的仔细琢磨来实现ESD保护特性的改善也是大的课题。本发明的半导体装置，包括静电放电保护电路，所述半导体装置的特征在于，具备RC定时器，其通过电阻元件和电容元件串联连接而构成；PM0S晶体管，其具备与所述 RC定时器的所述电阻元件和所述电容元件之间的连接部连接的栅极电极、与所述电阻元件的与连接于所述电容元件的端子不同的端子连接的源极电极、以及与所述电容元件的与连接于所述电阻元件的端子不同的端子连接的漏极电极；和NMOS截止晶体管，其具备与所述 PMOS晶体管的所述漏极电极连接的漏极电极、源极电极、以及与该源极电极连接的栅极电极。另外，本发明的半导体装置，包括静电放电保护电路，所述半导体装置的特征在于，具备RC定时器，其通过电阻元件和电容元件串联连接而构成；PM0S晶体管，其具备与所述RC定时器的所述电阻元件和所述电容元件之间的连接部连接的栅极电极、与所述电阻元件的与连接于所述电容元件的端子不同的端子连接的源极电极、以及与所述电容元件的与连接于所述电阻元件的端子不同的端子连接的漏极电极；和PMOS截止晶体管，其具备与所述PMOS晶体管的所述漏极电极连接的源极电极、与该源极电极连接的栅极电极、以及漏极电极。另外，本发明的半导体装置，包括静电放电保护电路，所述半导体装置的特征在于，具备RC定时器，其通过电阻元件和电容元件串联连接而构成；NM0S晶体管，其具备与所述RC定时器的所述电阻元件和所述电容元件之间的连接部连接的栅极电极、与所述电阻元件的与连接于所述电容元件的端子不同的端子连接的源极电极、以及与所述电容元件的与连接于所述电阻元件的端子不同的端子连接的漏极电极；和NMOS截止晶体管，其具备与所述NMOS晶体管的所述漏极电极连接的源极电极、与该源极电极连接的栅极电极、以及漏极电极。另外，本发明的半导体装置，包括静电放电保护电路，所述半导体装置的特征在于，具备RC定时器，其通过电阻元件和电容元件串联连接而构成；NM0S晶体管，其具备与所述RC定时器的所述电阻元件和所述电容元件之间的连接部连接的栅极电极、与所述电阻元件的与连接于所述电容元件的端子不同的端子连接的源极电极、以及与所述电容元件的与连接于所述电阻元件的端子不同的端子连接的漏极电极；和PMOS截止晶体管，其具备与所述NMOS晶体管的所述漏极电极连接的漏极电极、源极电极、以及与该源极电极连接的栅极电极。
根据本发明的半导体装置，能实现一种具备在确保相对于ESD电流电阻低的放电通道的同时、对电源噪声的耐性强的ESD保护电路的半导体装置。
图I是表示本发明的第一实施方式中的ESD保护电路的图。图2是表示本发明的第一以及第二实施方式中的ESD保护电路的TLP电流I与 TLP电压V之间的关系的曲线图。图3是表示本发明的第二实施方式中的ESD保护电路的图。图4是表示现有的ESD保护电路的图以及表示其TLP电流I与TLP电压V之间的关系的图。(符号说明)1，Ia带RC定时器的放电部2，2a噪声产生防止部3，38 电源线4，39 接地线5PLDM0S 晶体管6源极电极7栅极电极8漏极电极9背栅极层10，15NM0S截止晶体管11，16漏极电极12，17栅极电极13，18源极电极14，19背栅极层20，37电阻元件21，36电容元件31NLDMOS 晶体管32漏极电极33栅极电极34源极电极35背栅极层40，45NM0S截止晶体管41，46漏极电极42，47栅极电极43，48源极电极44，49背栅极层50输入输出端子51电源线
6
52接地线53，54，55高耐压PN结二极管
具体实施例方式[第一实施方式]以下，基于图I以及图2来说明本实施方式的ESD保护电路及其动作。图UA)是本实施方式的ESD保护电路。另外，将图I㈧中的包括包含于PMOS晶体管中的PLDMOS晶体管5在内的带RC定时器的放电部I在图I(B)中表示，且将图UA)中的由NMOS截止晶体管10、15构成的噪声产生防止部2在图I(C)中表示。将带RC定时器的放电部I和噪声产生防止部2进行组合来构成ESD保护电路是本实施方式的特征。此外，LDMOS 是 Lateral Double Diffused Metal Oxide Semiconductor 的简称，意思是横向双扩散金属氧化物半导体，MOS截止晶体管是指源极电极和栅极电极相连接的MOS晶体管。另外，在电源线3和接地线4之间与ESD保护电路并联地连接有保护不受ESD侵害的未图示的内部电路。ESD保护电路中，带RC定时器的放电部I和噪声产生防止部2串联连接。另外，将带RC定时器的放电部I的、与连接于噪声产生防止部2的端子为相反侧的端子与电源线3 连接，将噪声产生防止部2的、与连接于带RC定时器的放电部I的端子为相反侧的端子与接地线4连接。通过该构成，构筑了从电源线3到接地线的ESD电流的放电通路。ESD保护电路成为如下构成当对电源线3施加了大的浪涌电压或电流时，带RC 定时器的放电部I成为导通状态，产生雪崩击穿，经由骤回后的噪声产生防止部2后ESD电流流过接地线4。以下，将图UA)所示的ESD保护电路的动作分割为带RC定时器的放电部 I的动作和噪声产生防止部2的动作进行说明。如图I⑶所示，带RC定时器的放电部I由高耐压的PLDMOS晶体管5、电阻元件 20、以及电容元件21构成。将电阻元件20和电容元件21串联连接来构成由电阻R和电容 C构成的RC定时器。将电阻元件20和电容元件21之间的连接部与PLDMOS晶体管5的栅极电极7连接。另外，将PLDMOS晶体管5的源极电极6、连接于该源极电极6的背栅极层9、以及电阻元件20的与电容元件21之间的连接端子的相反侧的端子与电源线3连接。将PLDMOS 晶体管5的漏极电极8、以及电容元件21的与电阻元件20之间的连接端子的相反侧的端子与相当于接地电位的接地线4a连接。在图2(A)中，示出了在大的TLP电流I流入图I(B)的带RC定时器的放电部I时的TLP电流I与在电源线3侧的端子产生的TLP电压V之间的关系。TLP是Transmission Line Pulse的缩写,通过TLP评价法来使用该脉冲,能评价其电压对电流特性。同图是一边使由对带RC定时器的放电部I施加的脉冲宽度IOOnsec左右的窄的脉冲构成的TLP电流I的大小渐进增大，一边描绘与各大小的TLP电流I对应的TLP电压 V的图，纵轴表示了 TLP电流I，横轴表示了 TLP电压V。当对电源端子3施加了浪涌电压VP、浪涌电流Ip的TLP电流I时，若将蓄积于电容元件21的电荷设为q，则流过由电阻R和电容C构成的RC定时器的电流i成为i = dq/ dt。另外,施加于电容元件21的电压成为q/C = VP_R(dq/dt),通过求解该微分方程式,得到 q = CVP(l-e_t/EC),从而 i = dq/dt = (VP/R) e-t/KC。因此，施加于电容的电压=q/C = VP(l-e_t/K)，因此在电流i开始流动的t为O秒附近，施加于电容元件21的电压=q/C = 0V。随时间经过,在t = 2RC, q/C = O. 86VP,随时间进一步经过，在t = 3RC，q/C = O. 95VP，施加于电容的电压上升。尽管在TLP电流I开始流入电源端子3时带RC定时器的放电部I的PLDMOS晶体管5的源极电极6的TLP电压V上升，但栅极电极7的电压保持与上述接地线4a同等电位地与电容元件21的端子连接，因此保持着接地线4a的电位。因此，在PLDMOS晶体管5的栅极电极7和成为背栅极层9的N型半导体层间，隔着栅极绝缘膜，栅极电极7侧的电位变得比N型半导体层低。S卩，在以N型半导体层的电压为基准的情况下，等效于对栅极电极7施加了负电压。其结果是，在栅极电极7的正下方的栅极绝缘膜和该N型半导体层的边界面附近的N型半导体层中形成P型沟道层，PLDMOS晶体管5成为导通。通过该动作，能使基于浪涌电压的ESD电流不通过内部电路而直接流到接地线4a。因此，能使用图I⑶的带RC定时器的放电部I自身来作为ESD保护元件。在此情况下，图2 (A)的TLP电压V和TLP电流I成为下面的关系。即，在将PLDMOS晶体管5的栅极宽度设为W，将由源极区域和漏极区域夹持的区域构成的栅极长度设为L，将栅极绝缘膜电容设为C1，将载流子(carrier)的迁移率(mobility)设为μ，将PLDMOS晶体管5的阈值电压设为Vt，将TLP电压V设为V的情况下，大致成为I = (WuC1^L) (V-Vt)2。其结果是，在V KVt大的TLP电压V产生时，将流过TLP电流I，即使是比半导体装置的最大动作电压低的电压，也通过带RC定时器的放电部I的PLDMOS晶体管5而流过 ESD电流。所涉及的动作中，根据电源噪声的性质而估计瞬间导通PLDMOS晶体管5，成为半导体装置的噪声的原因，另外，在半导体装置为高效的电源用集成电路等的情况下，将造成电源效率的下降。接着，下面基于图2(B)来说明在TLP电流I流入图I(C)的噪声产生防止部2的情况下的动作。噪声产生防止部2由以下构成NM0S截止晶体管10，其由与具有相当于电源电位的电位的电源线3a连接的漏极电极11、源极电极13、分别与该源极电极13连接的栅极电极12以及背栅极层14构成；以及NMOS截止晶体管15，其与该NMOS截止晶体管10 串联连接。NMOS截止晶体管15中，其漏极电极16与NMOS截止晶体管10的源极电极13连接，其栅极电极17、背栅极层19以及源极电极18与接地线4连接。NMOS截止晶体管10、15 具有同一特性，在本实施方式中，是漏极-源极间耐压BVds均为7V左右的低耐压设备。此外，尽管在本实施方式中使用了同一特性的NMOS截止晶体管10、15，但并不限定于必须使用同一特性。另外，还可以取代它们而采用低耐压的NMOS截止晶体管和PMOS 截止晶体管的组合、NPN双极晶体管、或者齐纳二极管。如图2⑶的c所示的线示出了图I (C)的噪声产生防止部2的TLP电流I与在电源线3a侧的端子产生的TLP电压V之间的关系。若TLP电压V成为将NMOS截止晶体管
10、15各自的未图示的漏极-源极间耐压BVds进行求和而得到的值以上，则成为雪崩击穿状态，TLP电流I开始流向接地线4。
TLP电压V进一步上升，如图2(B)所示，达到骤回特性的触发电压VT1。由于NMOS 截止晶体管10、15各自具有的触发电压成为12V左右，因此在本实施方式中的噪声产生防止部2的触发电压Vn是它们的和即24V左右。进而，随着增加TLP电流I，TLP电压V呈现向着负的方向的负电阻，即产生所谓的骤回现象。这是由于，在雪崩击穿现象中生成的过剩的空穴提高背栅极层14、19的电位，从而以与源极电极13、18连接的N+型源极层作为发射极、以P型背栅极层14、19作为基极、 以与漏极电极11、16连接的N+型漏极层作为集电极的各寄生NPN双极晶体管导通。伴随TLP电流的上升而减少的TLP电压V下降到保持电压Vh，若使TLP电流I进一步增加，则如图2(B)的c所示，TLP电压将以取决于由所述寄生NPN双极晶体管的特性决定的电阻的斜率增加。保持电压Vh大致为该寄生NPN双极晶体管的发射极-集电极间耐压左右。NMOS截止晶体管10、15是低耐压设备，因此电阻值小，如图2(B)的c所示的线成为极陡峭的斜率，从而能不对内部电路造成影响地使ESD电流迅速逃逸至接地线4。S卩，由图I(C)的串联连接的低耐压MOS截止晶体管10、15构成的噪声产生防止部 2本身与高耐压PLDMOS晶体管5相比，可谓能以小的面积构筑良好的ESD保护电路。然而，为了在峰值电源电压50V施加时噪声产生防止部2不发生雪崩击穿，在NMOS 截止晶体管10等的每一个的漏极-源极间耐压为7V时，必须至少串联连接8个低耐压MOS 截止晶体管。在此情况下，8个NMOS截止晶体管的触发电压Vn的每I个为12V，因此将成为Vn = 12VX8 = 96V的高的值。其结果是，噪声产生防止部2尽管在施加峰值电源电压50V时不会雪崩击穿，但对于大于50V直到96V左右的浪涌电压不能发挥骤回特性。因此，不能形成向着ESD电流的接地线4的放电通路，从而导致内部电路的破坏。接着，下面基于图I (A)、图2⑶来说明由上述的带RC定时器的放电部I和噪声产生防止部2构成的本实施方式的ESD保护电路。如图I(A)所示，在本实施方式中，具有上述特征的带RC定时器的放电部I和噪声产生防止部2在电源线3和接地线4之间串联连接。因此，通过使带RC定时器的放电部I和噪声产生防止部2均成为导通状态而开始能使 ESD电流从电源线3流向接地线4。若对电源线3施加给定的浪涌电压，则如上所述的带RC定时器的放电部I的 PLDMOS晶体管5成为导通状态。然而，由于噪声产生防止部2与带RC定时器的放电部I串联连接，因此浪涌电压的大小超过NMOS截止晶体管10和NMOS截止晶体管15各自的耐压 7V之和即14V，若进而不超过各自的触发电压之和即24V，则不会形成从电源线3到达接地线4的ESD电流的放电通路。另一方面，在本实施方式中的内部电路的最大动作电压是14V。因此，若浪涌电压不是24V以上，则在ESD电流不会从电源线3流到接地线4的本实施方式中，如图I(B)所示的、因仅以带RC定时器的放电部I构成ESD保护电路而成问题的、动作状态下的电源噪声耐性的问题和电源用集成电路等的电源效率降低的问题不会发生。这是本实施方式的最大的特征。在对电源线3施加了大的浪涌电压的情况下，在构成图I(A)的ESD保护电路的带 RC定时器的放电部I的PLDMOS晶体管5中形成P型沟道层，相当于图2(A)的横轴的浪涌电压(TLP电压)的纵轴的浪涌电流(TLP电流)会流过。该沟道层的电阻r成为图2(A) 的曲线图的斜率的倒数，根据上述的I = (W μ Q/2L) (V-Vt) 2而成为r = (L/W μ C1) / (V-Vt)。 浪涌电压V越大，r越小。另外，此时，在图I(A)的噪声产生防止部2中，与上述图I(C)所示的噪声产生防止部2单独的ESD保护电路同样，凭借浪涌电压24V以上而开始骤回，经由维持电压Vh，ESD 电流一边增大一边流动。然而，由于对PLDMOS晶体管5的沟道层的电阻进行了相加，因此电流的斜率如图2(B)的a所示，变得比在噪声产生防止部2单独的情况下的c所示的线平缓。接下来，下面简单说明对电源线3施加了负的浪涌电压的情况。负的浪涌电压还将被直接施加到与PLDMOS晶体管5的源极电极6连接的由N型半导体层构成的背栅极层 9，并对由该N型半导体层和与漏极电极8连接的P+型漏极层形成的PN结进行正向偏置。另外，在噪声产生防止部2的NMOS截止晶体管10中，由于将负的浪涌电压施加到漏极电极11，因此对在与该漏极电极11连接的N+型漏极层和与源极电极13连接的成为背栅极层14的P型半导体层之间形成的PN结进行正向偏置。在NMOS截止晶体管15中，对同样形成的PN结进行正向偏置。因此，即使在对本实施方式的ESD保护电路施加了负的浪涌电压的情况下，通过将在构成带CR定时器的放电部I的PLDMOS晶体管5中所形成的经正向偏置的PN结、以及在形成于噪声产生防止部2中的NMOS截止晶体管10、15的每一个中所形成的经正向偏置的PN结作为放电通路，迅速地放出ESD电流到电源线3，也能保护内部电路。总结本实施方式的ESD保护电路的特征如下。采取如下构成将带RC定时器的放电部I与噪声产生防止部2串联连接，其中，带RC定时器的放电部I由高耐压PLDMOS晶体管5、以及以电阻元件20和电容元件21构成的RC定时器形成。噪声产生防止部2由2个串联连接的NMOS截止晶体管10、15构成。在本实施方式中，由于PLDMOS晶体管5是42V的耐压，2个NMOS截止晶体管10、15 的总耐压为14V，因此能清空峰值电源电压50V的试验。另外，由于使ESD保护电路的ESD 电流开始流动的动作开始电压(触发电压Vn)在本实施方式中是2个NMOS截止晶体管的份量即24V，因此即使加上对PLDMOS晶体管5施加的阈值电压，也能用现有的高耐压二极管 55从需要的50V以上的电压起大幅度下降。另外，由于能将保持电压Vh设为内部电路的最大动作电压(在本实施方式中为14V)以上，因此能充分确保对电源噪声的耐性。而且还不会降低电源用集成电路等的电源效率。即使在对电源线3施加了负的浪涌电压的情况下，如上所述，通过将在PLDMOS晶体管5以及NMOS截止晶体管IO、15的每一个中所形成的经正向偏置的PN结作为放电通路， 也能使ESD电流迅速地逃逸至电源线3。尽管NMOS截止晶体管10等在本实施方式中为2 个，但能根据最大动作电压而增减。另外，还能替代NMOS截止晶体管10等而使用PMOS截止晶体管。在此情况下，连接PLDMOS晶体管5的漏极电极8和PMOS截止晶体管的源极电极、栅极电极、背栅极层。将 PMOS截止晶体管的漏极电极与接地线4连接。在使用多个PMOS截止晶体管的情况下，连接第一 PMOS截止晶体管的漏极电极和第二 PMOS截止晶体管的源极电极、栅极电极、背栅极层。将第二 PMOS截止晶体管的漏极电极与接地线4连接。
然而，在为PMOS截止晶体管的情况下，因骤回特性的不同从而保持电压Vh变高， 因此优选用NMOS截止晶体管来构成噪声产生防止部2。此外，如上所述，还能通过NPN双极晶体管和齐纳二极管等的组合来实现噪声产生防止部2。另外，与使用现有的高耐压二极管55的情况相比，对ESD电流的电阻变小，因此基于寄生晶体管的导通动作等的不良状况变得难以发生。关于本实施方式的ESD保护电路的制造方法，由于能在制造内部电路的同时制造 ESD保护电路，因此文章仅简单说明。使用P-型半导体基板，通过BiCMOS过程来形成N+型埋入层、N-型外延层、P+型分离层。NMOS截止晶体管10使用通常的方法在N-型外延层上形成P-型阱层，在P-型阱层上形成N+型源层、N+型漏层以及P+型接触层。此外，BiCMOS 还包含DMOS (双扩散M0S)构造。进而，形成栅极绝缘膜、多晶硅栅极电极，并隔着在半导体基板上的层间绝缘膜上形成的接触孔，形成由铝等构成的漏极电极U、源极电极13、栅极电极12。栅极电极12和源极电极13由铝等连接，形成NMOS截止晶体管10。在为多个NMOS截止晶体管10、15的情况下，将各自的源极电极13和漏极电极16通过铝等布线连接。另外，电容元件21通过使用规定的方法在N-型外延层上形成N+型层，并隔着形成于其表面的绝缘膜来形成多晶硅层，由此将N+型层作为一方的电极，将多晶硅层作为另一方的电极而形成。电阻元件20在形成于P-型半导体基板上的绝缘膜上通过多晶硅层而形成，并使用铝等布线与电容元件连接。PLDMOS晶体管5在N-型外延层上形成N-型阱层，并在该N-型阱层上形成P+型源层和N+型接触层。另外，与所述N-型阱层邻接，在N-型外延层上形成P-型阱层，并在该P-型阱层上形成P+型漏层。其后，通过由铝等构成的布线连接栅极电极7与电阻元件 20、电容元件21。另外，通过由铝等构成的布线将漏极电极8与NMOS截止晶体管10的漏极电极11连接。同时，将PLDMOS晶体管5的源极电极6、以及电阻元件20的与连接于电容元件21 的端子为相反侧的端子与电源线3连接，并将NMOS截止晶体管15的源极电极18与接地线 4连接。最后用基于氮化硅膜等的钝化膜来覆盖，由此完成包含本实施方式的ESD保护电路的半导体装置。[第二实施方式]下面，基于图3来说明本实施方式。与第一实施方式的第一不同点是将构成带RC 定时器的放电部Ia的晶体管从PLDMOS晶体管5替换成NLDMOS晶体管31，以及将构成RC 定时器的电阻元件37的开路端与NLDMOS晶体管31的源极电极34连接，将电容元件36的开路端与NLDMOS晶体管31的漏极电极32连接。第二不同点是将带RC定时器的放电部Ia的NLDMOS晶体管31的源极电极34与接地线39连接，将漏极电极32与噪声产生防止部2a的NMOS截止晶体管45的源极电极48 连接，且将噪声产生防止部2a的NMOS截止晶体管40的漏极电极41与电源线38连接。若针对第二不同点而言，通过设置成所涉及的构成，在内部电路为稳定的动作状态时，能使NLDMOS晶体管31的栅极电极33的电位可靠地成为接地电位，从而能维持 NLDMOS晶体管31的截止状态。这是由于，与第一实施方式类似，在将噪声产生防止部2a与接地线39侧连接的情况下，带RC定时器的放电部Ia的NLDMOS晶体管31的栅极电极33的电位将不能唯一地确定。当对电源线38施加了正的大的浪涌电压时，本实施方式的噪声产生防止部2a进行与第一实施方式同样的动作，形成相当于图2(B)所示的TLP电流的ESD电流的通路。与此相对，在对带RC定时器的放电部Ia施加了同样的浪涌电压后不久，与在第一实施方式中说明的情况相同，不对电容元件36施加浪涌电压而将全部的浪涌电压施加到电阻元件37。因此，带RC定时器的放电部Ia的NLDMOS晶体管31的栅极电极33的电位将上升电阻元件37的电位已上升的部分。其结果是，在与NLDMOS晶体管31的背栅极层35接触的P型半导体层的栅极绝缘膜之间的边界面部分形成N型反转层，NLDMOS晶体管31成为导通状态，形成相当于图2(A)所示的TLP电流的ESD电流的通路。S卩，相对于对电源线38施加的正的浪涌电压，与第一实施方式的情况类似，形成相对于接地线39的ESD电流的通路，从而保护内部电路不受基于大的浪涌电流的ESD的侵害。在施加了负的浪涌电压的情况下，也能通过与第一实施方式同样形成的、正向偏置的PN 结，来使ESD电流迅速流出至电源线38。此外，尽管在本实施方式中以PLDMOS晶体管5作为PMOS晶体管、且以NLDMOS晶体管31作为NMOS晶体管为例进行了说明，但即使将PLDMOS晶体管5置换成高耐压PMOS 功率晶体管、且将NLDMOS晶体管31置换成高耐压NMOS功率晶体管，也能得到同样的效果。
权利要求
1.一种半导体装置，包括静电放电保护电路，所述半导体装置的特征在于，具备RC定时器，其通过电阻元件和电容元件串联连接而构成；PMOS晶体管，其具备与所述RC定时器的所述电阻元件和所述电容元件之间的连接部连接的栅极电极、与所述电阻元件的与连接于所述电容元件的端子不同的端子连接的源极电极、以及与所述电容元件的与连接于所述电阻元件的端子不同的端子连接的漏极电极； 和NMOS截止晶体管，其具备与所述PMOS晶体管的所述漏极电极连接的漏极电极、源极电极、以及与该源极电极连接的栅极电极。
2.根据权利要求I所述的半导体装置，其特征在于，所述NMOS截止晶体管构成为多个，且各自按照第一所述NMOS截止晶体管的所述源极电极和第二 NMOS截止晶体管的漏极电极相连接的状态串联连接。
3.根据权利要求I或2所述的半导体装置，其特征在于，所述PMOS晶体管的所述源极电极与电源线连接，成为所述NMOS截止晶体管的开路端子的所述源极电极与接地线连接。
4.一种半导体装置，包括静电放电保护电路，所述半导体装置的特征在于，具备RC定时器，其通过电阻元件和电容元件串联连接而构成；PMOS晶体管，其具备与所述RC定时器的所述电阻元件和所述电容元件之间的连接部连接的栅极电极、与所述电阻元件的与连接于所述电容元件的端子不同的端子连接的源极电极、以及与所述电容元件的与连接于所述电阻元件的端子不同的端子连接的漏极电极； 和PMOS截止晶体管，其具备与所述PMOS晶体管的所述漏极电极连接的源极电极、与该源极电极连接的栅极电极、以及漏极电极。
5.根据权利要求4所述的半导体装置，其特征在于，所述PMOS截止晶体管构成为多个，且各自按照第一所述PMOS截止晶体管的所述漏极电极和第二 PMOS截止晶体管的源极电极相连接的状态串联连接。
6.根据权利要求4或5所述的半导体装置，其特征在于，所述PMOS晶体管的所述源极电极与电源线连接，成为所述PMOS截止晶体管的开路端子的所述漏极电极与接地线连接。
7.根据权利要求I 6中任一项所述的半导体装置，其特征在于，所述PMOS晶体管是PLDMOS晶体管。
8.一种半导体装置，包括静电放电保护电路，所述半导体装置的特征在于，具备RC定时器，其通过电阻元件和电容元件串联连接而构成；NMOS晶体管，其具备与所述RC定时器的所述电阻元件和所述电容元件之间的连接部连接的栅极电极、与所述电阻元件的与连接于所述电容元件的端子不同的端子连接的源极电极、以及与所述电容元件的与连接于所述电阻元件的端子不同的端子连接的漏极电极； 和NMOS截止晶体管，其具备与所述NMOS晶体管的所述漏极电极连接的源极电极、与该源极电极连接的栅极电极、以及漏极电极。
9.根据权利要求8所述的半导体装置，其特征在于，所述NMOS截止晶体管构成为多个，且各自按照第一所述NMOS截止晶体管的所述漏极电极和第二 NMOS截止晶体管的源极电极相连接的状态串联连接。
10.根据权利要求8或9所述的半导体装置，其特征在于，所述NMOS晶体管的所述源极电极与接地线连接，成为所述NMOS截止晶体管的开路端子的所述漏极电极与电源线连接。
11.一种半导体装置，包括静电放电保护电路，所述半导体装置的特征在于，具备RC定时器，其通过电阻元件和电容元件串联连接而构成；NMOS晶体管，其具备与所述RC定时器的所述电阻元件和所述电容元件之间的连接部连接的栅极电极、与所述电阻元件的与连接于所述电容元件的端子不同的端子连接的源极电极、以及与所述电容元件的与连接于所述电阻元件的端子不同的端子连接的漏极电极； 和PMOS截止晶体管，其具备与所述NMOS晶体管的所述漏极电极连接的漏极电极、源极电极、以及与该源极电极连接的栅极电极。
12.根据权利要求11所述的半导体装置，其特征在于，所述PMOS截止晶体管构成为多个，且各自按照第一所述PMOS截止晶体管的所述源极电极和第二 PMOS截止晶体管的漏极电极相连接的状态串联连接。
13.根据权利要求11或12所述的半导体装置，其特征在于，所述NMOS晶体管的所述源极电极与接地线连接，成为所述PMOS截止晶体管的开路端子的所述源极电极与电源线连接。
14.根据权利要求8 13中任一项所述的半导体装置，其特征在于，所述NMOS晶体管是NLDMOS晶体管。
全文摘要
本发明要构筑一种包括ESD保护特性优越的ESD保护电路的半导体装置。按照仅在施加了基于静电的浪涌电压时成为导通状态的方式，形成通过由电阻元件(20)和电容元件(21)形成的RC定时器、以及PLDMOS晶体管(5)而构成的带RC定时器的放电部(1)。另外，形成将NMOS截止晶体管(10)、(15)各自的源极电极(13)和漏极电极(16)彼此连接的噪声产生防止部(2)。将所述带RC定时器的放电部(1)的PLDMOS晶体管(5)的源极电极(6)与电源线(3)连接。另外，对该PLDMOS晶体管(5)的漏极电极(8)和所述NMOS截止晶体管(10)的漏极电极(11)进行连接。并将NMOS截止晶体管(15)的源极电极(18)与接地线(4)连接。
文档编号H01L27/02GK102593121SQ20121000474
公开日2012年7月18日 申请日期2012年1月9日 优先权日2011年1月14日
发明者赤井一雅 申请人:半导体元件工业有限责任公司