专利名称：垂直晶体管制造方法和垂直晶体管的制作方法
技术领域：
本发明涉及一种垂直晶体管，包括包括垂直区域叠层的衬底，所述垂直区域叠层包括通过沟道区与漏极区分离的源极区以及用栅极电介质衬里作为内衬的沟槽，所述沟槽至少部分地延伸通过所述垂直区域叠层，其中所述沟槽包括屏蔽电极和围绕所述屏蔽电极上部分的栅电极。本发明还涉及一种制造这种垂直晶体管的方法。
背景技术：
例如沟道-MOS (金属氧化物半导体)晶体管的垂直晶体管是一种允许进一步增加半导体芯片中器件密度的有前途的器件。为了改善这种垂直晶体管的特性，已经提出了一种结构，其中除了垂直栅电极之外还提供了屏蔽电极，因为已知屏蔽电极的存在可以放宽设计选择，设计选择支配了晶体管的穿通电压(BVdss)和漏极-源极导通电阻之间的折衷。在US5, 126，807中公开了这种垂直晶体管的示例，并且在图I中示出了所述示例， 图I提供了垂直MOS晶体管的截面图，所述垂直MOS晶体管包括n+型单晶硅衬底I ;漏极区3，由在衬底I上外延生长的η-型杂质半导体构成；沟道区5，由漏极区3中的P型杂质半导体构成；源极区7，由沟道区5上的η+型杂质半导体构成；沟槽23，形成为穿过区域5 和7 ;屏蔽电极11，设置在沟道23中以在源极区7上延伸，其中具有插入到沟槽23的壁和屏蔽电极11之间的相对较厚的第一栅极绝缘膜9 ;以及主栅电极17，形成于近似在屏蔽电极11的上半部分和沟槽23的壁之间的屏蔽电极11上，其中在屏蔽电极11和栅电极17之间插入了电容性绝缘膜13，并且在栅电极17和沟道区5以及源极区7之间插入了相对较薄的第二栅极绝缘膜15。第一栅极绝缘膜9的顶部与漏极区3处于相同的水平面，并且与第一栅电极11的底部向上相距距离X。源极区7与源电极19相连，并且栅电极17与栅极控制电极21相连。当向栅电极17施加正控制电压时，源电极19通过沟道与衬底I电连接。这种晶体管的另一个重要性能参数是栅极漏极耦合电荷(Qgd)。这种电荷的存在限制了晶体管的开关速度，因此重要的是在设计垂直晶体管时使Qgd最小化。为此原因，重要的是将屏蔽电极与栅电极电绝缘。尤其是当将屏蔽电极实现为掺杂多晶硅电极时出现的问题在于众人皆知高完整性电介质层的生长、以及具体地这种材料上的氧化物层的生长是困难的，因为在(掺杂)多晶硅表面上生长的氧化物层具有比在单晶硅表面上生长的氧化物层更低的击穿电场。US5, 126，807的垂直晶体管具有这样的缺点与电容性绝缘膜13同时地生长将栅电极17与沟道区5相分离的栅极氧化物15，使得难以优化击穿性质，即单独地对栅极氧化物15和电容绝缘膜13的厚度进行优化，因为在单晶硅表面上生长栅极氧化物15，而在多晶硅表面上生长栅极氧化物15。此外，为了促进栅电极17的形成，如US5，126,807的图7Ε所示，从沟槽23的顶部部分去除了栅极氧化物9。这产生了附加的问题在沟槽23的顶部部分中形成栅极氧化物 15时,在栅极氧化物15和栅极氧化物9之间的界面处形成了疵点(weak spot),这可能会引起垂直晶体管的击穿性质的退化。
发明内容
本发明试图提供一种具有改进的击穿性质的垂直晶体管的制造方法。本发明还试图提供一种具有改进的击穿性质的垂直晶体管。根据本发明的一个方面，提出了一种制造垂直晶体管的方法，包括提供包括垂直区域叠层的衬底，所述垂直区域叠层包括通过沟道区与漏极区分离的源极区；在所述衬底中形成沟槽，所述沟槽至少部分地延伸到所述垂直区域叠层中；将叠层内衬于所述沟槽，所述叠层包括栅极电介质、刻蚀保护层和另一绝缘层；用屏蔽电极材料填充沟槽的其余部分； 通过在所述沟槽中将所述另一绝缘层去除到第一深度来暴露出屏蔽电极材料的顶部部分； 在暴露出的屏蔽电极材料上形成电极间电介质；在所述沟槽中去除刻蚀保护层至第一深度；以及在电极间电介质和栅极电介质的暴露部分之间的所述沟槽中形成栅电极。本发明是基于这样的认识通过刻蚀保护层对诸如栅极氧化物衬里之类的栅极电介质进行保护，可以与栅极电介质无关地形成将屏蔽电极与栅电极电绝缘的电极间电介质，使得可以独立地优化电极间电介质和栅极电介质的性质，例如相应的厚度，使得改进了垂直晶体管的击穿性质。此外，由于不必从沟槽的顶部部分临时地去除栅极电介质以促进电极间电介质和栅电极的形成的事实，可以避免在栅极电介质中形成疵点。在实施例中，刻蚀保护层是氮化物层。因为氮化物对于大多数氧化物刻蚀配方是惰性的，诸如氮化硅(例如Si3N4)之类的氮化物层特别适用于保护栅极氧化物免于刻蚀。 优选地，通过低压化学气相沉积步骤来形成氮化物层，因为LPCVD改善了氮化物层的质量， 并且比其他氮化物沉积方法更适合后续的高温处理。在优选实施例中，用屏蔽电极材料填充沟槽的其余部分的步骤包括用多晶硅材料填充所述其余部分，因为当屏蔽电极是多晶硅电极而衬底是单晶硅衬底时，能够独立地优化电极间电介质形成的益处是非常显著的。如果屏蔽电极材料是多晶硅，优选地是形成栅电极的步骤包括在电极间电介质和栅极电介质的暴露部分之间沉积多晶硅材料，因为这简化了制造工艺。在另一实施例中，所述方法还包括在将所述沟槽中的中间电介质层去除到第一深度之后，使栅极电介质增厚。这进一步减小了在将栅电极与沟道区分离的栅极电介质中存在任何疵点的风险。根据本发明的另一个方面，提出了一种垂直晶体管，包括包括垂直区域叠层的衬底，所述垂直区域叠层包括通过沟道区与漏极区分离的源极区以及将栅极电介质内衬于 (lining)的沟槽，所述沟槽至少部分地延伸通过所述垂直区域叠层，其中所述沟槽包括屏蔽电极和围绕所述屏蔽电极上部分的栅电极，并且所述沟槽通过覆盖所述部分的电极间电介质与上部分横向分离，并且其中通过另一绝缘层以及栅极电介质和另一绝缘层之间的刻蚀保护层将屏蔽电极的其余部分与栅极电介质衬里(liner)横向分离。因为已经避免了栅极电介质中的疵点，并且优化了电极间电介质的厚度，而与将栅电极与衬底相分离的栅极电介质的厚度无关，这种垂直晶体管具有与现有技术的垂直晶体管相比改善的电介质击穿性质。优选地，刻蚀保护层是氮化物层，并且栅极电介质是栅极氧化物。
另外优选地是，由于上述原因，至少所述屏蔽电极包括多晶硅。所述垂直晶体管可以有利地集成到诸如集成电路之类的半导体器件中。
参考附图，作为非限制性示例详细地描述本发明的实施例，其中图I示意性地描述了现有技术的垂直MOS晶体管；图2-10示意性地描述了本发明方法实施例的不同步骤；以及图11是包括根据本发明方法实施例制造的垂直晶体管的扫描电镜(SEM)图像。
具体实施例方式应该理解的是附图只是示意性的并且没有按比例绘制。还应该理解的是贯穿附图将相同的参考数字用于表示相同或类似的部件。图2-10示意性地描述了本发明方法的示例实施例的主要步骤，用于制造垂直MOS 晶体管，也称作沟槽MOS晶体管。应该理解的是在不脱离本发明范围的情况下，本领域普通技术人员可以考虑以下步骤的替代实现。在图2中，提供了衬底100，所述衬底100包括漏极区102、沟道区104和源极区 106。优选地，衬底100是单晶硅衬底，尽管也可以考虑其他合适的衬底类型。可以按照任意合适的方式实现漏极区102、沟道区104和源极区106的垂直叠层。因为许多种技术可用于本领域普通技术人员来实现这种垂直叠层，为了简明起见将不在详细讨论这些技术。替代地，区域102可以是源极区，而区域106可以是漏极区。区域102、104和106可以包括任意合适类型的杂质。例如，漏极区102和源极区 106可以包括η型杂质，而沟道区104可以包括P型杂质，在这种情况下衬底100可以是η 型硅衬底。替代地，漏极区102和源极区106可以包括P型杂质，而沟道区104可以包括η 型杂质，在这种情况下衬底100可以是P型衬底或者包括P阱的η型硅衬底，在所述P阱中形成垂直晶体管。衬底材料和源极区、漏极区和沟道区的垂直叠层的其他可能实现对于本领域普通技术人员是显而易见的。在衬底100中形成延伸到漏极区中的垂直沟槽110，使得沟槽110延伸超过源极区106和沟道区104。这种沟槽110的形成本质上是已知的。例如，可以在衬底100上沉积硬掩模，随后对所述硬掩模构图以暴露出沟槽110的区域，随后施加刻蚀步骤以形成沟槽110，接着去除硬掩模。将栅极电介质衬里112内衬于沟槽110，优选地所述栅极电介质衬里是栅极氧化物。此外，这种栅极电介质衬里112的生长在垂直晶体管制造时是常规作法，并且可以按照任意合适的方式实现。这里需要注意的是对于图2所示工艺的变化对于本领域普通技术人员也是显而易见的。例如，在形成杂质区102、104和106的至少一些之前形成沟槽110是同样可行的。 例如，可以在形成(并且填充)沟槽110之后在衬底100中形成沟道或本体区104和源极区106。因为这些杂质区的形成不会影响本发明的概念，可以按照任意合适的方式实现这些杂质区。如图3所示，随后用刻蚀保护层114覆盖栅极电介质112，所述刻蚀保护层保护栅极电介质衬里112不会被刻蚀配方去除。刻蚀保护层本质上是已知的，使得本领域普通技术人员可以基于栅极电介质衬里112材料的选择来选择用于刻蚀保护层114的合适材料。 在栅极电介质衬里112是栅极氧化物衬里的情况下，例如SiO2或TEOS (四乙基原硅酸盐)， 用于刻蚀保护层114的合适材料是氮化硅(Si3N4)或另一种基于氮化物的层。这种氮化物层可以通过LPCVD沉积步骤来形成。刻蚀保护层114的厚度应该足以有效地保护下面的栅极电介质12在后续刻蚀步骤期间不会损坏。替代地，可以将高k电介质层用作刻蚀停止层， 这允许在较薄的栅极电介质112中产生等效的电场来实现另外的间距缩短。另外，高k绝缘体材料可以改善器件的应力和热学标准。接下来如图4所示，将另一绝缘层116沉积为这样的厚度，所述厚度足以与栅极电介质112和刻蚀保护层114相结合将屏蔽电极与衬底100电绝缘。为此原因，优选地是刻蚀保护层也是诸如氮化物层之类的电绝缘层。可以选择任意合适的材料用于另一绝缘层116， 例如诸如SiO2或TEOS之类的氧化物。随后用合适的屏蔽电极材料118填充沟槽110的其余部分，例如多晶硅或非晶硅，可以(随后)沉积屏蔽电极材料118以调谐屏蔽电极的电学性质。这如图5所示。在沉积合适的屏蔽电极材料118之后，对所得到的结构平面化以从衬底110的上表面去除另一绝缘层116和屏蔽电极材料118的过多材料，如图6所示。可以按照任意合适的方式实现所述平面化，例如通过刻蚀或者通过抛光，例如化学机械抛光。可以将刻蚀保护层114用作针对这种刻蚀步骤的刻蚀停止层或者用作针对抛光步骤的停止层，在这种情况下优选地是刻蚀保护层114是氮化物层，因为本质上已知的是诸如CMP之类的抛光工艺可以精确地终止于氮化物层上。接下来如图7所示，例如通过刻蚀从沟槽110部分地去除另一绝缘层116，以形成围绕屏蔽电极118’的顶部部分的凹槽120。当所述凹槽120用于容纳晶体管的栅电极时， 所述凹槽120具有延伸超过垂直晶体管的沟槽区104的深度。在另一绝缘层116是诸如 SiO2或TEOS之类的氧化物层的情况下，可以将合适的氧化物刻蚀配方用于这一目的。因为这些刻蚀配方本质上是已知的，为了简明起见将不再进一步讨论这种刻蚀配方。应该指出的是在通过刻蚀形成凹槽120期间，通过刻蚀保护层114保护栅极电介质112免于受到刻蚀配方的损坏，从而消除了在随后的阶段重新形成栅极电介质112的需求，使得不会发生原始生长的栅极电介质112和重新形成的栅极电介质112之间界面处的缺陷，因为不存在这种界面。随后在屏蔽电极118’的暴露部分上生长电极间电介质122，例如氧化物衬里。由于这种衬里与栅极电介质衬里112无关地生长的事实，即这种衬里也不必对沟槽110的一部分外壁进行氧化以在所述外壁上形成栅极电介质，可以对电极间电介质衬里122的生长条件进行优化，而不必考虑对于由栅极电介质衬里112的性质(例如厚度)产生的对于垂直晶体管性能的影响。这对于图I所示的现有技术器件是一种重要的改进，其中屏蔽电极盖层氧化物具有在如前所述的沟槽上部分中形成栅极氧化物的双重目的。这尤其与以下情况相关如果在屏蔽电极118’的表面上电极间电介质122的生长条件实质上不同于在沟槽 110的外壁上的电极间电介质122的生长条件(即在衬底100上)，例如这可以是当在多晶硅屏蔽电极118’上生长氧化物时的情况下，其中衬底100是单晶硅衬底。如图9所示，所述方法继续进行，从所得到的结构去除刻蚀保护层114的暴露部分，例如在刻蚀保护层114是氮化物层的情况下通过氮化物剥离。氮化物剥离配方本质上是已知的，因此为了简明起见不再详细讨论。这里，如果需要可以增厚在凹槽120中暴露的栅极电介质112，例如对由刻蚀保护层114的去除引起的损伤进行修补或者对垂直晶体管的性质进行调谐。这种增厚步骤完全是可选的，并且在不脱离本发明范围的情况下可以省略。如图10所示，通过在凹槽120中沉积栅电极材料124(例如多晶硅或非晶硅材料)、随后对所得到的结构平面化来完成垂直晶体管的栅极结构。为了简明起见，没有明确地示出平面化步骤。随后可以使用传统的工步骤来完成所述垂直晶体管，例如触点形成步骤、后端金属化步骤、器件封装步骤等等。这种屏蔽电极118’可以是浮置电极或者可以连接到源电极(未示出)上。图11示出了器件截面图的SEM图像，包括根据本发明实施例制造的多个沟槽MOS 晶体管。所述垂直晶体管包括多晶硅屏蔽电极118’，其中通过沉积层116、氮化物层114和栅极电介质衬里将底部部分与单晶硅衬底分离。多晶硅栅电极124通过电极间氧化物层 122与屏蔽电极112电绝缘、并且通过栅极电介质衬里112与衬底电绝缘。应该注意的是上述实施例说明而不是限制本发明，并且本领域普通技术人员在不脱离所附权利要求范围的情况下能够设计许多替代实施例。在权利要求中，放置在圆括号中的任何参考符号不应该解释为限制权利要求。词语“包括”不排除除了权利要求中所列举的元素或步骤的存在。元素前的词语“一个”不排除存在多个这种元素。本发明可以通过包括几个明确元件的硬件来实现。在枚举了几种装置的设备权利要求中，可以通过一个相同条目的硬件来实现这些装置中的几个。唯一的事实在于在相互不同的从属权利要求中使用的特定措施并不表示不能有利地使用这些措施的组合。
权利要求
1.一种制造垂直晶体管的方法，所述垂直晶体管包括具有垂直区域叠层的衬底(100)，所述垂直区域叠层包括通过沟道区(104)与漏极区(102)分离的源极区(106)，所述方法包括在所述衬底中形成沟槽(110)，所述沟槽至少部分地延伸到所述垂直区域叠层中；将叠层内衬于所述沟槽，所述叠层包括栅极电介质(112)、刻蚀保护层(114)和另一绝缘层(116)；用屏蔽电极材料(118)填充沟槽的其余部分；通过在所述沟槽中将所述另一绝缘层(116)去除到第一深度来暴露出屏蔽电极材料的顶部部分；在暴露出的屏蔽电极材料上形成电极间电介质(122)；从所述沟槽去除刻蚀保护层(114)至第一深度；以及在电极间电介质(122)和栅极电介质(112)的暴露部分之间的所述沟槽中形成栅电极(124)。
2.根据权利要求I所述的方法，其中在形成所述沟槽之后形成所述垂直区域叠层。
3.根据权利要求I或2所述的方法，其中所述刻蚀保护层(114)是氮化物层。
4.根据权利要求3所述的方法，其中通过低压化学气相沉积步骤来执行用氮化物层 (114)内衬于栅极电介质(112)的步骤。
5.根据权利要求1-4中任一项所述的方法，其中用屏蔽电极材料(118)填充沟槽(11) 的其余部分的步骤包括用多晶硅材料填充所述其余部分。
6.根据权利要求1-5中任一项所述的方法，其中形成栅电极(124)的步骤包括在电极间电介质(122)和栅极电介质(112)的暴露部分之间沉积多晶娃材料。
7.根据权利要求1-6中任一项所述的方法，其中所述栅极电介质(112)是栅极氧化物衬里。
8.根据权利要求1-7中任一项所述的方法，还包括在从所述沟槽中将刻蚀保护层(114)去除到第一深度之后，使栅极电介质(112)增厚。
9.根据权利要求1-8中任一项所述的方法，其中在暴露出的屏蔽电极材料上形成电极间电介质(122)的步骤包括在所述顶部部分上生长氧化物层。
10.一种垂直晶体管，包括包括垂直区域叠层的衬底(100)，所述垂直区域叠层包括通过沟道区(104)与漏极区(106)分离的源极区(102)以及用栅极电介质(112)作为内衬的沟槽，所述沟槽至少部分地延伸通过所述垂直区域叠层，其中所述沟槽包括屏蔽电极(118’ )和围绕所述屏蔽电极的上部分的栅电极(124)，并且所述栅电极(124)通过覆盖所述部分的电极间电介质(122) 与所述上部分横向分离，并且通过另一绝缘层(116)以及栅极电介质和所述另一绝缘层之间的刻蚀保护层(114)将屏蔽电极的其余部分与栅极电介质横向分离。
11.根据权利要求10所述的垂直晶体管，其中所述刻蚀保护层(114)是氮化物层。
12.根据权利要求10或11所述的垂直晶体管，其中所述栅极电介质(112)是栅极氧化物。
13.根据权利要求10-12中任一项所述的垂直晶体管，其中所述另一绝缘层(116)是氧化物层。
14.根据权利要求10-13中任一项所述的垂直晶体管，其中所述屏蔽电极(118’)和所述栅电极(124)的至少一个包括多晶硅。
15.一种半导体器件，包括根据权利要求10-14中任一项所述的垂直晶体管。
全文摘要
本发明公开了一种制造垂直晶体管的方法。所述方法包括提供包括垂直区域叠层的衬底(100)，所述垂直区域叠层包括通过沟道区(104)与漏极区(102)分离的源极区(106)；在所述衬底中形成沟槽(110)，所述沟槽至少部分地延伸到所述垂直区域叠层中；将所述叠层内衬于所述沟槽，所述叠层包括栅极电介质衬里(112)、刻蚀保护层(114)和另一绝缘层(116)；用屏蔽电极材料(118)填充沟槽的其余部分；通过在所述沟槽中将所述另一绝缘层(116)去除到第一深度来暴露出屏蔽电极材料的顶部部分；在暴露出的屏蔽电极材料上形成电极间电介质(122)；从所述沟槽去除刻蚀保护层(114)至第一深度；以及在电极间电介质衬里(122)和栅极电介质衬里(112)的暴露部分之间的所述沟槽中形成栅电极(124)。还公开了一种根据这种方法制造的垂直晶体管。
文档编号H01L29/40GK102593002SQ20121000462
公开日2012年7月18日 申请日期2012年1月4日 优先权日2011年1月4日
发明者克里斯·罗杰斯, 尼克·克肖, 戴维·威廉·卡尔顿, 金明豪 申请人:Nxp股份有限公司