半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，尤其涉及一种适用于制造具有对接部间隔较窄的栅极电极的半导体元件的有效技木。
背景技术：
随着半导体器件的细微化的推进，例如在缩小栅极对接方向(栅极宽度方向，即与构成SRAM [Static Random Access Memory :静态随机存取存储器)的栅极的延伸方向平行的方向])的设计时，具有通过两次曝光及两次蚀刻对构成SRAM的栅极电极进行图案化的方法。该方法是为了实现半导体器件的细微化而追加了切断栅极端部的掩膜来进行加エ的技术，被用于具有沿单向间断地排列有多个且沿该方向延伸的栅极电极的MIS(MetalInsulator Semiconductor :金属绝缘体半导体)型 FET (Field Effect Transistor :场效应晶体管)等。本专利申请书中，将前述为了加工栅极电极间的对接部而追加掩膜进行图案化的技术称作端切(end cut)。通过使用端切，在使多个栅极图形沿着延伸方向排列成一列时，能够高精度地縮小各栅极电极间的对接部的间隔来形成栅极电扱。在专利文献I (日本特开2009-252825号公报)中记载了在形成于较窄的栅极电极间的层间绝缘膜内防止产生空洞(void)，从而防止出现夹着所述栅极电极间的区域而配置的导电材料因空洞而被导通的现象。其中记载了降低相邻的栅极电极间的部分区域的纵横比的方法。另外，专利文献I中记载的技术并非关于栅极电极的端部间彼此相对而靠近的对接部。专利文献I :日本特开2009-252825号公报

发明内容
在具有使用端切而形成的栅极电极的半导体器件中，在栅极电极的栅极长度方向上相邻的栅极电极之间，栅极电极间的间隔比上述对接部的栅极电极间的间隔宽，因此在栅极电极间形成的层间绝缘膜的埋入性不存在问题。但是，在实现了细微化的半导体器件，例如32nm节点以下的半导体器件中，在栅极电极的延伸方向上，相邻的栅极电极之间(对接部)的层间绝缘膜的埋入性有可能存在问题。如果在32nm节点或28nm节点等半导体器件的制造エ序中进行端切，则在栅极电极的延伸方向上相邻的栅极电极之间(对接部)的距离将达到30 50nm左右。在这种具有较窄间隔的多个栅极电极上形成层间绝缘膜时，由于在对接部处栅极图形间的距离较窄，因此埋入性变差，从而有可能在层间绝缘膜内形成空洞(空隙)。随后，如果以包夹形成有空洞的对接部的方式在层间绝缘膜上形成接触孔，并在各接触孔内埋入W(钨)等导电材料以形成接触插塞，则导电材料也会填充到所述空洞内，导致两个接触插塞经由所述空洞内的导电材料引起短路(short)，从而导致成品率恶化、或造成半导体器件的可靠性下降的问题。本发明的目的在于提高制造エ序中的成品率，或者提高半导体器件的可靠性。、
本发明的目的特别是在于防止接触插塞间因栅极电极间的空洞出现短路的现象。本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及


中写明。下面简要说明关于本专利申请书中所公开的实施方式中具有代表性的实施方式的概要。本发明优选的ー实施方式的半导体器件为具有多个栅极电极，所述多个栅极电极在沿着半导体衬底主表面的第I方向上延伸，并沿所述第I方向排列而形成在所述半导体衬底上；第I绝缘膜，所述第I绝缘膜形成于所述第I方向上相邻的所述多个栅极电极之间；第2绝缘膜，所述第2绝缘膜在与所述第I方向正交的第2方向上的所述多个栅极电极的侧面，且形成在从所述栅极电极露出的所述半导体衬底的上表面；以及多个接触插塞，所述多个接触插塞配置在所述第I绝缘膜的两侧，且连接到所述半导体衬底上，并且，所述第 I绝缘膜及所述第2绝缘膜构成第3绝缘膜，所述第3绝缘膜以覆盖所述半导体衬底及所述多个栅极电极的方式形成，所述第I绝缘膜上表面的最低位置比所述第2绝缘膜上表面的最低位置尚。而且，本发明优选的实施方式中半导体器件的制造方法包括以下エ序エ序(a)，即在半导体衬底上，隔着栅极绝缘膜形成多个栅极电极的エ序，所述多个栅极电极在沿着所述半导体衬底主表面的第I方向上延伸，且沿所述第I方向排列；エ序(b)，即在所述多个栅极电极两侧的半导体衬底的主表面上形成源扱/漏极区域的エ序；エ序(C)，即在所述多个栅极电极的侧壁上形成侧墙的エ序；エ序(d)，即在所述エ序(b)及所述エ序(c)之后，在所述半导体衬底上，以覆盖所述多个栅极电极、所述源极/漏极区域及所述侧墙的方式从所述半导体衬底侧依次形成第2绝缘膜及第3绝缘膜的エ序；以及エ序(e)，即在所述第I方向上相邻的所述多个栅极电极之间的区域的两侧，形成贯通所述第2绝缘膜及所述第3绝缘膜的多个贯通孔之后，在所述多个贯通孔各自的内侧形成连接于所述源极/漏极区域的接触插塞的エ序；并且，所述第I方向上相邻的所述多个栅极电极之间的所述第2绝缘膜上表面的最低位置，比在与所述第I方向正交的第2方向上、形成于从所述多个栅极电极及所述侧墙露出的所述半导体衬底的上表面上的所述第2绝缘膜上表面的最低位置高。下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所获得的效果。本发明可提高半导体器件制造エ序的成品率，还可以提高半导体器件的可靠性。本发明可接触插塞间因栅极电极间的空洞而出现短路的现象。

图I所示的是本发明的实施方式I中半导体器件的平面布局图。图2所示的是沿着图I的A-A线剖开的剖面图。图3所示的是沿着图I的B-B线剖开的剖面图。图4所示的是沿着图I的C-C线剖开的剖面图。图5(a)所示的是实施方式I的SRAM的等效电路图。图5(b)所示的是实施方式I中半导体器件的剖面图。图6(a)所示的是用于说明实施方式I中半导体器件制造エ序的剖面图。图6(b)所示的是用于说明实施方式I中半导体器件制造エ序的剖面图。图7(a)所示的是接着图6(a)的半导体器件制造エ序的剖面图。图7 (b)所示的是接着图6(b)的半导体器件制造エ序的剖面图。图8所示的是接着图7(a)及图7(b)的半导体器件制造エ序的平面布局图。图9(a)所示的是接着图7(a)的半导体器件制造エ序的剖面图。图9 (b)所示的是接着图7(b)的半导体器件制造エ序的剖面图。
图10所示的是接着图9(a)及图9(b)的半导体器件制造エ序的平面布局图。图11(a)所示的是接着图9(a)的半导体器件制造エ序的剖面图。图11(b)所示的是接着图9(b)的半导体器件制造エ序的剖面图。图12(a)所示的是接着图11(a)的半导体器件制造エ序的剖面图。图12(b)所示的是接着图11(b)的半导体器件制造エ序的剖面图。图13(a)所示的是接着图12(a)的半导体器件制造エ序的剖面图。图13(b)所示的是接着图12(b)的半导体器件制造エ序的剖面图。图14(a)所示的是接着图13(a)的半导体器件制造エ序的剖面图。图14(b)所示的是接着图13(b)的半导体器件制造エ序的剖面图。图15(a)所示的是接着图14(a)的半导体器件制造エ序的剖面图。图15(b)所示的是接着图14(b)的半导体器件制造エ序的剖面图。图16(a)所示的是接着图15(a)的半导体器件制造エ序的剖面图。图16(b)所示的是接着图15(b)的半导体器件制造エ序的剖面图。图17(a)所示的是接着图16(a)的半导体器件制造エ序的剖面图。图17(b)所示的是接着图16(b)的半导体器件制造エ序的剖面图。图18(a)所示的是实施方式I中第I变形例的剖面图。图18(b)所示的是实施方式I中第I变形例的剖面图。图19所示的是实施方式I中第2变形例的剖面图。图20所示的是实施方式I中第3变形例的剖面图。图21所示的是实施方式I中第3变形例的剖面图。图22所示的是本发明的实施方式2中半导体器件的剖面图。图23所示的是本发明的实施方式2中半导体器件的剖面图。图24所示的是比较例的半导体器件的平面布局图。图25所示的是比较例的半导体器件的剖面图。符号说明I 半导体衬底2 元件隔离区域2a 槽3 栅极绝缘膜4 氧化硅膜4a 偏移隔离层5 氮化娃膜6 衬垫绝缘膜
6a衬垫 绝缘膜7层间绝缘膜7a接触孔8阻挡绝缘膜9层间绝缘膜9a布线槽BLl位线BL2位线D15漏极区域D26漏极区域D3漏极区域D4漏极区域El第I节点E2第2节点Gl G6栅极电极GL, GM, GN 栅极电极Ml金属布线MG金属栅极层MGa金属层NS硅化物层NWη 型阱Pl接触插塞Ρ2接触插塞PEP-型半导体区域PG多晶硅层PGa多晶硅层PL接触插塞PS扩散层PffP 型阱Ql Q6MISFETSI S6源极区域SD源扱/漏极区域SP空隙Sff侧墙Vdd电源电位线Vss设置电位线WL字线
具体实施方式
以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。(实施方式I)參照图I 图5(a)来说明本实施方式的半导体器件。图I所示的是具有由形成在半导体衬底上的多个MISFET构成的SRAM的半导体器件的平面布局图。图2所示的是具有构成在半导体衬底I上形成的MISFET的栅极电极的剖面图，显示图I的A-A线上的栅极电极之间的对接部(栅极端相对部)的剖面。图3所示的是沿着图I的B-B线剖开的剖面图，显示栅极电极间的对接部与形成在栅极电极上的接触插塞。图4所示的是沿着图I的C-C线剖开的剖面图，显示构成图I所示的SRAM的MISFET的栅极电极、源极/漏极区域及形成在这些区域上部的接触插塞的剖面。图I的A-A线及B-B线是沿着栅极电极的延伸方向即栅极宽度方向的线，C-C线是与A-A线及B-B线正交且沿着栅极电极的栅极长度方向的线。图5 (a)所不的是图I所不的SRAM的等效电路图。SRAM使用触发器(flip flop)等顺序电路来存储数据，是ー种一旦无电カ供给存储内容便会消失的易失性存储器。SRAM与DRAM (Dynamic Random Access Memory :动态随机存取存储器)不同，由于在存储部中使用了触发器电路，因此不需要更新操作，是ー种能够减小存储保持状态下的电カ消耗的存储电路。作为存储单元的结构，SRAM可分为由四个晶体管和两个高电阻元件构成的高电阻负载型器件与由六个晶体管构成的CMOS (Complementary MOS :互补金属氧化物半导体)型器件。本实施方式中以CMOS型SRAM为例进行说明，CMOS型SRAM由于在保持数据时漏电流非常小且可靠性高而成为当前的主流器件。在图I中，为了使图面简单易懂，示出了由形成在半导体衬底上表面的源扱/漏极区域及形成在半导体衬底上的栅极电极构成的多个MISFET、形成在各源扱/漏极区域上及栅极电极上的接触插塞、以及形成在半导体衬底上表面的元件隔离区域，但不示出其他布线或层间绝缘膜等。图I中的虚线围成的区域包括构成ー个SRAM的六个MISFETQ1 Q6，在半导体衬底上形成有多个SRAM，所述SRAM将由前述虚线包围的结构作为ー个单元。构成MISFETQ1 Q6的栅极电极均沿着半导体衬底主表面的第I方向延伸。构成MISFETQ1及MISFETQ3的栅极电极Gl与构成MISFETQ6的栅极电极G3沿第I方向排列形成，构成MISFETQ2及MISFETQ4的栅极电极G2与构成MI SFETQ5的栅极电极G4沿第I方向排列形成。即，在栅极电极Gl延伸的延长线上形成栅极电极G3，在栅极电极G2延伸的延长线上形成栅极电极G4。栅极电极Gl及G 3的相対的端部彼此靠近，在本专利申请书中，如上所述，将沿同一方向延伸排列且相邻的栅极电极间相対的端部之间的区域(栅极端相对部)称作栅极电极的对接部。同样地，栅极电极G2及G4的相対的端部彼此靠近，在栅极电极G2及G4之间也具有对接部。本实施方式中第I方向上各栅极电极之间的对接部的间隔例如为40nm。栅极电极Gl G4是形成在同层上的电极，栅极电极G2及栅极电极G4沿着与栅极电极Gl的延伸方向正交且沿着半导体衬底主表面的方向即第2方向排列配置。而且，栅极电极G3与栅极电极G2在第2方向上相邻形成。另外，第I方向为栅极电极Gl G4的栅极宽度方向，第2方向为栅极电极Gl G4的栅极长度方向。在栅极电极Gl的第2方向、的侧面具有栅极电极G2、G4的对接部，在栅极电极G2的第2方向的侧面具有栅极电极G1、G3的对接部。另外，以包夹栅极电极G2的方式，在栅极电极G4的相反侧形成栅极电极G5。栅极电极G5在与栅极电极G2之间具有对接部，构成其他SRAM中所含的MISFET。而且，在栅极电极Gl的第2方向的侧面且无栅极电极G2、G4的方位形成栅极电极G6，栅极电极G6构成其他SRAM中所含的MISFET。MISFETQI、MISFETQ3 具有栅极电极 Gl，MISFETQ2、MISFETQ4 具有栅极电极 G2，MISFETQ5具有栅极电极G4，MISFETQ6具有栅极电极G 3。在栅极电极Gl与栅极电极G2之间区域的半导体衬底的主表面上形成有P型半导体区域即源极区域S3，并且，在源极区域S3相反侧的半导体衬底的主表面上，以夹着栅极电极Gl 的方式形成P型半导体区域即漏极区域D3，由源极区域S3、漏极区域D3及栅极电极Gl构成MISFETQ3。而且，在栅极电极Gl与栅极电极G2之间区域的半导体衬底的主表面上形成有P型半导体区域即源极区域S4，并且，在源极区域S4相反侧的半导体衬底的主表面上，以夹着栅极电极G2的方式形成P型半导体区域即漏极区域D4，并由源极区域S4、漏极区域D4及栅极电极G2构成MISFETQ4。即，MISFETQ3、MISFETQ4为p沟道型场效应晶体管。在栅极电极Gl与栅极电极G4之间区域的半导体衬底的主表面上形成有η型半导体区域即漏极区域D15，并且，在漏极区域D15相反侧的半导体衬底的主表面上，以夹着栅极电极Gl的方式形成η型半导体区域即源极区域SI，由漏极区域D15、源极区域SI及栅极电极Gl构成MISFETQ1。并且，在漏极区域D15相反侧的半导体衬底的主表面上，以夹着栅极电极G4的方式形成η型半导体区域即源极区域S5，漏极区域D15、源极区域S5及栅极电极 G4 构成 MISFETQ5。同样地，在栅极电极G2与栅极电极G3之间区域的半导体衬底的主表面上形成有η型半导体区域即漏极区域D26，并且，在漏极区域D26相反侧的半导体衬底的主表面上，以夹着栅极电极G2的方式形成η型半导体区域即源极区域S2，由漏极区域D26、源极区域S2及栅极电极G2构成MISFETQ2。此外，在漏极区域D26相反侧的半导体衬底的主表面上，以夹着栅极电极G3的方式形成η型半导体区域即源极区域S6，由漏极区域D26、源极区域S6及栅极电极G3构成MISFETQ6。即，MISFETQ1、MISFETQ2、MISFETQ5及 MISFETQ6 为 η 沟道型场效应晶体管。而且，MISFETQ1及MISFETQ5共用漏极区域D15，MISFETQ2及MISFETQ6共用漏极区域D26。在第I方向上，源极区域S3配置在源极区域S4与漏极区域D15之间。在栅极电极G2与栅极电极G4的对接部附近的栅极电极G2的端部的上部及源极区域S3上，连续形成有相对于半导体衬底的主表面而垂直地延伸的柱状的接触插塞Ρ2，接触插塞Ρ2分别电连接于栅极电极G2及源极区域S3，因此栅极电极G2及源极区域S3电连接(请參照图4)。同样地，在靠近栅极电极G3的栅极电极Gl的端部的上部及源极区域S4上连续形成有接触插塞Pl，栅极电极Gl及源极区域S4通过接触插塞Pl电连接。而且，在源极区域S1、S2、S5、S6、漏极区域D15、D3、D26、D4、栅极电极G 3及G4各
自的上部分别形成有接触插塞PL。源极区域SI上及源极区域S2上的接触插塞PL通过上层的布线(图中未示出)电连接，对源极区域SI及源极区域S2供应同一电位。漏极区域D15上的接触插塞PL与接触插塞P2通过上层的布线(图中未示出)电连接，同样地，漏极区域D26上的接触插塞PL与接触插塞Pl通过上层的布线(图中未示出)电连接。图I所示的栅极电极Gl G4的图形并非是通过一次曝光及一次蚀刻对形成在半导体衬底上的膜进行加工而形成，而是通过至少两次曝光及两次蚀刻而形成。这是为了高精度地对栅极电极的对接部进行细微加工而使用的加工方法，通过两次图案化来加工栅极电极，即沿着栅极电极的第I方向形成侧壁的图案化与沿着第2方向形成侧壁的图案化，从而能够进ー步縮小第I方向的栅极电极间的对接部的间隔。本实施方式中，如前所述形成栅极电极时进行多次图案化。本专利申请书中，将所述多次图案化中的加工形成栅极电极的对接部时的图案化工序称作端切。例如，本实施方式中，在形成栅极电极Gl G4时，首先，为了形成第I方向的栅极电极间的对接部，在对沿着各栅极电极的第2方向形成的侧壁进行图案化(端切)之后，再对沿着各栅极电极的第I方向形成的侧壁进行图案化，从而使沿第2方向排列的栅极电极之间的半导体衬底的主表面露出。但是，进行端切时的图案化的顺序并不限于此，也可以与上述相反，如在对沿着栅极电极的第I方向形成的侧壁进行图案化之后，再对沿着各栅极电极的第2方向形成的侧壁进行图案化(端切)。 接下来，使用图5(a)来说明上述SRAM的结构。如图5(a)的等效电路图所示，本实施方式中SRAM具有六个MISFETQI MISFETQ6，MISFETQ5、MISFETQ6的源极(图I所示的源极区域S5、S6)分别连接于位线BLl及BL2，MISFETQ5、MISFETQ6的栅极电极(图I所示的栅极电极G3、G4)连接于字线WL。MISFETQ5的漏极(图I所示的漏极区域D15)经由第I节点El连接于MISFETQ1的漏极(图I所示的漏极区域D15)、MISFETQ3的源极(图I所示的源极区域S3)、MISFETQ2及MISFETQ4的栅极(图I所示的栅极电极G2)。同样地，MISFETQ6的漏极(图I所示的漏极区域D26)经由第2节点E2连接于MISFETQ2的漏极(图I所示的漏极区域D26)、MISFETQ4的源极(图I所示的源极区域S4)、MISFETQ1及MISFETQ3的栅极(图I所示的栅极电极Gl)。MISFETQ3、MISFETQ4的漏极(图I所示的漏极区域D3、D4)均连接于电源电位线Vdd，MISFETQ1、MISFETQ2的源极(图I所示的源极区域SI、S2)均连接于设置电位线Vss0 MISFETQ5、MISFETQ6 均为传输用的场效应晶体管，MISFETQ1、MISFETQ2 与 MISFETQ3、MISFETQ4分别是将η沟道型晶体管与P沟道型晶体管组合而成的CMIS(ComplementaryMIS:互补型金属绝缘体半导体)逆变器。此处，为了进行数据的写入/读出，构成将MISFETQUMISFETQ2的CMIS与MISFETQ3、MISFETQ4的CMIS以交叉搭接的方式而连接的触发器电路。下面说明SRAM的动作方法。在SRAM的写入动作中，提高图5 (a)所示的字线WL的电压而将MISFETQ5、MISFETQ6的栅极设为导通状态，提高位线BLl的电压，并降低位线BL2的电压，从而在触发器电路左侧的第I节点El上存储数据“ I ”，在触发器电路右侧的第2节点E2上存储数据“O”。相反地，如果降低位线BLl的电压，提高位线BL2的电压，则在第I节点El上存储数据“0”，在第2节点E2上存储数据“I”。此时，即使将字线WL的电压降到0V,只要装置的电源仍接通，则写入的数据“ 1”、“0”仍会被继续存储。在数据的读出动作时，提高字线WL的电压而将MISFETQ5、MISFETQ6的栅极设为导通状态，此时，根据存储的状态(第I节点El及第2节点E2的“ I ”、“O”的组合)，在位线BLl及BL2之间产生电位差，因此通过检测放大器来放大并检测该电位差。如图2所示，例如在由单晶硅构成的半导体衬底I的主表面形成有导入了 P型杂质(例如B(硼))的P型阱PW和元件隔离区域2，在半导体衬底I的主表面上隔着由氧化硅膜构成的栅极绝缘膜3而分别形成有栅极电极G2及G5。P型阱PW分别形成在栅极电极G2、G5的正下方，在栅极电极G2及G5相対的端部间的对接部正下方的半导体衬底I的主表面上，例如形成有由氧化硅膜构成的元件隔离区域2。栅极电极G2、G5各包括从半导体衬底I侧开始依次层叠在栅极绝缘膜3上的由TiN(氮化钛)膜等构成的金属栅极层MG及多晶硅层PG，在多晶硅层PG上例如形成有包含镍(Ni)等的硅化物层NS。在栅极电极G2、G5各自的侧壁上，形成有具有层叠结构的侧墙SW，所述层叠结构为从半导体衬底I侧开始依次层叠有氧化硅膜4及氮化硅膜5，且栅极电极G2、G5之间的区域即对接部的大部分区域为侧墙SW。由氧化硅膜构成的偏移隔离层4a介于栅极电极G2、G5各自的侧壁与侧墙SW之间。侧墙SW自对准(self-aligning)地形成在栅极电极G2、G5的侧壁上，侧墙SW的未接触栅极电极的侧壁及侧墙SW的上表面具有连续的曲面。因此，栅极电极G2的侧壁的侧墙SW与栅极电极G5的侧壁的侧墙SW之间的距离，随着从半导体衬底I的主表面的高度变高而使间隔变大，在各侧墙SW之间，以覆盖包含栅极电极G2、G5的半导体衬底主表面的方式形成有衬垫绝缘膜6。S卩，在衬垫绝缘膜6与栅极电极G2、G5各自的侧壁之间形成有侧墙SW及偏移隔离层4a。衬垫绝缘膜6例如是由SiN(氮化硅)膜构成的绝缘膜，在形成埋有图I所示的接触插塞P1、P2及PL等的接触孔时，具有蚀刻阻挡膜的作用。衬垫绝缘膜6如图2所示形成 在第I方向上相邻的栅极电极之间，而且如图4所示，在第2方向上的各栅极电极的侧面，也形成在各栅极电极及侧壁上形成的侧墙SW露出的半导体衬底I的上表面。此时，栅极电极G2、G5的对接部上部的衬垫绝缘膜6上表面的最低位置位于比栅极电极G2、G5的上表面的高度更高的区域。而且，在衬垫绝缘膜6上，从半导体衬底I的主表面侧依次形成有层间绝缘膜7、阻挡绝缘膜8、层间绝缘膜9。层间绝缘膜7、9例如由氧化硅膜构成，阻挡绝缘膜8例如由氮化硅膜构成。在层间绝缘膜9内形成埋有金属布线的布线槽吋，阻挡绝缘膜8具有蚀刻阻挡膜的作用。如图3所示，包含栅极电极G1、G3的剖面具有与图2相似的结构。但是，在栅极电极G1、G3的正上方分别形成有接触插塞P1、PL，在接触插塞Pl正下方的半导体衬底I的主表面上形成有元件隔离区域2。由金属栅极层MG及多晶硅层PG构成的栅极电极G1、G3经由在多晶硅层PG上形成的硅化物层NS而分别与接触插塞P1、PL电连接。接触插塞P1、PL分别与形成在各自上部的金属布线Ml电连接。通过将硅化物层NS介隔在栅极电极及源极/漏极区域与接触插塞之间，可降低栅极电极及源扱/漏极区域与接触插塞的接触电阻。硅化物层NS是金属与硅的反应层，例如可使用镍硅化物、钴硅化物、钼硅化物或钛硅化物等作为硅化物层NS的材料。接触插塞PI、PL是隔着阻隔导体膜(图中未示出)形成的连接部件，而阻隔导体膜形成在接触孔7a的内壁及底部。接触插塞P1、PL例如由钨等构成，在侧壁及底部形成的阻隔导体膜例如由氮化钛等构成。金属布线Ml是对构成SRAM的MISFET供应规定电位的布线，通过众所周知的金属镶嵌エ艺而形成。金属布线Ml由在布线槽9a的内壁及底部形成的阻隔导体膜与隔着所述阻隔导体膜而填充在布线槽9a内的金属膜构成。所述阻隔导体膜例如由Ta(钽)与TaN(氮化钽)的层叠膜构成，所述金属膜是主要由Cu(铜)构成的膜。所述阻隔导体膜是为了防止所述金属膜内的金属元素扩散到层间绝缘膜9内等而设置。另外，作为阻隔导体膜的材料，除了钽以外，还可以使用钛(Ti)、钌(Ru)、锰(Mn)或这些元素的化合物等。此时，与图2所示的结构相同，在栅极电极G1、G3的对接部及与栅极电极G1、G3的相对的侧壁上分別形成有侧墙SW，所述侧墙SW之间以大部分相接触的方式而配置。因此，在栅极电极间的对接部，埋入衬垫绝缘膜6的空间较少，对接部正上方的衬垫绝缘膜6上表面的最低位置位于比栅极电极Gl、G3的上表面更高的区域，因此不会在对接部上的衬垫绝缘膜6的上表面形成较大的凹凸状，从而成为相对较平坦的形状。如图4所示，在图I的C-C线上的沿着第2方向的剖面上，示出构成MISFETQ3的栅极电极G1、源极区域S3及漏极区域D3的剖面。在半导体衬底I的主表面上，形成有元件 隔离区域2及导入了 η型杂质(例如P(磷))的η型半导体区域即η型阱NW。在半导体衬底I上，隔着栅极绝缘膜3形成有栅极电极G2、G1及G6，在各栅极电极两侧的侧壁上，隔着偏移隔离层4a形成有侧墙SW。在栅极电极Gl两侧的半导体衬底I的主表面上，以夹着栅极电极Gl正下方的η型阱NW的方式形成有源极区域S3及漏极区域D3。源极区域S3及漏极区域D3具有以导入了高浓度的P型杂质(例如B(硼))且接合深度较深的半导体区域即扩散层PS ；以及导入了浓度比扩散层PS低的P型杂质(例如B(硼))且接合深度比扩散层PS浅的半导体区域即P-型半导体区域PE。P-型半导体区域PE形成在侧墙SW下部的η型阱NW上，扩散层PS自对准地形成在栅极电极G1、G2、G6及从侧墙SW露出的η型阱NW的上表面。分别在栅极电极G2及栅极电极G2的侧壁的ー个侧墙SW的正下方形成有元件隔离区域2，在半导体衬底I的主表面上未形成有η型阱NW。在扩散层PS、栅极电极G1、G2及G6各自的上表面形成有硅化物层NS，在构成漏极区域D3的扩散层PS上隔着硅化物层NS形成有接触插塞PL，在构成源极区域S3的扩散层PS上及栅极电极G2上隔着硅化物层NS形成有接触插塞P2。接触插塞P2从栅极电极G2的上表面到构成源极区域S3的扩散层PS的上表面，连续地形成为一体，而且，以覆盖栅极电极G2即靠近栅极电极Gl侧的侧壁的方式而形成。与图3所示的结构相同，图4所示的接触插塞P2、PL形成在贯穿衬垫绝缘膜6及层间绝缘膜的接触孔7a内，所述衬垫绝缘膜6及层间绝缘膜依次形成在具有栅极电极G1、G2及侧墙SW的半导体衬底I的主表面上。在接触插塞P2、PL各自的上部依次形成有阻挡绝缘膜8及层间绝缘膜9，在贯穿层间绝缘膜9及阻挡绝缘膜8的布线槽9a内形成有多条金属布线M1，漏极区域D3隔着硅化物层NS及接触插塞PL而与金属布线Ml电连接。而且，栅极电极G2及MISFETQ3的源极区域S3经由硅化物层NS及接触插塞P2而电连接。图4所示的栅极电极Gl、G2与图2、图3所示的栅极电极相同，由金属栅极层MG和形成在MG上部的多晶硅层PG构成。与图2、图3的不同之处是，在图4中未示出栅极电极之间的对接部，且在第2方向上相邻的栅极电极G1、G2的间隔设置得比图2、图3所示的对接部大。这是为了在栅极电极之间形成源扱/漏极区域及接触插塞。因此，与第I方向的栅极电极间的对接部不同，在第2方向上相邻的栅极电极之间，侧墙SW间的间隔比对接部宽，衬垫绝缘膜6无需隔着栅极电极或侧墙SW而较宽地形成在半导体衬底的主表面上。此吋，图2所示的在第I方向上相邻栅极电极间的对接部的衬垫绝缘膜6的最低上表面的高度位于比图4所示的在第2方向上相邻栅极电极间的衬垫绝缘膜6的最低上表面的高度更高的区域。接下来，对本实施方式的半导体器件的效果进行说明。如图I所示的SRAM，在沿第I方向排列配置有多个栅极电极的半导体器件中，随着器件的细微化，栅极电极间的对接部以30 50nm左右的狭窄间隔形成，因此存在栅极电极间的对接部的绝缘膜的埋入性变差的问题。本实施方式中对接部的绝缘膜例如为图2及图3所示的衬垫绝缘膜6。在栅极电极的图形之间的间隔较窄的对接部中，难以将衬垫绝缘膜6紧密地埋入栅极电极之间的较深的槽内，因此对接部的衬垫膜内易产生空洞(空隙)。为了对产生上述空洞的结构、特别是对容易产生空洞的结构进行说明，在图24中示出了比较例的平面布局图，即半导体器件的栅极电极及源扱/漏极区域的平面布局图。在图24中，示出了形成于半导体衬底(图中未示出)上且在沿着半导体衬底主表面的第I方向上延伸的多个栅极电极GN、以在与第I方向正交的第2方向上夹着栅极电极GN的方式而形成于半导体衬底主表面的两个源极/漏极区域SD、及分别形成在各源极/漏极区域SD上的接触插塞PL。与图I所示的本实施方式的半导体器件相同，栅极电极GN沿着各自的延伸方向即第I方向排列配置有多个，相邻的栅极电极GN的相対的端部间(对接部)的间隔为40nm左右的狭窄间隔。本实施方式中，在形成栅极电极的对接部时采用端切。在图24中，源扱/漏极区域SD以沿着在第I方向上延伸的栅极电极GN的方式，沿第I方向延伸而形成。栅极电极GN以沿第I方向延伸的图形在中途断开的方式间断地形成，与此相対，源极/漏极区域SD即使在栅极电极GN中断的对接部附近也不会断开，而是在图24所示的区域内，沿着多个栅极电极GN及所述栅极电极GN之间的对接部而连续形成。S卩，源极/漏极区域SD以在第2方向上夹着栅极电极GN的对接部的方式形成在半导体衬底的主表面上。而且，在各源极/漏极区域SD上，以夹着对接部的方式形成有接触插塞PL，本实施和方式中，ー侧的接触插塞PL、对接部及另ー侧的接触插塞PL沿第2方向排列配置。即，在以夹着栅极电极GN的方式配置的各源极/漏极区域SD上的接触插塞PL之间，具有未形成栅极电极GN的区域。图中虽未示出，但在所述半导体衬底的主表面上，以覆盖源扱/漏极区域SD、栅极电极GN的方式形成有绝缘膜。所述绝缘膜也形成在接触插塞PL之间的区域即栅极电极的对接部处，接触插塞PL贯通所述绝缘膜而连接于源极/漏极区域SD。图25所示的是另ー比较例的半导体器件的剖面图，为包括沿着半导体衬底I主表面的第I方向延伸的两个栅极电极GM间相对的端部之间的区域的、沿着第I方向的剖面图。图25所示的比较例的半导体器件的栅极电极GM使用端切，且通过两次蚀刻エ序而进行图案化，在第I方向上相邻的栅极电极GM之间的距离例如为40nm。与图2所示的本实施方式的半导体器件相同，图25所示的栅极电极GM及GM侧壁的侧墙SW具有层叠结构。而且，与图24所示的平面布局相同，在图25所示的栅极电极GM之间的对接部的侧面，以在与第I方向正交的第2方向上夹着对接部的方式而形成有接触插塞(图中未示出)。另外，图24所示的绝缘膜对应于图25所示的衬垫绝缘膜6a。如图25所示，由于栅极电极GM的侧壁的侧墙SW之间的距离相距较远，在栅极电、极GM的对接部形成有使半导体衬底I的上表面露出的槽，衬垫绝缘膜6a的上表面在对接部处具有较大地凹陷的形状。具体而言，衬垫绝缘膜6a的上表面在对接部处位于比栅极电极GM的上表面低的区域且靠近半导体衬底I上表面的区域。另外，半导体衬底I的主表面在栅极电极GM的对接部有部分凹陷，这是因为半导体衬底I的上表面由于形成侧墙SW的蚀刻エ序等被部分除去的缘故。因此，可以判断不仅限于对接部，栅极电极GM的第2方向的侧面的半导体衬底I的上表面也会出现部分凹陷。这是因为，在栅极电极GM的对接部，从相对的侧墙SW的上表面到侧壁而形成的各衬垫绝缘膜6a彼此不接触，衬垫绝缘膜6a在对接部处未被封闭的缘故。即，在对接部中，在任一区域内，相対的侧墙SW之间的宽度的值均比侧墙SW的侧壁上形成的衬垫绝缘膜6a的第I方向的膜厚的值大两倍以上。另外，衬垫绝缘膜6a的膜厚在栅极电极的上表面上为20nm左右，在从对接部的侧墙SW露出的半导体衬底I的主表面上为10 15nm左右。侧墙SW的表面上形成的衬垫绝缘膜6a的膜厚从侧墙SW的表面的上部朝向下部而逐渐变薄，例如在最薄的部位，与侧墙SW 的表面垂直的方向的衬垫绝缘膜6a的膜厚为IOnm左右。另外，本实施方式中所说的膜厚是指，在与衬垫绝缘膜6a下表面接触的基底表面相垂直的方向即从衬垫绝缘膜6a的下表面到上表面的距离。当在半导体衬底I上使用CVD (Chemical Vapor Deposition :化学气相沉积)法等形成衬垫绝缘膜6a时，栅极电极GM等的图形的侧壁上形成的衬垫绝缘膜6a的膜厚，比形成在露出面积比对接部的面积大的半导体衬底I的主表面上或形成在栅极电极GM上等与半导体衬底I的主表面平行的面上的衬垫绝缘膜6a的膜厚薄。这是因为在图形的侧壁上形成的绝缘膜的覆盖率(被膜率)比在栅极电极GM的上表面等的面上形成的绝缘膜差。另外，在栅极电极GM的侧壁上隔着侧墙SW形成衬垫绝缘膜6a时也同样。在衬垫绝缘膜的覆盖率例如为100%的情况下，在栅极电极的上表面上形成的衬垫绝缘膜的膜厚与在栅极电极的侧壁上形成的衬垫绝缘膜的膜厚在任一区域内均相同。但是，在特别窄的槽的内壁覆盖率有恶化的倾向，如果覆盖率较差，则栅极电极的侧壁的衬垫绝缘膜的膜厚将从所述侧壁的上部朝着下部逐渐变薄。形成衬垫绝缘膜6a的栅极电极GM间的对接部为30 50nm左右的狭窄间隔，在相対的侧墙SW间的间隔较窄，在侧墙SW间露出的半导体衬底I的上表面较小的情况下，认为是在对接部处从侧墙SW露出的半导体衬底I上的衬垫绝缘膜6a的膜厚比栅极电极GM上的衬垫绝缘膜6a的膜厚薄。S卩，如图25所示，如果在栅极电极GM的对接部从栅极电极GM的上表面相对于半导体衬底I的上表面形成较深的槽，则相对的侧墙SW间的衬垫绝缘膜6a的覆盖率将变差，从而易于在衬垫绝缘膜6a内形成上述空洞。另外，图25中未示出空洞。在上述比较例的半导体器件中，可以认为与图25所示在第I方向上相邻的栅极电极GM间的衬垫绝缘膜6a上表面的最低位相比，在栅极电极GM第2方向的侧面的栅极电极GM及从GM侧壁的侧墙SW露出的半导体衬底I的上表面上形成的衬垫绝缘膜6a上表面的最低位置形成在更高的区域。这是因为，如在栅极电极GM间的对接部等狭窄槽的底部，衬垫绝缘膜6a的覆盖率降低，与前述栅极电极GM的第2方向的侧面的半导体衬底I上表面的衬垫绝缘膜6a形成在较宽区域的膜相比，膜厚较薄。
在图24及图25所示的结构的半导体器件中，如果如上所述在栅极电极GN间的对接部处形成的绝缘膜(例如图25所示的衬垫绝缘膜6a)内形成有空洞，则夹着对接部的相近的接触插塞PL之间将因所述空洞内形成的金属部件而发生短路(short)，从而造成半导体器件无法正常工作的问题。一旦发生短路故障，半导体器件的可靠性将降低，且成品率将恶化。原因如下即，在对接部形成具有空洞的绝缘膜(例如衬垫绝缘膜)后，以夹着对接部的方式形成贯通所述绝缘膜及形成于所述绝缘膜上的层间绝缘膜的两个接触孔，然后在各接触孔内填充构成接触插塞PL的金属材料时，所述金属材料也将被填充到所述空洞内，从而导致两个接触插塞PL因空洞而被相互连接。S卩，在对接部处形成的绝缘膜具有空洞的情况下，如果在对接部附近且在第I方向上相邻的栅极电极及栅极电极之间的对接部的第2方向两侧的侧面分别形成接触插塞，则各接触插塞之间可能因空洞内形成的金属部件而发生短路。在如图24所示的两个接触插塞PL以夹着对接部的方式而彼此靠近的结构中容易发生上述问题。但是，在图I所示的结构中，例如在接触插塞P2与源极区域S5上的接触插塞PL之间，也有可能经由栅极电极G2及栅极电极G4之间的对接部形成的绝缘膜内的空洞而发生短路。即，当在对接部附近且在对接部形成的衬垫绝缘膜6的两侧形成有连接于源极/漏极区域的接触插塞吋，如果所述衬垫绝缘膜6内形成有空洞，将在接触插塞间发生短路故障。另外，在本实施方式的半导体器件中，如图I所示，栅极电极沿第2方向排列配置，但沿第2方向排列的栅极电极间的间隔设置得比第I方向的栅极电极间的对接部大，衬垫绝缘膜6 (请參照图4)的埋入性比对接部好，因此不会在栅极电极间产生空洞。这是因为，在对接部以30 50nm左右的较窄距离设置间隔的情况下更容易产生空洞。因此，如图24、图25所说明的比较例及图I所示的本实施方式一祥，为了对对接部进行高精度地细微加工而使用端切来形成栅极电极时，可能使栅极电极间的间隔形成得较窄，因此更容易发生因上述空洞而引起的接触插塞间的短路故障。而且，如图I所示的SRAM，例如，使用端切而使第I方向的栅极电极间的间隔较小形成的半导体器件中，在半导体衬底上的任一区域内，均有可能形成如图24所示的以夹着栅极电极的对接部的方式配置接触插塞的布局。相反地，如果为了避免发生上述短路故障，而不形成图24所示的以夹着栅极电极对接部的方式配置接触插塞的布局，则半导体元件的布局的自由度将降低，因而造成半导体器件的面积增加等问题。另外，为避免上述短路故障的发生，还具有以下方法S卩，将对接部的间隔设置为与图I所示的在第2方向上相邻的栅极电极间的间隔ー样宽，但由于此方法无法缩小栅极电极的对接部的间隔，因此难于实现半导体器件的细微化。在栅极端之间的间隔为30 50nm左右的较窄区域时，尤其从栅极电极的上表面到半导体衬底主表面的高度，即对接部的槽的深度越大，上述绝缘膜内越容易形成空洞。即，在由衬垫绝缘膜6埋入深槽的情况下，容易产生空洞。相反地，在本实施方式中，如图2 所示，以在第I方向上相邻的栅极电极之间的对接部的侧墙SW大部分接触的方式，使相对的侧墙SW之间相靠近形成，并缩小埋有形成于对接部的衬垫绝缘膜6的槽，从而能够防止衬垫绝缘膜6的覆盖率变差，并可抑制在衬垫绝缘膜6内形成空洞。另外，在对接部处相对的侧墙SW也可以使侧面的一部分接触而成为一体。
例如，在图2所示的半导体器件中，在对接部处，衬垫绝缘膜6的上表面无较大的凹陷，比图25所示的衬垫绝缘膜 6a平坦，因此衬垫绝缘膜6最低的上表面的高度比栅极电极G2及G5各自的上表面的高度更高。即，图2所示的在第I方向上相邻的栅极电极间的对接部的衬垫绝缘膜6的最低的上表面的高度，位于比图4所示的在第2方向上相邻的栅极电极间的衬垫绝缘膜6的最低的上表面的高度更高的区域。換言之即是，在形成于半导体衬底上且沿同一方向(第I方向)延伸的多个栅极电极及具有所述多个栅极电极的半导体器件中，沿栅极宽度方向(第I方向)排列的栅极电极间的绝缘膜上表面的最低位置，位于比栅极长度方向(第2方向)的栅极电极间的绝缘膜上表面的最低位置更高的区域。这是因为，在对接部处相对的侧墙SW彼此接近，由此，从侧墙SW上表面至侧壁形成的各衬垫绝缘膜6与相対的各侧墙SW相互接触而封闭。即，在对接部，具有相対的侧墙Sff间的宽度值成为侧墙SW的侧壁上形成的衬垫绝缘膜6的第I方向的膜厚值的两倍以下的区域。由此，与图24及图25所示的比较例相比，由于可提高对接部上衬垫绝缘膜6的平坦性，并可抑制衬垫绝缘膜6的覆盖率，因而可防止在衬垫绝缘膜6内产生空洞。如果用公式来表示上述结构，则公式如下S1 ^ 2 X (a+α t) (I)本实施方式中，如图5(b)所示，S1为在第I方向上相邻的栅极电极GL之间的距离。但是，当在栅极电极GL的侧壁形成有偏移隔离层4a时，S1为相对的偏移隔离层4a之间的距离。a为侧墙SW上端的宽度。在侧墙SW的上端，氮化硅膜5基本被除去，因此公式(I)中的a可认为是氧化硅膜4的第I方向的膜厚。α为栅极电极GL上表面的第I方向的端部的衬垫绝缘膜6的覆盖率(％ )，t为衬垫绝缘膜6的膜厚设定。a t为侧墙SW的侧壁的衬垫绝缘膜6的膜厚的值。另外，图5(b)是用于说明公式(I)的本实施方式的半导体器件的剖面图。图5(b)所示的半导体器件具有与图2所示的半导体器件同样的结构，但在图5(b)中未示出在衬垫绝缘膜6上方形成的结构。在本实施方式中，通过进行结构參数设计以使上述公式(I)成立，从而在对接部处使衬垫绝缘膜6封闭，防止衬垫绝缘膜6形成在对接部的深槽的下部。上述空洞在衬垫绝缘膜6形成在深槽下部的情况下容易发生，因此通过抑制衬垫绝缘膜6形成于对接部的下部，则无需通过衬垫绝缘膜6来填埋深槽，因而可防止空洞产生。因此，在本实施方式的半导体器件中，能够防止在对接部的绝缘膜内形成空洞，从而能够防止多个接触插塞经由空洞内形成的金属部件而发生短路，其中，多个接触插塞形成于沿着半导体衬底主表面的方向延伸的多个栅极电极GL及栅极电极GL间的对接部的两侦U。由此，可防止例如SRAM等半导体元件无法正常工作，从而提高半导体器件的可靠性。另外，在公式(I)成立的条件下形成的衬垫绝缘膜6并非形成在相対的侧墙SW的侧壁的下部，而是在对接部的相对的栅极电极GL的侧壁上端附近，即在比栅极电极GL的上表面更高的位置处封闭。此时，与衬垫绝缘膜6在对接部内且在比栅极电极GL的上表面更低的位置处封闭，即，对接部的衬垫绝缘膜6上表面的最低位置位于比栅极电极GL的上表面更低的区域的情况相比，对接部处的衬垫绝缘膜6更加平坦，从而难以在内部形成空洞。而且，如图25中所述，即使半导体衬底I的上表面因形成侧墙SW的蚀刻エ序而被部分除去，因而成为凹陷的形状，在本实施方式的半导体器件中，如图2所示，在第I方向上相邻的栅极电极间的对接部的衬垫绝缘膜6的最低的上表面的高度，仍位于比图4所示的在第2方向上相邻的栅极电极间的衬垫绝缘膜6最低的上表面的高度更高的区域。接下来，參照

本实施方式的半导体器件的制造エ序。图6、图7、图9及图11 图17所示的是本发明ー实施方式的半导体器件如具有SRAM的半导体器件的制造エ序的剖面图。图 6(a)、图 7(a)、图 9(a)、图 11(a)、图 12(a)、图 13(a)、图 14(a)、图 15(a)、图16(a)及图17(a)所示的是位于与图2相同的剖面上的剖面图。而且，图6 (b)、图7 (b)、图9(b)、图 11(b)、图 12(b)、图 13(b)、图 14(b)、图 15(b)、图 16(b)及图 17(b)所示的是位于与图4相同的剖面上的剖面图。图8及图10所示的是本发明一个实施方式的半导体器件如具有SRAM的半导体器件的制造エ序的平面布局。首先，如图6(a)及图6(b)所示，准备由具有I 10 Ω cm左右比电阻的p型单晶 硅等构成的半导体衬底(半导体晶片)I。接下来，对所述半导体衬底I进行热氧化而在表面形成厚度如为Ilnm左右的第I绝缘膜之后，再通过CVD法等在第I绝缘膜的上层堆积厚度如为90nm左右的第2绝缘膜。第I绝缘膜由氧化硅等构成，第2绝缘膜由氮化硅膜等构成。接着，将光致抗蚀剂图形(图中未示出)作为蚀刻掩膜，依次对第2绝缘膜、第I绝缘膜及半导体衬底I进行干式蚀刻，从而在元件隔离形成预定区域的半导体衬底I上形成例如深度300nm左右的槽(元件隔离离用的槽)2a。槽2a为元件隔离用的槽，即后述的元件隔离区域2形成用的槽。接着，在包括槽2a的内部(侧壁及底部)的半导体衬底I的主表面上，例如形成厚度为IOnm左右的第3绝缘膜。然后，在半导体衬底I的主表面上(即第3绝缘膜上)，以填埋槽2a内的方式，通过CVD法等形成(堆积)第4绝缘膜。第3绝缘膜由氧化硅膜或氮氧化硅膜构成。在第3绝缘膜为氮氧化硅膜的情况下，通过第3绝缘膜形成エ序以后的热处理，可获得如下效果即可防止因槽2a的侧壁发生氧化而造成的体积膨胀、从而能够降低作用于半导体衬底I的压缩应力。第4绝缘膜是通过HDP-CVD (High Density Plasma CVD :高密度等离子体CVD)法成膜的氧化硅膜或O3-TEOS氧化膜等。另外，03-TE0S氧化膜是指使用O3(臭氧)及TEOS(Tetraethoxysilane :四こ氧基娃烧，也称作Tetra Ethyl Ortho Silicate)作为原料气体(源极气体)并通过热CVD法形成的氧化硅膜。接下来，例如以1150°C左右对半导体衬底I进行热处理，对埋入槽2a内的第4绝缘膜进行烧结之后，通过CMP (Chemical Mechanical Polishing :化学机械研磨)法研磨第4绝缘膜而使第2绝缘膜露出，通过使用热磷酸等的湿式蚀刻除去第2绝缘膜之后，利用HF等除去槽2a外部的第4绝缘膜及第I绝缘膜，使第3绝缘膜、第4绝缘膜残留在槽2a的内部，从而形成元件隔离区域(元件隔离)2。如上所述，形成了由埋入槽2a内的第3绝缘膜、第4绝缘膜构成的元件隔离区域2。在本实施方式中，元件隔离区域2并非通过LOCOS (Local Oxidization of Silicon :娃局部氧化)法，优选通过STI (Shallow Trench Isolation :浅槽_离)法而形成。即，本实施方式的元件隔离区域2优选由埋入半导体衬底I上形成的元件隔离用的槽2a内的绝缘体(本实施方式中为第3绝缘膜、第4绝缘膜)构成。构成后述的η沟道型MISFET(即构成η沟道型MISFET的栅极绝缘膜、栅极电极及源极/漏极用的η-型半导体区域及η+型半导体区域)及P沟道型MISFET (即构成P沟道型MISFET的栅极绝缘膜、栅极电极及源扱/漏极用的P-型半导体区域及P+型半导体区域)形成在由元件隔离区域2规定的(围成的)有源区内。接下来，从半导体衬底I的主表面直至规定深度，形成P型阱PW(请參照图6 (a))及η型阱NW(请參照图6 (b))。P型阱PW是可以通过将覆盖P沟道型MISFET形成预定区域的光致抗蚀剂膜(图中未示出)作为离子注入阻止掩膜，例如对η沟道型MISFET形成预定区域的半导体衬底I注入硼(B)等P型杂质离子等而形成的P型半导体区域。而且，η型阱NW是可以通过将覆盖η沟道型MISFET形成预定区域的其他光致抗蚀剂膜(图中未示出)作为离子注入阻止掩膜，对P沟道型MISFET形成预定区域的半导体衬底I注入例如磷(P)或神(As)等η型杂质离子等而形成的η型半导体区域。由于P型阱PW及η型阱NW无法同时形成，必须先后形成，但无论先形成哪个均可。

接下来，如图7(a)及图7(b)所示，例如通过使用氢氟酸(HF)水溶液的湿式蚀刻等使半导体衬底I的表面洁净化(清洗)之后，在半导体衬底I的表面(即P型阱PW及η型阱NW的表面)上形成栅极绝缘膜3。栅极绝缘膜3例如由薄的氧化硅膜等构成，如可通过热氧化法等形成。接着，在半导体衬底I上(即P型阱PW及η型阱NW的栅极绝缘膜3上)，从半导体衬底I侧开始依次层叠金属层MGa及多晶硅层PGa，以作为栅极电极形成用的导体膜。金属层MGa由TiN(氮化钛)膜等构成，例如通过溅镀法等形成在半导体衬底I上。多晶硅层PGa也可以通过成膜后(离子注入后)的热处理将成膜时的非晶硅膜层变成多晶硅膜。接下来，如图8、图9(a)及图9(b)所示，使用光刻法及干式蚀刻法对金属层MGa、多晶硅层PGa及栅极绝缘膜3进行图案化，从而使具有元件隔离区域2的半导体衬底I的主表面部分露出。图8是用于说明半导体器件制造エ序的平面布局图。图9(a)是沿着图8的A-A线剖开的剖面图，图9(b)是沿着图8的C-C线剖开的剖面图。所述图案化是用于形成在沿着半导体衬底主表面的第I方向上延伸的栅极电极的エ序，但如图8所示，只形成后述エ序中形成的栅极电极的一部分侧壁。即，后述エ序中形成的栅极电极在俯视时具有由沿第I方向延伸的侧壁和沿着第2方向的侧壁构成的矩形形状，而在所述图案化中，只形成沿着第2方向的侧壁。由此，元件隔离区域2的上表面在多个部位从半导体衬底上形成的多晶硅层PGa露出。栅极电极沿第I方向排列形成有多个，因此在图9(a)中，即显示栅极电极间的对接部的剖面图中，金属层MGa、多晶硅层PGa及栅极绝缘膜3被部分除去，但在图9(b)中，SP形成栅极电极的区域且沿着第2方向的剖面图，金属层MGa、多晶硅层PGa及栅极绝缘膜3未被除去。接下来，如图10、图11(a)及图11(b)所示，使用光刻法及干式蚀刻法对金属层MGa、多晶硅层PGa及栅极绝缘膜3进行图案化，从而形成由金属层MGa及多晶硅层PGa构成的栅极电极Gl G6。本实施方式中，以形成沿着各栅极电极第I方向的侧壁的方式进行图案化。由沿着所述エ序中形成的各栅极电极的第I方向的侧壁、与图8、图9(a)及图9(b)所述的图案化工序预先形成的各栅极电极的侧壁，沿第I方向延伸的矩形的栅极电极沿第I方向排列形成有多个。而且，如上所述沿第I方向间断地形成的多个栅极电极构成的结构沿着与第I方向正交的第2方向而排列形成有多个。在图10中，示出了形成在通过所述エ序而形成的栅极电极Gl G6及半导体衬底的上表面且从栅极电极Gl G6露出的元件隔离区域2、P型阱PW及η型阱NW。
此时，在图11 (a)中，即示出了栅极电极G2及G5的对接部且为沿着第I方向的剖面图中，金属层MGa、多晶硅层PGa及栅极绝缘膜3未被加工，而在图11 (b)中，即沿着第2方向的层剖面图中，示出了沿第2方向排列形成的栅极电极G2、Gl及G6。也可采用仅通过一次图案化来形成栅极电极的方法，但如上所述，在本实施方式中，采用的是图8、图9(a)及图9(b)所说明的图案化工序与图10、图11(a)及图11(b)所说明的图案化工序共两次图案化。图8、图9(a)及图9(b)所说明的图案化工序是指用于形成沿第I方向延伸且沿第I方向排列形成有多个的栅极电极之间的对接部的エ序，也可称作端切的エ序。与以一次图案化一次性形成栅极电极的情况相比，加上端切エ序而形成各栅极电极的对接部时可高精度地除去对接部的金属层MGa、多晶硅层PGa及栅极绝缘膜
3。即，通过将形成栅极电极时的图案化工序分成多次来进行端切，由于可形成对接部的间隔更窄的栅极电极，因此更易于实现半导体器件的细微化。另外，在本实施方式中，在包括端切エ序的栅极电极的图案化中，先进行端切后再进行图案化而形成栅极电极Gl G6，但并不限于此，也可以先形成沿着栅极电极第I方向 的侧面，然后再进行端切而形成栅极电极Gl G6。此时，首先形成沿第I方向延伸的长图形之后，将该图形分离成多个图形，从而形成栅极电极Gl G6。此时，在第I方向上相邻的栅极电极之间(对接部)的间隔为40nm左右。接下来，如图12(a)及图12(b)所示，对p型阱PW上的栅极电极两侧的p型阱PW注入磷(P)或神(As)等n型杂质离子，从而形成(一対)n-型半导体区域(图中未示出)。而且，对n型阱NW上的栅极电极两侧的n型阱NW注入硼(B)等p型杂质离子，从而形成(ー对)P-型半导体区域PE。形成n-型半导体区域吋，为了防止n型杂质被导入P-型半导体区域PE所形成的区域内，在P-型半导体区域PE所形成的区域上形成光致抗蚀剂膜，反过来，在形成P-型半导体区域吋，为了防止P型杂质被导入n-型半导体区域所形成的区域内，在n-型半导体区域所形成的区域上形成光致抗蚀剂膜。因此，n-型半导体区域及P-型半导体区域PE是以不同的エ序形成的，但n-型半导体区域及P-型半导体区域PE的形成エ序无论哪个先进行均可。另外，图12(a)所示的p型阱PW为栅极电极G2及G5正下方的沟道区域，因此在所述エ序中不导入n型杂质，因而不形成n-型半导体区域。接下来，在栅极电极G1、G2、G5及G6的侧壁形成如由氧化硅膜构成的偏移隔离层4a之后，形成由依次层叠有氧化硅膜4及氮化硅膜5的层叠膜构成的侧墙(侧壁绝缘膜)SW，以作为绝缘膜。偏移隔离层4a通过以下方式形成，S卩，通过干式蚀刻法部分除去利用CVD法等形成于半导体衬底I上的氧化硅膜，从而使所述氧化硅膜自对准地残留于各栅极电极的侧壁。侧墙SW例如可通过以下方式形成，S卩，通过CVD法等，在半导体衬底I上从半导体衬底I侧开始依次堆积氧化娃膜4及氮化娃膜5,并通过RIE (Reactive Ion Etching 活性离子蚀刻)法等对氧化硅膜4及氮化硅膜5的层叠膜进行异向性蚀刻。此时，如图12(a)所示，在栅极电极G2及G5的对接部，以各栅极电极的侧壁的侧墙SW之间大部分接触的方式形成侧墙SW，并尽可能埋入栅极电极G2及G5之间的空间。即，较为理想的情况是，在对接部处，侧墙SW完全覆盖半导体衬底I的上表面，即使在半导体衬底I的上表面露出的情况下，也使所露出的半导体衬底I的面积尽可能小。在对接部使相对的侧墙SW间靠近是为了使在后述エ序中形成在侧墙SW表面的衬垫绝缘膜在侧墙SW之间封闭。因此，相対的侧墙SW间最靠近的部位的距离具有随后形成于该部位的衬垫绝缘膜的膜厚的两倍以下的宽度。另外，通过形成侧墙SW的蚀刻エ序，露出的半导体衬底I的上表面被部分除去而成为凹陷形状(请參照图25)，与被栅极电极G1、G2、G5、G6、偏移隔离层4a及侧墙SW覆盖的半导体衬底I的上表面相比，露出的半导体衬底I的上表面的高度变低。但是，在图12(b) 图17(b)中未不出，半导体衬底I的主表面被部分除去但未不出凹陷的形状。接下来，如图13(a)及图13(b)所示，例如通过对栅极电极及侧墙SW两侧的p型阱PW(图中未示出)注入磷(P)或神(As)等n型杂质离子，从而形成n+型半导体区域即扩散层(图中未示出)。另外，例如通过对栅极电极G1、G2及G6及侧壁的侧墙SW两侧的n型阱NW注入硼(B)等p型杂质离子，从而形成P+型半导体区域即扩散层PS。可先形成n+型扩散层，或者先形成P+型扩散层PS均可。在离子注入后，用于活化 所导入的杂质的退火处理例如也可以在1050°C左右，利用5秒左右的热处理(瞬间退火处理)来进行。n+型扩散层的深度(接合深度)比n-型半导体区域的深度(接合深度)深，P+型扩散层PS的深度(接合深度)比P-型半导体区域PE的深度(接合深度)深。n+型扩散层的杂质浓度高于n-型半导体区域的杂质浓度，P+型扩散层PS的杂质浓度高于P-型半导体区域PE的杂质浓度。由此，作为n沟道型MI SFET的源极或漏极发挥作用的n型半导体区域(杂质扩散层)由n+型扩散层及n-型半导体区域形成，作为p沟道型MISFET的源极或漏极发挥作用的p型半导体区域(杂质扩散层)由P+型扩散层PS及P-型半导体区域PE形成。S卩，n沟道型MI SFET及p沟道型MI SFET的源扱/漏极区域具有LDD (Lightly doped Drain:轻掺杂漏极)结构。n_型半导体区域及p-型半导体区域PE相对于栅极电极Gl、G2及G6而自对准地形成，n+型扩散层及P+型扩散层PS相对于栅极电极Gl、G2及G6各自的侧壁上形成的侧墙SW而自对准地形成。另外，图13 (a)所示的p型阱PW为栅极电极G2及G5正下方的沟道区域，在所述エ序中未导入n型杂质，从而未形成n+型扩散层。另外，如图13(b)所示，形成于栅极电极Gl及G2之间的区域内的扩散层PS及P-型半导体区域PE构成源极区域S3，形成在栅极电极Gl及G6之间的区域内的扩散层PS及P-型半导体区域PE构成漏极区域D3。如上所述，在p型阱PW上，形成n沟道型MI SFETQ2 (请參照图I)作为场效应晶体管。而且，在n型阱NW上，形成具有栅极电极Gl和栅极电极Gl两侧的源极区域S3及漏极区域D3的场效应晶体管即p沟道型MISFETQ3。接着,通过自对准娃化物(Salicide :Self Aligned Silicide)技术,在栅极电极Gl、G2、G5、G6、n+型扩散层(图中未示出)及扩散层PS等各上表面，形成低电阻的硅化物层NS。形成硅化物层NS的方法是首先，在包含各栅极电极的半导体衬底I的主表面(整个面)上，例如使用溅镀法形成(堆积)金属膜。金属膜如由Ni(镍)-Pt(钼)合金膜(Ni和Pt的合金膜)构成。如上所述形成金属膜之后，在惰性气体或氮气环境中使用RTA(Rapid ThermalAnneal :快速退火)法对半导体衬底I进行热处理，从而使与金属膜接触的硅膜和金属膜选择性地发生反应，形成金属/半导体反应层即硅化物层NS。接着在进行湿式清洗处理除去未反应的金属膜之后，进行第二次热处理，从而进行硅化物层NS的烧结。接下来，如图14(a)及图14(b)所示，在半导体衬底I的主表面上形成衬垫绝缘膜
6。即，以覆盖栅极电极G1、G2、G5及G6的方式，在包含硅化物层NS的半导体衬底I上，形成如由氮化硅膜构成的衬垫绝缘膜6。衬垫绝缘膜6例如可通过成膜温度(基板温度)为450°C左右的等离子体CVD法等形成。此时，如图14(b)所示，第2方向上的栅极电极Gl、G2间或栅极电极Gl、G6间的距离比图14(a)所示的第I方向上的栅极电极G2、G5间的距离大，具有比形成于侧墙SW的侧壁上的衬垫绝缘膜6膜厚的两倍的长度还大的间隔。因此，在第2方向上相邻的栅极电极间相対的侧墙SW的侧面的衬垫绝缘膜6彼此不相互接触，而侧墙SW之间也未被衬垫绝缘膜6封闭。而且，从在第2方向上相邻的栅极电极间的侧墙SW露出的半导体衬底I上表面正上方的衬垫绝缘膜6以沿着半导体衬底I的主表面的方式而形成在比对接部更宽的区域。与此相对，在图14(a)所示的栅极电极G2及G5之间的对接部处，半导体衬底I几乎未露出，侧墙SW之间的距离为形成于侧墙SW的侧壁上的衬垫绝缘膜6的膜厚的两倍的距离以下的间隔，因此在侧墙SW之间的侧壁的衬垫绝缘膜6相接触。即，在对接部处，衬垫绝缘膜6并非沿着半导体衬底I的上表面而形成于平坦的半导体衬底I上表面的较宽的区 域内，而是以埋入相对并靠近的侧墙SW之间的狭窄区域内的方式形成。因此，对接部的侧墙SW间形成的衬垫绝缘膜6的上表面的高度即使是最低位置，仍比上述的图14(b)所示的、沿着第2方向上的栅极电极G1、G2间或栅极电极G1、G6间的半导体衬底I而形成的衬垫绝缘膜6的上表面的高度还高。如图24及图25所说明的半导体器件的比较例，在栅极电极的对接部处，当相対的侧墙SW之间的距离比侧墙SW的侧壁上形成的衬垫绝缘膜6a膜厚的两倍的值还大时，半导体衬底I的主表面上形成的衬垫绝缘膜6a不被封闭。因此，对接部的衬垫绝缘膜6a的上表面中最低位置处的高度成为与在第2方向上相邻的栅极电极之间的衬垫绝缘膜6a上表面的最低位置的高度大致相同的高度。另外，由于对接部处的衬垫绝缘膜6a的覆盖率的下降，对接部的衬垫绝缘膜6a的上表面中最低位置处的高度比在第2方向上相邻的栅极电极之间的衬垫绝缘膜6a上表面的最低位置的高度低。此时，在对接部处，衬垫绝缘膜6a沿着半导体衬底I的主表面而形成，在栅极电极间的深槽下部的狭窄区域内，衬垫绝缘膜6a以比本实施方式大的体积形成。衬垫绝缘膜6a在图25所示的深且窄的槽的下部，在衬垫绝缘膜6a内形成空洞的可能性变高。当形成于半导体衬底I上的多个接触插塞之间形成空洞时，如果在所述空洞内形成构成接触插塞的金属部件，则所述多个接触插塞间可能通过空洞内的金属部件而被电连接，从而导致半导体元件无法正常工作。因此，在如栅极电极的对接部的窄槽内，为防止在衬垫绝缘膜内形成空洞，较为理想的是在槽的下部尽可能不形成衬垫绝缘膜。与此相对，在本实施方式中，通过缩小侧墙SW间之间隔，可使栅极电极的对接部的相対的侧墙SW各自侧壁上形成的衬垫绝缘膜6彼此接触并封闭，从而减小对接部下部的侧墙SW间的空间。因此，对接部的衬垫绝缘膜6的上表面中最低位置比在第2方向上相邻的栅极电极之间的半导体衬底I主表面上形成的衬垫绝缘膜6上表面的最低位置更高，从而能够在对接部的下部，即半导体衬底I的主表面附近几乎不形成衬垫绝缘膜6。由此，在本实施方式中，在沿第I方向延伸的栅极电极间的端部相对的对接部，能够防止在半导体衬底上的绝缘膜内产生空洞。因此，能够防止因空洞而引起的接触插塞之间的短路(short)的现象，因而可提高半导体器件的可靠性，而且，能够提高半导体器件的成品率。接下来，如图15(a)及图15(b)所示,在衬垫绝缘膜6上形成比衬垫绝缘膜6厚的层间绝缘膜7。层间绝缘膜7例如由氧化硅膜等构成，可使用TEOS并通过成膜温度为450°C左右的等离子体CVD法等形成。随后，通过CMP法对层间绝缘膜7的表面进行研磨等，可使层间绝缘膜7的上表面平坦化。即使因基底阶差造成衬垫绝缘膜6的表面为凹凸形状，通过CMP法来研磨层间绝缘膜7的表面，也可获得表面平坦的层间膜。接下来，如图16(a)及图16(b)所示，使用层间绝缘膜7上形成的光致抗蚀剂图形(图中未示出)来作为蚀刻掩膜，对层间绝缘膜7及衬垫绝缘膜6进行干式蚀刻，从而在衬垫绝缘膜6及层间绝缘膜7形成接触孔(贯通孔、孔)7a。此时，首先在层间绝缘膜7比衬垫绝缘膜6更容易被蚀刻的条件下进行层间绝缘膜7的干式蚀刻，并使衬垫绝缘膜6作为蚀刻阻挡膜发挥作用，从而在层间绝缘膜7上形成接触孔7a，然后，在衬垫绝缘膜6比层间绝缘膜7更容易被蚀刻的条件下，对接触孔7a底部的衬垫绝缘膜6进行干式蚀刻并除去。在接触孔7a的底部，半导体衬底I的主表面的一部分，例如露出n+型扩散层、扩散层PS、栅极电极G1、G2、G5及G6各自上部的硅化物层NS的一部分等。此时，栅极电极G2的侧壁且靠近栅极电极Gl的侧壁的侧墙SW及偏移隔离层4a被除去，在ー个接触孔7a内露出栅极电极G2及源极区域S3。接下来，在接触孔7a内，形成由钨(W)等构成的接触插塞(连接用导体部、埋入插塞、埋入导体部)PL、P2。接触插塞PL形成在漏极区域D3露出的接触孔7a内，接触插塞P2形成在栅极电极G2及源极区域S 3露出的接触孔7a内。在形成接触插塞PL、P2时，例如在包含接触孔7a内部(底部及侧壁上)的层间绝缘膜7上，通过成膜温度(基板温度)为450°C左右的等离子体CVD法形成阻隔导体膜(例如钛膜、氮化钛膜或所述膜的层叠膜)。然后，通过CVD法等，在阻隔导体膜上以填埋接触孔7a的方式形成由钨膜等构成的主导体膜，并通过CMP法或回蚀刻法等除去层间绝缘膜7上多余的主导体膜及阻隔导体膜，从而可形成由主导体膜及阻隔导体膜构成的接触插塞PL、P2。分别形成于n+型扩散层、扩散层PS、栅极电极Gl、G5及G6上的接触插塞PL在底部与分别形成于n+型扩散层、扩散层PS、栅极电极Gl、G5及G6各表面上的硅化物层NS接触而被电连接。本实施方式中，在图16(a)所示的对接部的衬垫绝缘膜6内形成有空洞的情况下，在与接触孔7a连接且露出的所述空洞内形成有构成接触插塞的金属部件的一部分，接触插塞与其他接触插塞有可能因空洞内的金属部件而发生短路。但是，本实施方式的半导体器件如上所述，由于可防止在衬垫绝缘膜6内产生空洞，因此可防止接触插塞间发生短路。另外，图16(a)中虽示出，但在栅极电极G2、G5及对接部的第2方向的两侧，以夹着栅极电极G2、G5或栅极电极G2、G5的对接部的方式在对接部附近分别配置有接触插塞。而且，在图16(a)及图16(b)中未示出的区域的栅极电极、源扱/漏极区域上也形成有接触插塞，栅极电极G1、G5及G6也在图中未示出的其他区域内与形成在各自上部的接触插塞电连接。接下来，如图17(a)及图17(b)所示，在埋入有接触插塞PL、P2的层间绝缘膜7上，依次形成阻挡绝缘膜8及布线形成用的层间绝缘膜9。阻挡绝缘膜8是在对层间绝缘膜9进行槽加工时成为蚀刻阻挡层的膜，使用相对于层间绝缘膜9具有蚀刻选择比的材料。阻挡绝缘膜8可作为例如通过等离子体CVD法形成的氮化硅膜，层间绝缘膜9可作为例如通、过等离子体CVD法形成的氧化硅膜。另外，在阻挡绝缘膜8与层间绝缘膜9上，形成有后述的第I层布线。接下来，通过单镶嵌法形成第I层布线。首先，通过将抗蚀剂图形(图中未示出)作为掩膜的干式蚀刻，在层间绝缘膜9及阻挡绝缘膜8的规定区域内形成布线槽9a之后，在半导体衬底I的主表面上(即包含布线槽9a的底部及内壁的层间绝缘膜9上)形成阻隔导体膜(阻隔金属膜)。阻隔导体膜例如可使用氮化钛膜、钽膜或氮化钽膜等。接下来，通过CVD法或溅镀法等在阻隔导体膜上形成铜的薄片层，而且通过电镀法等，在薄片层上形成镀铜膜。由镀铜膜埋入布线槽9a的内部。然后，通过CMP法除去除了布线槽9a以外的区域内的镀铜膜、薄片层及阻隔导体膜等，并形成以铜为主导电材料且由镀铜膜、薄片层及阻隔导体膜构成的第I层金属布线Ml。多条金属布线Ml经由接触插塞PL或P2而与n+型扩散层、扩散层PS、栅极电极Gl、G2、G5及G6分别电连接。随后，通过双镶嵌法，在金属布线Ml上形成第2层布线，但是本实施方式中省略了图示及说明。通过以上步骤，完成本实施方式的半导体器件。 在本实施方式中，如上所述，通过缩小栅极电极的对接部的相対的侧墙SW之间隔，且防止如图25所示的比较例中，在对接部的下部形成衬垫绝缘膜，从而能够防止在衬垫绝缘膜内形成空洞，而且还可防止多个接触插塞间经由所述空洞发生短路。此时，从更有效地防止在衬垫绝缘膜6内形成空洞的观点考虑，较为理想的是，对接部处的衬垫绝缘膜6上表面的最低位置位于比栅极电极G2、G5上表面的高度更高的区域。另外，在本实施方式中，对具有通过端切形成的栅极电极的SRAM进行了说明，但在栅极电极的图案化工序中，也可不通过端切而是通过一次蚀刻一次性地形成栅极电极的方法。这是因为，只要缩小栅极电极之间的对接部的间隔，则即使通过不使用端切的方法来形成栅极电极，也可能会出现本专利申请书发明所欲解决的问题。而且，本发明并不限于具有SRAM的半导体器件，也可适用于其他半导体器件。具体而言，可适用于下述半导体器件即该半导体器件中，沿第I方向延伸的两个栅极电极在第I方向上相邻，且在各栅极电极的对接部附近，具有多个接触插塞，其中，所述多个接触插塞以夹着包夹对接部而相对的栅极电极的端部或对接部的方式配置且在动作时产生电位差。另外，在本实施方式中，对在各栅极电极的侧壁形成偏移隔离层的结构进行了说明，但也可为不形成偏移隔离层的结构。以下，对本实施方式的半导体器件的变形例即第I变形例的半导体器件、第2变形例及第3变形例的半导体器件进行说明。第I变形例的半导体器件如图18(a)及图18(b)所示，与图2所示的半导体器件相比，栅极电极G2及G5之间的对接部处形成的相対的侧墙SW间的间隔更宽。本实施方式中，第I变形例是具有与图I 图4所示的半导体器件大致相同结构的半导体器件，图18所示的是与图I的A-A线相同位置的剖面图。图18(b)所示的是用于说明以下公式(2)的本实施方式的第I变形例的半导体器件的剖面图。图18(b)所示的是将图18(a)的一部分进行放大的图，但在图18(b)中未示出形成于衬垫绝缘膜6上方的结构。如图18(a)及图18(b)所示，栅极电极对接部的相対的侧墙SW之间的间隔比图2所示的侧墙SW间的间隔大，但在图18(a)及图18(b)的半导体器件中，也是以侧墙SW的侧壁上形成的衬垫绝缘膜6的膜厚的两倍以下的间隔来配置，这点与图2所示的结构相同。因此，衬垫绝缘膜6在对接部的下部，在侧墙SW之间封闭，第I方向的栅极电极间(对接部)的衬垫绝缘膜6上表面的最低位置比在第2方向上相邻的栅极电极间的衬垫绝缘膜6上表面的最低位置高。因此，可获得与上述同样的效果，即，可防止在对接部的衬垫绝缘膜6内产生空洞，从而能够防止在不同的接触插塞之间引起短路故障。如果要用公式表示图18(b)所示的上述半导体器件的结构，则公式如下S2 彡 2 X 3 t (2)本实施方式中，S2为在对接部处，在第I方向上相邻的侧墙SW的距离。P为第I方向的侧墙SW的端部且不与栅极电极或偏移隔离层4a接触的端部处的衬垫绝缘膜6的覆盖率(％ )，t为衬垫绝缘膜6的膜厚设定。另外，P t为形成于侧墙SW的所述端部的衬垫绝缘膜6的膜厚的值。公式(2)表示侧墙SW之间的距离S2为形成于侧墙SW的所述端部的衬垫绝缘膜6的膜厚的两倍以下。因此，根据公式(2)，在图18(b)所示的半导体器件中，规定了彼此相対的侧墙SW的相対的端部形成的衬垫绝缘膜6相接触并在对接部内封闭。而且，第2变形例的半导体器件具有与图I 图4所示的半导体器件大致相同的结构，但如图19所示，在栅极电极G2及G5之间的对接部的衬垫绝缘膜6内特意形成有空隙SP，这点与图2所示的半导体器件不同。另外，图19所示的是与图I的A-A线相同位置的剖面图。在具有MISFET的半导体器件中，具有电极的电容耦合造成的寄生电容，是造成半导体器件的电路速度(动作速度)降低的原因，为了提高动作速度，近年来，在通过高集成化而紧密地配置电极图形的半导体器件都被要求降低寄生电容。对此，在本实施方式的第2变形例即图19所示的半导体器件中，在栅极电极的对接部处相对的侧墙SW之间特意形成由衬垫绝缘膜6覆盖的空隙SP，从而具有未形成有绝缘膜等的空间。空隙SP是具有介电常数比侧墙SW、衬垫绝缘膜6或层间绝缘膜7等低的区域，因此通过在栅极电极间形成空隙SP，能够降低栅极电极间的寄生电容。在图19所示的第2变形例的半导体器件中，除了图I 图5(b)所说明的半导体器件的效果以外，还具有上述降低寄生电容的效果。另外，空隙SP与造成接触插塞间的短路原因的空洞(比较例所说明的)不同，即使在形成有接触孔的状态下仍被衬垫绝缘膜6内堵塞，因此不会在空隙SP内形成构成接触插塞的金属部件。即，空隙SP不会形成在有接触孔的区域内。而且，第3变形例的半导体器件具有与图I 图4所示的半导体器件大致相同的结构，但如图20所示，在栅极电极G2及G5之间未形成图2中构成侧墙SW的氮化硅膜5，在栅极电极G2及G5的侧壁上，隔着偏移隔离层4a形成有具有L字型剖面的氧化硅膜4。在第3变形例中，在图2中形成有氮化硅膜5的区域上，如图20所示形成有衬垫绝缘膜6。即，在对接部，沿着半导体衬底I的上表面及栅极电极G2、G5的侧壁连续形成有氧化硅膜4，在衬垫绝缘膜6与栅极电极G2、G5各自的侧壁之间隔着氧化硅膜4。另外，图20所示的是与图I的A-A线相同位置的剖面图。 如图20所示，对接部处的氧化硅膜4之间被配置为与半导体衬底I的主表面平行地形成的底部的端部间大部分接触，在相対的氧化硅膜4之间埋入有衬垫绝缘膜6。沿着栅极电极G2及G5各自的侧壁而形成的氧化硅膜4之间的距离为分别形成于栅极电极G2及G5侧壁上的衬垫绝缘膜6膜厚的两倍以下的值，因此通过在对接部处使衬垫绝缘膜6彼此接触，从而使栅极电极间的槽封闭。此时，对栅极电极造成应カ(stress)的衬垫绝缘膜6比图2所示的半导体器件更靠近栅极电极G2或G5，因此对栅极电极G2或G5的沟道造成的应カ更大。MISFET具有以下性质即，沟道的固定方向承受的应力越大，电流越易流经沟道。因此在图20所示的第3变形例的半导体器件中，除了图I 图5(b)所说明的半导体器件的效果以外，还具有提高MISFET动作速度的效果。为了形成图20所示的结构，在图12(a)及图12(b)的エ序中形成侧墙SW之后，通过使用磷酸等的湿式 蚀刻除去氮化硅膜5，之后只需进行图13(a)及图13(b)所示的エ序到图17(a)及图17(b)所示的エ序即可。而且，在第3变形例的半导体器件中，也可以适用第2变形例的结构。即，如图21所示，在具有与图20的半导体器件大致相同的结构的半导体器件中，在对接部的封闭的衬垫绝缘膜6的内部特意设置空隙SP。由此，除了可获得上述防止接触插塞间短路的效果及増大对栅极电极造成的应カ从而提高MISFET的动作速度的效果以外，还可获得与第2变形例同样的降低栅极电极间的寄生电容，以及提高半导体器件的动作速度的效果。(实施方式2)在以上的实施方式中，对SRAM进行了说明，所述SRAM如图I 图4所示，具有由作为金属膜的金属栅极层MG及多晶娃层PG构成的栅极电极Gl G6。本实施方式的半导体器件虽具有与图I 图4所示的SRAM大致相同的结构，但如图22及图23所示，具有不包含金属栅极层而仅由多晶娃层PG构成的栅极电极G1、G2、G5及G6,这点与实施方式I的半导体器件不同。另外，图22所示的是本实施方式中与图2相同位置的半导体器件的剖面图，图23所示的是本实施方式中与图4相同位置的半导体器件的剖面图。即使是具有仅由多晶硅层PG构成的栅极电极G1、G2、G5及G6的半导体器件，通过在第I方向上相邻的栅极电极之间的对接部处封闭衬垫绝缘膜6，也能够防止在衬垫绝缘膜6内形成空洞，从而可获得与实施方式I同样的效果。即，与实施方式I相同，在包括具有多晶硅栅极的SRAM的半导体器件中，可适用上述第I变形例 第3变形例所述的构造。在实施方式1、2中记载使用了本专利申请书所述构造的情況，即在使用多次图案化并进行端切来形成栅极电极的情况下，对于所形成的栅极电极之间的具有狭窄间隔的对接部的情况进行了说明。但是，本专利申请书也可适用于不进行多次图案化，而是通过一次图案化来形成具有30 50nm左右的狭窄间隔的对接部的情況。以上按照实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要g的范围内能够进行种种变更，在此无需赘言。产业上的可利用件本发明可有效适用于包括具有狭窄间隔的对接部的栅极电极的半导体元件的半导体器件的制造技木。
权利要求
1.一种半导体器件，其特征在于，包括 多个栅极电极，所述多个栅极电极在沿着半导体衬底的主表面的第I方向上延伸，且沿所述第I方向排列形成在所述半导体衬底上； 第I绝缘膜，所述第I绝缘膜形成于所述第I方向上相邻的所述多个栅极电极之间； 第2绝缘膜，所述第2绝缘膜在与所述第I方向正交的第2方向上的所述多个栅极电极的侧面，形成在从所述栅极电极露出的所述半导体衬底的上表面；以及 多个接触插塞，所述多个接触插塞配置在所述第I绝缘膜的两侧，并连接于所述半导体衬底， 其中，所述第I绝缘膜及所述第2绝缘膜构成第3绝缘膜，所述第3绝缘膜以覆盖所述半导体衬底及所述多个栅极电极的方式形成， 所述第I绝缘膜上表面的最低位置比所述第2绝缘膜上表面的最低位置高。
2.如权利要求I所述的半导体器件，其特征在于，所述第I绝缘膜上表面的最低位置位于比所述多个栅极电极的上表面高的区域。
3.如权利要求I所述的半导体器件，其特征在于，在所述第I方向上相邻的所述多个栅极电极的相对的侧壁上分別形成的所述第I绝缘膜彼此相互接触。
4.如权利要求I所述的半导体器件，其特征在于，在所述第I方向上相邻的所述多个栅极电极之间，形成有被所述第I绝缘膜覆盖的空隙。
5.如权利要求I所述的半导体器件，其特征在于，在所述多个栅极电极各自的侧壁与所述第I绝缘膜之间形成有侧墙。
6.如权利要求5所述的半导体器件，其特征在干，所述侧墙包括依次层叠在所述半导体衬底上的氧化硅膜及氮化硅膜。
7.如权利要求I所述的半导体器件，其特征在于，在所述多个栅极电极的侧壁与所述第I绝缘膜之间隔着包含氧化硅膜的第4绝缘膜，所述第4绝缘膜沿着所述多个栅极电极的侧壁及所述半导体衬底的上表面连续地形成。
8.一种半导体器件，其特征在于，包括 多个栅极电极，所述多个栅极电极在沿着半导体衬底的主表面的第I方向上延伸，且沿所述第I方向排列形成在所述半导体衬底上； 第I绝缘膜，所述第I绝缘膜形成于所述第I方向上相邻的所述多个栅极电极之间；以及 多个接触插塞，所述多个接触插塞配置在所述第I绝缘膜的两侧，并连接于所述半导体衬底， 其中，所述第I绝缘膜构成第3绝缘膜，所述第3绝缘膜以覆盖所述半导体衬底及所述多个栅极电极的方式形成， 所述第I绝缘膜上表面的最低位置位于比所述多个栅极电极上表面高的区域。
9.如权利要求8所述的半导体器件，其特征在于，在所述第I方向上相邻的所述多个栅极电极之间，形成有被所述第I绝缘膜覆盖的空隙。
10.如权利要求8所述的半导体器件，其特征在于，在所述多个栅极电极各自的侧壁与所述第I绝缘膜之间形成有侧墙。
11.如权利要求10所述的半导体器件，其特征在于，所述侧墙包括依次层叠在所述半导体衬底上的氧化硅膜及氮化硅膜。
12.如权利要求8所述的半导体器件，其特征在于，在所述多个栅极电极的侧壁与所述第I绝缘膜之间隔着包含氧化硅膜的第4绝缘膜，所述第4绝缘膜沿着所述多个栅极电极的侧壁及所述半导体衬底的上表面连续地形成。
13.一种半导体器件的制造方法，其特征在于，包括以下エ序 エ序(a)，在半导体衬底上隔着栅极绝缘膜形成多个栅极电极，所述多个栅极电极在沿着所述半导体衬底的主表面的第I方向上延伸，且沿所述第I方向排列； エ序(b)，在所述多个栅极电极两侧的半导体衬底的主表面上形成源极/漏极区域； エ序(C)，在所述多个栅极电极的侧壁上形成侧墙； エ序(d)，在所述エ序(b)及所述エ序(C)之后，在所述半导体衬底上，以覆盖所述多个栅极电极、所述源极/漏极区域及所述侧墙的方式从所述半导体衬底侧依次形成第2绝缘膜及第3绝缘膜；以及 エ序(e)，在所述第I方向上相邻的所述多个栅极电极之间的区域的两侧，形成贯通所述第2绝缘膜及所述第3绝缘膜的多个贯通孔之后，在所述多个贯通孔各自的内侧形成连接于所述源极/漏极区域的接触插塞， 其中，所述第I方向上相邻的所述多个栅极电极之间的所述第2绝缘膜上表面的最低位置，比在与所述第I方向正交的第2方向上、在从所述多个栅极电极及所述侧墙露出的所述半导体衬底的上表面形成的所述第2绝缘膜上表面的最低位置高。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述第I方向上相邻的所述多个栅极电极之间的所述第2绝缘膜上表面的最低位置位于比所述多个栅极电极上表面高的区域。
15.如权利要求13所述的半导体器件的制造方法，其特征在于，所述エ序(a)包括 エ序(al)，对形成于所述半导体衬底上的导电膜进行加工，并形成沿着所述多个栅极电极的所述第I方向的侧壁；以及 エ序(a2)，对形成于所述半导体衬底上的所述导电膜进行加工，并形成沿着所述多个栅极电极的所述第2方向的侧壁。
16.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述エ序(d)中，在所述第I方向上相邻的所述多个栅极电极之间，形成被所述第2绝缘膜覆盖的空隙。
17.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述エ序(c)中，从所述半导体衬底侧依次形成氧化硅膜及氮化硅膜，通过部分除去所述氧化硅膜及所述氮化硅膜，在所述多个栅极电极的侧壁上形成包括所述氧化硅膜及所述氮化硅膜的所述侧墙，在所述エ序(c)后且在所述エ序(d)前，具有除去所述氮化硅膜的エ序。
全文摘要
本发明提供一种半导体器件及其制造方法。本发明可防止包夹着栅极电极之间的对接部的接触插塞经由在所述对接部的绝缘膜内形成的空洞而发生短路。在栅极电极(G2)及(G5)间的对接部相对的侧墙(SW)上，形成衬垫绝缘膜(6)及层间绝缘膜(7)。在侧墙(SW)之间，使侧墙(SW)的侧壁上分别形成的衬垫绝缘膜(6)接触，进而使侧墙(SW)间封闭，从而防止在层间绝缘膜(7)与衬垫绝缘膜(6)的内部产生空洞。
文档编号H01L27/11GK102646680SQ20121003610
公开日2012年8月22日 申请日期2012年2月15日 优先权日2011年2月22日
发明者竹内雅彦 申请人:瑞萨电子株式会社