专利名称：改进的集成电路接地屏蔽结构的制作方法
改进的集成电路接地屏蔽结构技术领域
本发明一般地涉及半导体领域，更具体地来说，涉及集成电路器件。
背景技术：
半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步已经产生了多个IC时代，其中，每一代都比前一代具有更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且对于这些将要实现的进步，需要IC处理和制造的类似开发。在集成电路演进的过程中，功能密度(即，单位芯片面积上的互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺创建的最小元件(或线))减小。这种工艺可以被称为缩小工艺。
可以在IC芯片上形成各种有源或无源电子元件。例如，可以在IC芯片上形成电感器、电阻器、电容器、晶体管等。还可以在IC芯片上实施屏蔽结构以提供用于诸如电感器的器件隔离，从而减小噪声和干扰的不利影响(尤其在高频下)。然而，传统的屏蔽结构仍然会导致不期望的寄生电容，这会降低诸如电感器的器件的质量因数，并且导致其性能劣化。此外，寄生电容问题会随着缩小工艺的继续而变得恶化。
因此，虽然现有IC上的屏蔽结构通常足以达到其预期目的，但这些屏蔽结构不能在每一方面都完全满足要求。发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种装置，包括:第一管芯，包含电子元件；第二管芯，包含接地屏蔽结构；以及设置在所述第一管芯和所述第二管芯之间的层，其中，所述层将所述第一管芯和所述第二管芯连接在一起。
在该装置中，所述电子元件和所述接地屏蔽结构都包含导电材料；以及所述电子元件为电感器线圈。
在该装置中，所述第一管芯和所述第二管芯都包括硅衬底或插入式衬底。
在该装置中，所述插入式衬底包括:介电材料、高阻抗材料、或玻璃材料。
在该装置中，所述层包括底部填充材料。
在该装置中，所述层的厚度为至少十微米。
在该装置中，所述层包含一个或多个微凸块。
在该装置中，所述第一管芯和所述第二管芯中的至少一个包含:一个或多个伪金属器件。
在该装置中，所述接地屏蔽结构器件包括:第一部分和第二部分；所述第一部分和所述第二部分形成在不同的层中；所述第一部分和所述第二部分都具有弯曲形状；以及自顶部向下看时，所述第一部分和所述第二部分被定位为相互偏移。
根据本发明的另一方面，提供了一种器件，包括:电感器线圈，形成在第一管芯中；图案化接地屏蔽(PGS)器件，形成在与所述第一管芯分离的第二管芯中；底部填充材料，位于所述第一管芯和所述第二管芯之间。在该器件中，所述第一管芯和所述第二管芯中的一个包括硅衬底，并且所述第一管芯和所述第二管芯中的另一个包括插入式衬底。在该器件中，所述硅衬底包括形成在其中的多个微电子器件；以及所述插入式衬底包括:介电材料和玻璃材料中的一种。在该器件中，所述第一管芯和所述第二管芯中的一个包括至少一个伪金属元件。在该器件中，所述底部填充材料包括至少一个伪微凸块。在该器件中，自顶部向下看时，所述伪微凸块被所述电感器线圈包围。在该器件中，所述PGS器件包含形成在两个独立的金属层中的第一伸长的绕组部分和第二伸长的绕组部分，自顶部向下看时，所述第一伸长的绕组部分和所述第二伸长的绕组部分相对于彼此没有对准。根据本发明的又一方面，提供了一种微电子器件，包括:第一管芯，包含多个第一互连层，其中，电感器线圈结构设置在所述第一互连层的子集中；第二管芯，包含多个第二互连层，其中，图案化接地屏蔽(PGS)结构设置在所述第二互连层的子集中；以及底部填充层，设置在所述第一管芯和所述第二管芯之间，所述底部填充层包含一个或多个微凸块。在该微电子器件中，所述第一管芯和所述第二管芯都包括作为硅衬底和插入式衬底中的一种的衬底。在该微电子器件中，所述第一管芯和所述第二管芯中的至少一个包含多个伪金属元件；以及所述底部填充层包含多个伪微凸块，自顶部向下看时，所述多个伪微凸块被所述电感器线圈结构包围。在该微电子器件中，所述PGS结构包括形成在所述第二互连层的不同层中的第一部分和第二部分，以及其中，自顶部向下看时，所述第一部分和所述第二部分都具有弯曲形状并且相互没有对准。
当结合附图进行阅读时，根据以下详细描述更好地理解本公开内容的多个方面。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增大或减小各种部件的尺寸。图1是示例性电感器件的透视图。图2是根据本公开内容的各个方面的IC器件的截面图。图3A至图3B以及图4是根据本公开内容的各个方面的屏蔽结构的俯视图。图5至图8是根据本公开内容的各个方面的IC器件的截面图。图9是根据本公开内容的各个方面的电感器结构的俯视图。图10是示出根据实施例的制造变压器件的方法的流程图。
具体实施例方式应该理解，以下公开内容提供了用于实施各种实施例的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本公开内容。当然，这些仅仅是实例而不用于限制。例如，以下第一部件形成在第二部件上方的描述可以包括以直接接触的形式形成第一部件和第二部件被的实施例，并且还可以包括可以附加部件形成在第一部件和第二部件之间使得第一部件和第二部件没有直接接触的实施例。此外，本公开内容可以在各个实例中重复参考标号和/或字母。这种重复是为了简洁和清楚的目的，且其本身并不指定所讨论的各个实施例和/或结构之间的关系。在集成电路(IC)制造演进的过程中，用于分立元件的电子元件(例如，电感器、电容器、电阻器、变压器等)现在可以形成为IC芯片的一部分。例如，可以通过IC芯片的绕组互连金属线来形成电感器。为了说明，图1是示例性电感器20的透视图。电感器20包括伸长的导电绕组线圈。当电流流经导线圈时，生成磁场。电感器20可以在具有多个互连层的互连结构中实施，其中，每个互连层都包含通过介电材料隔离的多条金属线。更具体地，电感器20的伸长的导电绕组线圈可以利用一个或多个互连层的金属线来实施。互连结构形成在衬底上方，该衬底可以包含半导体材料或其他适当材料。屏蔽结构(图1中未示出)可用于减小来自相邻元件的噪声并且使电感器20的电磁泄漏最小。例如，由多条导线组成的屏蔽结构可以在电感器20下方的互连层中实现。然而，因为通过电感器20 ( S卩，导体)、屏蔽结构(S卩，另一导体)和介于其间的介电材料有效地形成电容器，所以这种屏蔽结构会导致不期望的电感器20的寄生电容。寄生电容会降低电感器20的质量因数(Q)并影响包含电容器20的器件(例如，LC储能电路)的谐振频率。根据本公开内容的各个方面，以下段落将描述克服上述寄生电容问题的屏蔽结构。参考图2，示出了 IC器件30的示意性部分截面侧视图。IC器件30包括管芯40和管芯50。在图2所示实施例中，管芯40为插入式管芯(interposer die)，以及管芯50为根据互补金属氧化物半导体(CMOS)制造工艺制造的娃管芯。更具体地，插入式管芯40包括衬底60，该衬底可以包含介电材料、玻璃材料、高阻抗材料或另一种适当的非导电材料。插入式管芯40还包括互连结构70。互连结构70包括:还可以称为金属层的多个图案化互连导电层。每一个互连层都包括多个互连部件，该互连部件也被称为金属线。金属线可以为铝互连线或铜互连线，并且可以包括导电材料，诸如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或其组合。金属线可以通过包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、溅射、电镀或其组合的工艺来形成。互连结构70还包括提供不同互连层之间的电连接的多个通孔/接触件。在一些实施例中，衬底60和互连结构70可以统一认为是单个实体:即,衬底60可以被认为是互连结构70的一部分。或者换言之，互连结构70形成在衬底60中，并且不需要互连结构70和衬底60之间的清楚边界。电子元件80形成在互连结构70中。为了提供实例，在本文所示实施例中，电子元件80包括电感器结构，并且在下文中可以称为电感器结构80。然而，在其他实施例中，电子元件80可以包括其他器件，诸如变压器、电阻器、电容器等。电感器结构80通过互连结构70的金属线和通孔/接触件的子集来形成。在某些实施例中，电感器结构80的金属线形成螺旋状线圈(在俯视图中)。电感器结构80可以跨越多个金属层。管芯50包括衬底90。在一些实施例中，衬底90为掺杂有诸如硼的N型掺杂剂或掺杂有诸如砷或磷的N型掺杂剂的硅衬底。衬底90可以由以下材料制成，这些材料包括:一些其他适当的元素半导体(诸如金刚石或锗)、适当的化合物半导体(诸如碳化硅、砷化铟或磷化铟)；或适当的合金半导体(诸如碳化硅锗、镓砷磷或磷化镓铟)。此外，衬底90可以包括外延层Gpi layer)，可以发生应变用于性能增强，并且可以包括绝缘体上硅(SOI)结构。
尽管为了简化没有具体示出，但可以在衬底中形成多个电子元件。例如，可以在衬底中形成场效应晶体管(FET)器件的源极区域和漏极区域。源极区域和漏极区域可以通过一种或多种离子注入或扩散工艺形成。作为另一实例，可以在衬底中形成诸如浅沟槽隔离(STI)结构或深沟槽隔离(DTI)结构的隔离结构，以提供用于各种电子元件的隔离。这些隔离结构可以通过以下工艺形成，在衬底40中蚀刻凹槽(或沟槽)且此后用诸如氧化硅、氮化硅、氮氧化硅、掺氟的硅酸盐玻璃(FSG)和/或本领域已知的低k介电材料的介电材料填充凹槽来形成。为了简化，在本文没有具体示出形成在衬底90中的各种电子元件。
管芯50包括互连结构100。互连结构100包括多个图案化介电层和互连导电层。这些互连导电层提供形成在衬底40中的电路、输入/输出和各种掺杂部件之间的互连(例如，配线)。更具体地，互连结构100可以包括多个互连层，也被称为金属层(例如，M1、M2、M3等)。每个互连层都包括多个互连部件，也被称为金属线。金属线可以为铝互连线或铜互连线，并且可以包括诸如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或其组合的导电材料。金属线可以通过包括PVD、CVD、溅射、电镀或其组合的工艺来形成。
互连结构100包括提供互连层之间的隔离的层间介电层(ILD)。ILD可以包括诸如氧化物材料的介电材料。互连结构100还包括多个通孔/接触件，通孔/接触件提供衬底上的不同互连层和/或部件之间的电连接。为了简单，在本文没有具体示出互连层中的金属线、互连金属线的通孔和将它们分离的介电材料。
屏蔽结构110形成在互连结构100中。在所示实施例中，屏蔽结构110包括图案化接地屏蔽(PGS)结构。利用互连结构100的金属层中的图案化金属线形成屏蔽结构110。屏蔽结构110使电感器结构80与源于衬底90中的微电子元件的电磁干扰隔离。
在一些实施例中，屏蔽结构110可包括属于不同层的部分，并且这些部分可以具有弯曲形状。例如，图3A至图3B分别示出了屏蔽结构110的两个示例性部分IlOA和IlOB的示意性部分俯视图。部分IlOA和IlOB为来自互连结构100的不同金属层的金属线。例如，部分IIOA可以包含来自金属I层的金属线，以及部分IIOB可以包含来自金属2层的金属线，反之亦然。部分IlOA和IlOB分别具有弯曲形状，例如图3A和图3B所示的形状。在一些实施例中，弯曲形状可以意味着部分IIOA和IIOB分别包含多个迂回，或者可以为Z字形状。
参考图4，根据某些实施例示出部分IlOA和IlOB的重叠俯视图。部分IlOA和IlOB在俯视图中未对准(即，没有对准)。换言之，部分IIOA和IlOB被定位为在俯视图中相互偏移。在一些实施例中，部分IlOA和IlOB近似地相互补充-部分IlOA和IlOB的每一个都填充另一个的空隙。在其他实施例中，部分IlOA和IlOB在俯视图中可以至少部分地相互重叠(但是它们没有相互物理接触)。在一些实施例中，部分IIOA和IlOB的总体面积还大于电感器结构80的面积，因此在电感器结构80的“示图”中“遮蔽”衬底90。实施这些结构以优化为电感器结构80所提供的屏蔽或隔离的数量。换句话说，由于在特定实施例中电感器结构80完全与衬底90隔离，所以使电感器结构80和衬底90中的微电子元件之间的电磁泄漏或干扰最小，从而提高了电感器结构80的性能。再次参考图2，IC器件30还包括底部填充层120。底部填充层120将管芯40和管芯50连接在一起。底部填充层120可以包含一个或多个微凸块(这里没有示出)，该微凸块为延伸穿过底部填充层120的导电器件。微凸块允许管芯40上的器件与管芯50上的器件之间的电连接。底部填充层120还包含环绕微凸块的电绝缘材料。例如，绝缘材料可以包含介电材料。底部填充层120具有厚度130。在一些实施例中，厚度130至少为10微米。在一些其他实施例中，厚度130在大约30微米至大约50微米之间的范围内。电感器结构80通过底部填充层120与屏蔽结构110分离。因此，电感器结构80和屏蔽结构Iio之间的间距至少和厚度130差不多。在传统的IC器件中，通常将在与电感器(或任何其他适当的电子元件)相同的管芯(和相同互连结构)中实施屏蔽结构。如此，传统IC器件中的电感器和屏蔽结构之间的间距通常较小，例如几微米。如上所讨论的，传统IC器件中电感器和屏蔽结构之间相对较小的间距可能产生过量的寄生电容，这是因为电容与两个导电板之间的距离呈反相关。相比较，这里的电感器结构80和屏蔽结构110之间的间距较大，例如，在几十微米(或更大)的范围内。从而，两个导电板(即，电感器结构80和屏蔽结构110)之间的距离显著增大，因此，大大减小了寄生电容。减小的寄生电容将提高电感器结构80的质量因数，并提高其相关联的谐振频率。图5至图8是IC器件30的各种可选实施例的示意性部分截面侧视图。为了一致和清楚，图2以及图5至图8中的类似元件标号相同。参考图5，IC器件30A包括插入式管芯40和使用CMOS制造工艺制造的硅管芯50。插入式管芯40和硅管芯50通过底部填充层120连接在一起。不同于图2的IC器件30，IC器件30A在插入式管芯40中实施屏蔽结构110，并且在硅管芯50中实施电感器结构80。在又一些实施例中，电感器结构80和屏蔽结构110可以在两个插入式管芯中实施，或者在使用CMOS制造工艺制造的两个娃管芯中实施。参考图6，IC器件30B包括插入式管芯40和使用CMOS制造工艺制造的硅管芯50。插入式管芯40和硅管芯50通过底部填充层120连接在一起。IC器件30B在硅管芯50的互连结构100中还包括多个伪金属器件200。在一些实施例中，出于工艺考虑而使用伪金属器件200。例如，以控制成品率，这些伪金属器件可以使得工艺角更容易到达。应该理解，由于本文的PGS结构使用薄器件(诸如多晶硅或金属栅极)，所以该PGS结构作为弯曲类型的屏蔽结构是有效的。 参考图7，IC器件30C包括插入式管芯40和使用CMOS制造工艺制造的硅管芯50。插入式管芯40和硅管芯50通过底部填充层120连接在一起。IC器件30C在插入式管芯40的互连结构70中还包括多个伪金属器件200。参考图8，IC器件30D包括插入式管芯40和使用CMOS制造工艺制造的硅管芯50。插入式管芯40和硅管芯50通过底部填充层120连接在一起。IC器件30D还包括多个伪微凸块210。在一些实施例中，在俯视图中电感器结构80的线圈包围伪微凸块210。在图9的俯视图中示出了作为这种结构的实例。在电感器结构80的内部设置微凸块210(或者电感器结构80包围微凸块210)提高了电感器结构80的性能。
图10示出了根据本发明的各个方面的用于制造上面在图2至图9中讨论的IC器件的方法300的流程图。方法300包括框310,其中,提供第一管芯。第一管芯包含电子器件。在一些实施例中，电子器件包括电感器线圈。方法300包括框320，其中，提供第二管芯。第二管芯包含屏蔽结构。在一些实施例中，屏蔽结构包括PGS结构。PGS结构可以包含均具有弯曲形状的多个部分。多个部分可以在俯视图中定位偏移(或未对准)。可以在互连结构的不同金属层中实施多个部分。方法300包括框330，其中，第一管芯连接至第二管芯。在一些实施例中，第一管芯和第二管芯通过包含一个或多个微凸块的底部填充层连接在一起。一些微凸块可以为伪微凸块，并且可以在俯视图中被电感器线圈包围。应该理解，本文所讨论的附图被简化以更好地理解本公开内容的发明概念。因此，应该注意，可以在方法300之前、之间和之后提供额外工艺，并且可以仅在本文简要描述一些其他工艺。
上面讨论的本发明的屏蔽结构相对于传统的屏蔽结构提供了优点。然而，应该理解，不是所有优点都必须在本文进行讨论，其他实施例可以提供不同的优点，并且不是所有实施例都要求具备特定优点。一个优点是减小了寄生电容。如上所讨论的，传统的IC器件在相同的管芯上(通过在相同的互连结构中)实施电感器(或其他适当的电子元件，诸如传输线或变压器)和屏蔽结构。因此，有效寄生电容具有隔离导电板(即，电感器和屏蔽结构)的较短距离。从而，寄生电容会比较显著，这会使电感器的性能劣化(尤其在高频下)。
相比之下，本公开内容的电感器结构和屏蔽结构在两个独立的管芯上实施并且通过充分厚的底部填充层来分离。以这种方式，大大增加了有效寄生电容器的距离，从而减小了有效寄生电容。寄生电容的减小提高了电感器的质量因数，并且可以改进电感器的谐振频率。
本公开内容的另一优点在于，弯曲屏蔽结构在提供用于电感器的隔离方面更加有效。在屏蔽结构的多个弯曲部分在不同层中实施且没有对准的实施例中，部分的总体面积可以有效地阻挡电感器和衬底的电子元件之间的电磁泄漏路径。因此，可以更好地隔离电感器。
本公开内容的一种宽泛形式涉及一种装置。该装置包括:第一管芯，包含电子元件；第二管芯，包含接地屏蔽结构；以及层，设置在第一管芯和第二管芯之间，其中，该层将第一管芯和第二管芯连接在一起。
在一些实施例中，电子元件和接地屏蔽结构都包含导电材料；以及电子元件为电感器线圈。
在一些实施例中,第一管芯和第二管芯都包括娃衬底或插入式衬底。
在一些实施例中，插入式衬底包括介电材料或玻璃材料。
在一些实施例中，层包括底部填充材料
在一些实施例中，层具有至少为十微米的厚度。
在一些实施例中，层包含一个或多个微凸块。
在一些实施例中，第一管芯和第二管芯中的至少一个包含一个或多个伪金属器件。
在一些实施例中，接地屏蔽结构器件包括第一部分和第二部分；第一部分和第二部分形成在不同的层中；第一部分和第二部分都具有弯曲形状；以及第一部分和第二部分被定位为在俯视图中相互偏移。
本公开内容的一种宽泛形式涉及一种器件。该器件包括:电感器线圈，形成在第一管芯中；图案化接地屏蔽(PGS)器件，形成在与第一管芯分离的第二管芯中；底部填充材料，位于第一管芯和第二管芯之间。在一些实施例中，第一管芯和第二管芯中的一个包括硅衬底，第一管芯和第二管芯中的另一个包括插入式衬底。在一些实施例中，硅衬底包括形成在其中的多个微电子器件；以及插入式衬底包括介电材料和玻璃材料中的一种。在一些实施例中，第一管芯和第二管芯中的一个包括至少一个伪金属器件。在一些实施例中，底部填充材料包括至少一个伪微凸块。 在一些实施例中，伪微凸块在俯视图中被电感器线圈包围。在一些实施例中，PGS器件包含形成在两个独立的金属层中的第一伸长的绕组部分和第二伸长的绕组部分，第一伸长的绕组部分和第二伸长的绕组部分在俯视图中相对于彼此没有对准。本公开内容的又一宽泛形式涉及微电子器件。微电子器件包括:第一管芯，包含多个第一互连层，其中，电感器线圈结构设置在第一互连层的子集中；第二管芯，包含多个第二互连层，其中，图案化接地屏蔽(PGS)结构设置在第二互连层的子集中；以及底部填充层，设置在第一管芯和第二管芯之间，底部填充层包含一个或多个微凸块。在一些实施例中,第一管芯和第二管芯都包括作为娃衬底和插入式衬底中的一种的衬底。在一些实施例中，第一管芯和第二管芯中的至少一个包含多个伪金属元件；以及底部填充层包含在俯视图中被电感器线圈包围的多个伪微凸块。在一些实施例中，PGS结构包括形成在第二互连层的不同层中的第一部分和第二部分，以及其中，第一部分和第二部分都具有弯曲形状并且在俯视图中相互没有对准。前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解以下具体描述。本领域的技术人员应该意识到，他们可以容易地将本公开内容作为基础来设计或修改用于执行与本文引入实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域的技术人员还应该意识到，这种等效构造不背离本公开内容的主旨和范围，并且他们可以进行各种改变、替换和修改而不背离本公开内容的主旨和范围。
权利要求
1.一种装置，包括: 第一管芯，包含电子元件； 第二管芯，包含接地屏蔽结构；以及 设置在所述第一管芯和所述第二管芯之间的层，其中，所述层将所述第一管芯和所述第二管芯连接在一起。
2.根据权利要求1所述的装置，其中: 所述电子元件和所述接地屏蔽结构都包含导电材料；以及 所述电子元件为电感器线圈。
3.根据权利要求1所述的装置，其中，所述第一管芯和所述第二管芯都包括硅衬底或插入式衬底。
4.根据权利要求3所述的装置，其中，所述插入式衬底包括:介电材料、高阻抗材料、或玻璃材料。
5.根据权利要求1所述的装置，其中，所述层包括底部填充材料。
6.根据权利要求1所述的装置，其中，所述层的厚度为至少十微米。
7.根据权利要求1所述的装置，其中，所述层包含一个或多个微凸块。
8.根据权利要求1所述的装置，其中，所述第一管芯和所述第二管芯中的至少一个包含:一个或多个伪金属器件。
9.一种器件，包括: 电感器线圈，形成在第一管芯中； 图案化接地屏蔽(PGS)器件，形成在与所述第一管芯分离的第二管芯中； 底部填充材料，位于所述第一管芯和所述第二管芯之间。
10.一种微电子器件，包括: 第一管芯，包含多个第一互连层，其中，电感器线圈结构设置在所述第一互连层的子集中； 第二管芯，包含多个第二互连层，其中，图案化接地屏蔽(PGS)结构设置在所述第二互连层的子集中；以及 底部填充层，设置在所述第一管芯和所述第二管芯之间，所述底部填充层包含一个或多个微凸块。
全文摘要
本发明内容提供了集成电路(IC)器件。IC器件包括包含电子元件的第一管芯。IC器件包括包含接地屏蔽结构的第二管芯。IC器件包括设置在第一管芯和第二管芯之间的层。该层将第一管芯和第二关系连接在一起。本发明内容还涉及微电子器件。微电子器件包括包含多个第一互连层的第一管芯。电感器线圈结构设置在第一互连层的子集中。微电子器件包括包含多个第二互连层的第二管芯。图案化接地屏蔽(PGS)结构设置在第二互连层的子集中。微电子器件包括设置在第一管芯和第二管芯之间的底部填充层。底部填充层包含一个或多个微凸块。本发明还提供了改进的集成电路接地屏蔽结构。
文档编号H01L23/58GK103151338SQ20121006743
公开日2013年6月12日 申请日期2012年3月14日 优先权日2011年12月7日
发明者林佑霖, 颜孝璁, 陈和祥, 周淳朴 申请人:台湾积体电路制造股份有限公司