专利名称：在mosfet器件中集成肖特基的方法和结构的制作方法
技术领域：
本发明涉及MOSFET器件，尤其是涉及一种将肖特基二极管集成于MOSFET器件中的新方法和集成结构。
背景技术：
肖特基二极管在很多应用领域已经取代了PN结二极管。尤其是肖特基二极管已经用于取代功率MOSFET器件中的PN结(也就是，MOSFET中的体二极管同源极( source)和漏极(drain)并联)。功率MOSFET中配置PN结二极管会表现出几个不可取的特性，其中包括过大的正向传导损耗，在正向偏压下工作时，体区-外延结之间的电荷存储，过量的储存少子电荷会导致当功率MOSFET从正向偏压切换到反向偏压时，造成过大的恢复电流和尖峰电压，在快速切换时产生射频干扰。所有这些特性，造成对器件不必要的压力，导致器件的性能欠佳。肖特基二极管具有许多优于PN结二极管的特点，特别是配置在功率MOSFET中时。肖特基二极管在正向导通时的正向电压降很低，降低了器件的功耗，从而减少了传导损耗。肖特基的传导是通过多数载流子进行的，在器件正反向切换时，少数载流子的电荷存储效应不会发生。因此，肖特基二极管是功率MOSFET的首选组态。由于功率MOSFET采用肖特基二极管越来越广泛，所以改进器件组态以降低生产成本变得越来越重要。特别重要是，考虑如何减小集成了肖特基二极管在半导体衬底上所占的表面积。减少肖特基二极管所占的表面积，是降低制造成本和进一步使电子设备的尺寸和形状小型化的关键，从而实现便携性和其他功能。将肖特基二极管集成于M0SFET，制造功率MOSFET器件，现有多种供选组态。然而，所有这些组态，都有一些不良特性，使它们性能比最佳功率MOSFET器件差。图1-3示出了三种这样的原有技术组态。图I标出了原有技术集成的多层MOSFET器件，以及与这些MOSFET器件并联的结势垒控制肖特基(JBS)的集成结构。集成结构100包括了一个n+型衬底101和一个n型外延层103，若干个MOSFET内建于集成结构100中。沟槽105加工成外延层103并填充导电材料107，由绝缘层108环绕，形成集成结构100中每个MOSFET的各个栅级区107。用P-型材料掺杂外延层103环绕着每个沟槽的区域，以形成每个MOSFET的本体区109。每个MOSFET体区109在邻近沟槽105侧壁的那部分，掺杂n+型导电掺杂剂，以形成每个MOSFET器件的源极区111。n+型衬底101提供了每个MOSFET的漏极区。结势垒控制肖特基(JBS) 119也内建于集成结构100。肖特基二极管119包括肖特基势垒金属115直接形成于n-掺杂区113顶部。n掺杂区113是在外延层103中两个MOSFET体区109之间形成的，肖特基结是在肖特基势垒金属115和n掺杂区113之间的界面处形成的。因此，势垒金属115形成了肖特基二极管的阳极，衬底101形成了肖特基二极管的阴极。此外，在n-型掺杂区113中可能形成一个或多个p+掺杂屏蔽区117，构成P-N结，这些P-N结夹断了肖特基接头下面的沟道区，以抑制从正向偏压切换到反向偏压时，造成过大的反向漏电电流。虽然这个特定的组态确实制成了带肖特基二极管的功率MOSFET器件，但它的缺点在于P+屏蔽减少了肖特基的表面面积。为了使肖特基二极管具有更高的击穿电压，通常需要更深的P+结。因此，具有高击穿电压JBS的肖特基表面利用率可能相当低。在MOSFET中需要一个专用的区域，制备肖特基二极管，因此制得的芯片较大。图2标出了一个供选用的原有技术 的集成结构，包括一个单片集成肖特基二极管和一个高性能的沟槽栅极M0SFET。集成结构201包括多个沟槽200-1、200-2、200-3、200-4，布图蚀刻成一个n型衬底202。然后，沿着沟槽200壁形成一薄层介质层204，之后，沉积导电材料206直到基本填满每个沟槽200，形成集成结构201中的每一个MOSFET栅极区，在除了要形成肖特基二极管的沟槽(如200-3和200-4)之外的沟槽200间形成p-型阱208。P-型阱208构成了集成结构201中每个MOSFET的本体区。然后，在p_型阱区208里形成n+型源极区212。衬底202形成了集成结构201中每个MOSFET的漏极区。通过在衬底202顶部没有P-型阱的区域沉积肖特基势垒金属218，肖特基二极管210也可以内建于集成结构201之内。肖特基势垒金属218形成肖特基二极管的阳极210，衬底形成肖特基二极管210的阴极引出线，肖特基二极管210的周围环绕着MOSFET沟槽200。这种组态解决了肖特基表面利用的问题，因为不再需要在肖特基势垒金属218和衬底202之间形成P-型掺杂区，以抑制在反向偏压时过大的反向漏出电流。相反，当肖特基二极管的负极有电压时，环绕着二极管的MOSFET沟槽200-3、200-4形成了耗尽区，该耗尽区有助于减小反向偏压造成的二极管漏出电流。此外，可以调整沟槽200-3、200-4之间的距离W，这样每个沟槽附近耗尽区都能在中部相互重叠，夹断了肖特基势垒金属218和衬底202之间的漂移区。虽然图2所示集成结构组态更好地利用了肖特基表面，但这样做必须为肖特基二极管的制备专门在MOSFET内分配特定的无掺杂区，这涉及到在制程中设计额外的工序。此夕卜，这种集成结构仍然需要较大的芯片，这实质上是同JBS 二极管一样的缺点。图3标出了另一集成结构，由一个MOSFET和在每一个MOSFET原胞中的肖特基二极管组成。集成结构300包括一个n+型衬底301和一个n型外延层303，若干个MOSFET集成于集成结构300中。沟槽305连接到外延层303，并填充导电材料307，周围由绝缘层308环绕，形成集成结构300中每个MOSFET栅极区307。环绕沟槽的区域掺杂p型材料形成了每个MOSFET本体区309。每个体区309通过在沟槽305的邻壁上掺杂n+型导电材料311，形成MOSFET器件的源极区311。最后，n+衬底101为每个MOSFET提供了漏极区。集成结构300的每个原胞内都内建了一个肖特基二极管319。每个MOSFET本体区309中已初步形成了一个接触沟槽316，这样，接触沟槽316的末端从了本体区309上方，延伸到外延区303中。用肖特基势垒金属315填充每个接触沟槽316，这样，在316末端和外延区303之间的界面处就形成了肖特基结。接触沟槽316的衬里肖特基势垒金属315作为肖特基二极管319的阳极，衬底301作为肖特基二极管319的阴极。此外，沿接触沟槽316侧壁的体区309内，可能形成一个或多个p+掺杂区317，以改善了同本体区的接触。这种组态通过在MOSFET有源器件中集成肖特基二极管(即在MOSFET器件的体区内)，消除了在MOSFET之间分配专用区域形成一个肖特基二极管的必要性，似乎纠正了表面的利用率问题。尽管图3标出的集成结构组态有效地利用了肖特基表面，并消除了为构建肖特基二极管预留额外器件面积的需要，但它仍然有不良特性。由于肖特基势垒金属必须与n-型材料直接接触，以适当地形成肖特基二极管，P型体区内创建的接触沟槽必须比本体区更深。为了每个阱获得所需的深度，制程中必须额外设计工序(例如，对本体区的反向掺杂)。这个特定组态的复杂的设计方案，导致了更加复杂和昂贵的制造工艺。不幸的是，对本体区的补偿掺杂在生产中不好控制，接触沟槽深度的变化也会影响肖特基特性。正是在这一背景下，提出了本发明的技术方案。
发明内容
因此，本发明的目的是提供一种在MOSFET器件中集成肖特基的方法和结构，具有比原有结构简单、低制造成本和避免形成大的逆泄露电流的明显优势。本发明的一个方面在于，提出了一种结合一个或多个场效应晶体管和肖特基二极管在轻掺杂半导体衬底组合上的集成结构，其特征在于，包括a)多个形成在衬底组合中的沟槽，沿衬底组合的整体纵方向延伸，在所述多个沟槽之间构成多个台面结构，每个沟槽都用导电材料填充，并且通过一薄层的电介质材料与沟槽壁分开，形成一个或多个场效应晶体管的栅极区山)两个导电类型与衬底组合相反的具有第一导电类型的掺杂本体区形成在每个台面结构中，所述的两个掺杂本体区之间被衬底组合的一个裸露部分分开，在每个掺杂本体区构成一个接触沟槽，沿衬底组合的纵深方向部分延伸；c) 一对具有第二导电类型的掺杂源极区形成在每个掺杂本体区内，这对掺杂源极区位于每个接触沟槽附近的对边上；以及d) —个含有肖特基势垒金属的肖特基二极管，肖特基势垒金属形成在两个掺杂本体区的每个接触沟槽中，在肖特基势垒金属和将两个掺杂本体区分开的衬底组合裸露部分的裸露在接触沟槽中的垂直侧壁之间的交界处形成一个肖特基结。本发明的另一个方面在于，提出了一种用于制备结合一个或多个场效应晶体管和肖特基二极管在轻掺杂半导体衬底组合上的集成结构的方法，其特征在于，包括a)在衬底组合中制备多个沟槽，并且沿衬底组合的整体纵深方向延伸，在所述多个沟槽之间构成多个台面结构；b)用导电材料填充每个沟槽，与沟槽壁通过一薄层电介质材料分开，构成一个或多个场效应晶体管的栅极区；c)在每个台面结构中制备两个导电类型与每个台面结构内的衬底相反的具有第一导电类型的掺杂本体区，衬底组合的裸露部分将两个掺杂本体区分开，在每个掺杂本体区形成一个接触沟槽，沿衬底组合的一部分纵深方向延伸；d)在每个掺杂本体区内，制备一对具有第二导电类型的掺杂源极区，这对掺杂源极区位于每个接触沟槽附近的对边上；并且e)在两个掺杂本体区的每个接触沟槽内，制备含有肖特基势垒金属的肖特基二极管，在肖特基势垒金属和将两个掺杂本体区分开的衬底组合的裸露部分的裸露在接触沟槽中的垂直侧壁之间的交界处，肖特基势垒金属形成一个肖特基结。阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
图I是现有技术的集成结构的剖面示意图。、
图2是供选用的现有技术的集成结构的剖面示意图。图3是供选用的现有技术的集成结构的剖面示意图。图4A是依据本发明的实施例，一种集成结构的三维示意图。图4B是沿图4A的B-B’线的剖面示意图。图4C是沿图4A的C-C’面的剖面示意图。图5A是依据本发明的实施例，一种供选用的集成结构的三维示意图。图5B是沿图5A的B-B’面的剖面示意图。图5C是沿图5A的C-C’面的剖面示意图。图6A是依据本发明的实施例，一种供选用的集成结构的三维示意图。 图6B是沿图6A的B_B’面的剖面示意图。图6C是沿图6A的C-C’面的剖面示意图。图7是依据本发明的另一个可选实施例，一供选用的集成结构的剖面示意图。图8A-8C表示根据本发明的实施例，按图4A-4C所示类型的集成结构的一个制造实例。
具体实施例方式以下结合附图，通过详细说明较佳的具体实施例，对本发明做进一步阐述。依据本发明的实施例，该集成结构可以利用现有技术中图3所示集成结构的多项优势，同时也避免了该特殊结构繁琐的制备工艺。图4A-4C表示依据本发明的一个实施例，含有MOSFET器件和肖特基二极管的集成结构400的不同视图。图4A表示集成结构400前部的三维视图。图4B表示集成结构400沿平面B-B’的剖面图。图4C表示集成结构400沿平面C-C’的剖面图。集成结构400含有一个或多个MOSFET器件，以及一个或多个肖特基二极管，它们可以并联起来，构成功率M0SFET。集成结构400内建于衬底401上。作为示例，但不作为局限，衬底可以由以下材料制成硅、二氧化硅、氧化铝、蓝宝石、锗、砷化镓(GaAs)、硅或锗的合金、磷化铟(InP)或可以沉积在电子器件(例如晶体管、二极管等)上的任何其他材料。作为示例，但不作为局限，可以重掺杂衬底401，构成n+型衬底。可选外延层403生长在衬底上，以便于在集成结构400上制备电子器件。作为示例，但不作为局限，外延层403可以是n型外延层。外延层403可以轻掺杂以便承载较高的器件击穿电压，但这样做会增大器件的内部阻抗。各种衬底401和外延层403的组合在下文中将统称为组合衬底。然后，在外延层403以及衬底401中形成多个沟槽407。如图4B所示，每个沟槽407都沿衬底401和外延层403的整个纵深方向延伸。用导电材料411填充沟槽407，沟槽407通过一个薄层的电介质材料409，与沟槽壁分离。填充每个沟槽的导电材料411，作为每个MOSFET器件的栅极区。作为示例，但不作为局限，导电材料可以是多晶硅，电介质材料可以是二氧化硅。每对沟槽407定义它们之间的一个台面结构408。在每个台面结构408中，制备两个掺杂的本体区405、405’，它们的导电类型与衬底401或外延层403不同。作为示例，但不作为局限，掺杂的本体区405、405’可以为p_型本体区。如图4A所不,外延层403的未掺杂P-型部分将两个掺杂的本体区405、405’分开。尽管图中没有表示出，但仍要注意的是，外延层403是任选的，因此在本发明的其他实施例中，衬底401的未掺杂P-型部分可以取代外延层，将两个掺杂的本体区405、405’分开。在每个掺杂的本体区405、405’中，制备一对掺杂的源极区413，其导电类型与掺杂的本体区不同。作为示例，但不作为局限，如果本体区405、405’为掺杂的p型，那么掺杂的源极区413可以为n+型源极区。衬底401构成每个MOSFET器件的漏极区。因此，每个MOSFET器件都含有一个带沟槽的栅极411、一个本体区405位于带沟槽的栅极411的两侧，两个源极区413嵌于本体区405中邻近带沟槽的栅极409的对边，衬底401作为漏极。接触沟槽415形成在本体区405中。接触沟槽415沿衬底401和外延层403的纵深方向部分延伸，在本体区405、405’和将两个本体区405、405’分开的外延层403之间的界面处截止。每个接触沟槽415都使将两个掺杂的本体区405、405’分开的外延层403的垂直侧壁裸露出来。肖特基二极管沿该垂直侧壁形成。尽管没有表示出来，但仍要注意的是，在没有外延层的集成结构中，裸露的垂直侧壁是指衬底的侧壁。
肖特基二极管包括肖特基势垒金属417，肖特基势垒金属417在每个接触沟槽内，沿接触沟槽415末端的每个裸露的垂直侧壁形成。为了解释说明，在图4A中的接触沟槽415中并没有表示出肖特基势垒金属，而图4B和图4C表示的肖特基势垒金属417与MOSFET器件集成，填满了侧壁。肖特基势垒金属417构成肖特基二极管的阳极，外延层403裸露的垂直侧壁构成肖特基二极管的阴极。肖特基结418位于肖特基势垒金属417和外延层403裸露的垂直侧壁之间的交界处。绝缘物420 (例如含有硼酸的硅玻璃(BPSG))可以覆盖栅极区411和外延层403的上表面，同时使源极区413的上表面部分裸露出来(未不出)。源极金属422可以连接到源极区413以及势垒金属417上。另一种导电类型的垂直屏蔽区419可以形成在每个掺杂的本体区405中。作为示例，但不作为局限，掺杂的屏蔽区419可以为p+型掺杂区。掺杂的屏蔽区419可以沿壁415的底面，在衬底401和外延层403的纵深方向延伸至少超过肖特基结418，同时包围着接触沟槽415的底部拐角。掺杂的屏蔽区419也可以延伸到将两个掺杂的本体区405分开的外延层403裸露的垂直侧壁的底部，如图4C所示。这个掺杂的屏蔽区419在肖特基结418处，构成P-N结，用于夹断肖特基接头下方的通道区，防止从正向偏压向反向偏压切换时产生的巨大的反向漏电流。图4A-C所示的结构具有许多优于原有技术的优势。虽然肖特基二极管独立于沟槽MOSFET，但是并不需要为制备肖特基二极管专门在MOSFET之间分配专用区域。而是肖特基二极管内建于为MOSFET器件指定的区域中。此外，沿外延层403的裸露部分裸露的垂直侧壁，形成肖特基结418，从而使肖特基有效地利用了表面区域。而且，由于所形成的肖特基结沿着外延层403裸露部分的垂直侧壁，因此填装有肖特基势垒金属的接触沟槽415无需延伸超过本体区405、405’的深度。从而降低了集成结构400的复杂性，以及制备集成结构400所需的总的工艺步骤。最后，肖特基二极管受到了来自于掺杂的屏蔽区405、419以及带沟槽的栅极411的双重保护，不会在开关时产生大的漏电流。集成结构400的多种可选结构变化都在本发明的实施例范围内。图5A-5C表示依据本发明的实施例，集成结构500的多个示意图，集成结构500含有MOSFET器件和肖特基二极管。图5A表示集成结构500的正面三维视图。图5B表示集成结构500的一部分沿线B-B’的剖面图。图5C表示集成结构500的一部分沿线C-C’的剖面图。为了解释说明，接触沟槽415在图5A中表示为空的，而图5B和5C表示肖特基势垒金属417与MOSFET器件集成，并且填满了接触沟槽415。图5A-5C中的集成结构500的结构除了稍有修正之外，其他都与图4A-4C所示的集成结构400类似。在图5A-5C所示的集成结构500中，一个额外的掺杂屏蔽区521形成在外延层403的裸露部分的顶面上，以便为肖特基二极管提供额外的反向漏电流屏蔽。作为示例，但不作为局限，额外的掺杂屏蔽区521可以是一个P-型额外的掺杂屏蔽区521。图5A-5C所示的集成结构500与图4A-4C相比，同样保持了优于原有技术的优势。虽然肖特基二极管独立于沟槽M0SFET，但是并不需要为制备肖特基二极管专门在MOSFET之间分配专用区域。而是肖特基二极管内建于为MOSFET器件指定的区域中。此外，沿外延层403的裸露部分裸露的垂直侧壁，形成肖特基结418，从而使肖特基有效地利用了表面区域。而且，由于所形成的肖特基结沿着外延层403裸露部分的垂直侧壁，因此填装有肖特基势垒金属的接触沟槽415无需延伸超过本体区405、405’的深度。从而降低了集成结构500的复杂性，以及制备集成结构500所需的总的工艺步骤。最后，肖特基二极管受到了来自于掺杂的屏蔽区419、额外的掺杂屏蔽区521以及带沟槽的栅极411的三重保护，而非双重保 护，在开关时不会产生大的漏电流。图6A-6C表示依据本发明的实例，含有MOSFET器件和肖特基二极管集成结构600的多个示意图。图6A表示集成结构600的正面三维视图。图6B表示集成结构600的一部分沿线B-B’的剖面图。图6C表示集成结构600的一部分沿线C-C’的剖面图。为了方便解释说明，接触沟槽415在图6A中表示为空的，而图6B和6C表示肖特基势垒金属417与MOSFET器件集成，并且填满了接触沟槽415。图6A-6C中的集成结构600的结构除了稍有修正之外，其他都与图4A-4C所示的集成结构400类似。在图6A-6C所示的集成结构600中，掺杂屏蔽区619沿接触沟槽415的侧壁形成，沿掺杂本体区405的纵深方向延伸。掺杂屏蔽区619延伸到外延层403的一部分垂直侧壁中，沿外延层403的垂直侧壁的长度延伸，如图6B和6C所示。作为示例，但不作为局限，掺杂屏蔽区619可以是一个p+型掺杂屏蔽区。图6A-6C所示的集成结构600与图4A-4C相比，同样保持了优于原有技术的优势。虽然肖特基二极管独立于沟槽M0SFET，但是并不需要为制备肖特基二极管专门在MOSFET之间分配专用区域。而是肖特基二极管内建于为MOSFET器件指定的区域中。此外，沿外延层403的裸露部分裸露的垂直侧壁，形成肖特基结418，从而使肖特基有效地利用了表面区域。而且，由于所形成的肖特基结沿着外延层403裸露部分的垂直侧壁，因此填装有肖特基势垒金属的接触沟槽415无需延伸超过本体区405、405’的深度上方。从而降低了集成结构600的复杂性，以及制备集成结构600所需的总的工艺步骤。最后，肖特基二极管受到了来自于掺杂的屏蔽区619以及带沟槽的栅极411的双重保护，在开关时不会产生大的漏电流。依据另一个可选实例，结型势垒肖特基和MOSFET器件可以集成在不同的相邻台面结构中。图7表示一种具有该结构的器件700的示例。器件700在下方的衬底701上含有一个外延层703。用相同导电类型的掺杂物掺杂衬底和外延层。本体区705形成在外延层703的上部，用导电类型与外延层相反的掺杂物掺杂本体区705。形成在台面结构中的深沟槽容纳了栅极711和栅极绝缘物。栅极711可以通过绝缘物720实现电绝缘。用导电类型与本体区705相反的掺杂物掺杂源极区713，源极区713可以形成在栅极沟槽一侧附近的外延层最上面的部分。接触沟槽可以形成在每个栅极711的任意一侧。接触沟槽形成在源极区713附近的栅极711的一边上，从而使源极区位于接触沟槽和栅极之间。本体接触区721可以形成在接触沟槽底部附近的外延层703中。位于邻近的栅极沟槽之间的台面结构上的接触沟槽，容纳了肖特基二极管的势垒金属717。可以用覆盖着源极区713和绝缘物720的源极金属填充接触沟槽。掺杂屏蔽区719可以形成在肖特基沟槽底部附近的外延层中。掺杂屏蔽区719可以用导电类型与外延层703相反的掺杂物掺杂。与之类似，二极管沟槽顶部附近的掺杂屏蔽区719’在沟槽的任一侧，可以选择用导电类型与外延层703相反的掺杂物掺杂。沿浅沟槽的侧壁形成肖特基二极管区718。尽管MOSFET和肖特基二极管并不沿同一个台面结构，但是器件700的结构仍然具 有许多优势。例如，肖特基二极管沟槽独立于用于制备MOSFET和二极管接触区719的沟槽，不需要比本体结更深。此外，根据接触沟槽的频率，可以调节肖特基区域。而且，器件700中的肖特基二极管具有双重屏蔽的优势——鉴于接触沟槽和屏蔽区719和719’。器件700的结构可能有很高的串联肖特基电阻，但是如果肖特基区域中的台面结构宽度较宽的话，就会克服该缺点。然而，沟槽较宽会限制按比例缩小器件尺寸的能力，并且降低沟槽屏蔽。当所有的因素都在考虑范围之内时，肖特基区域较大的可调性，独立于肖特基沟槽，以及双重屏蔽的重要性可以超越其他的考虑因素。利用标准处理技术，将用于限定所需结构的一个或多个掩膜，根据需要稍作变化，就可以制备上述集成结构。作为示例，但不作为局限，制备该结构可以从重掺杂衬底401开始，轻掺杂的403外延层形成在重掺杂衬底401上，如图8A所示。可以用相反的导电类型掺杂外延层403 (例如穿过正确配置的掩膜利用离子植入)，形成本体区405、405’，并且限定含有外延层403裸露部分的台面结构408，如图8B所示。沟槽407的制备可以在这种掺杂之前或之后进行，并且布满了绝缘物409。沟槽407中未被绝缘物409占据的部分，可以用导电材料411(例如多晶硅)填充，以限定栅极电极，如图SC所示。通过合适的掩膜，本体区405、405’所选部分的额外掺杂，可以构成源极区413。接触沟槽415的制备可以在制备源极区413之前或之后进行，例如通过适当配置的接触掩膜的刻蚀。通过适当配置的掩膜进一步刻蚀，可以在接触沟槽415的底部或边缘处的每个掺杂本体区405、405’内，形成肖特基二极管的掺杂屏蔽区419。势垒金属可以布满接触沟槽415。栅极电极411以及外延层403的裸露部分可以用绝缘物(例如氧化物)覆盖，保留开口处，通过开口，源极金属可以接触源极区413，并且填充接触沟槽415的剩余部分。本发明示例提供的集成结构具有比原有结构简单、低制造成本和避免形成大的逆泄露电流的明显优势。尽管已经参照具体的较佳示例，对本发明做了详细介绍，但是仍然可能存在其他示例。因此，所附的权利要求书的意图及范围，不应局限于文中的较佳示例。相反地，本发明的范围应由所附的权利要求书及其全部等效内容决定。除非特别声明，否则本说明书中的所有可选件(包括任意附加的权利要求、摘要以及附图)都可以用目的相同、等价或类似的可选件代替。因此，除非特别声明，所述的每个可选件仅仅是一系列等价或类似可选件的其中之一。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在权利要求中，不定冠词“一个”或“一种”都指内容中的一个或多个项目的数量。权利要求
1.一种结合一个或多个场效应晶体管和肖特基二极管在轻掺杂半导体衬底组合上的集成结构，其特征在于，包括 a)多个形成在衬底组合中的沟槽，沿衬底组合的整体纵方向延伸，在所述多个沟槽之间构成多个台面结构，每个沟槽都用导电材料填充，并且通过一薄层的电介质材料与沟槽壁分开，形成一个或多个场效应晶体管的栅极区； b)两个导电类型与衬底组合相反的具有第一导电类型的掺杂本体区形成在每个台面结构中，所述的两个掺杂本体区之间被衬底组合的一个裸露部分分开，在每个掺杂本体区构成一个接触沟槽，沿衬底组合的纵深方向部分延伸； c)一对具有第二导电类型的掺杂源极区形成在每个掺杂本体区内，这对掺杂源极区位于每个接触沟槽附近的对边上；以及 d)一个含有肖特基势垒金属的肖特基二极管，肖特基势垒金属形成在两个掺杂本体区的每个接触沟槽中，在肖特基势垒金属和将两个掺杂本体区分开的衬底组合裸露部分的裸露在接触沟槽中的垂直侧壁之间的交界处形成一个肖特基结。
2.如权利要求I所述的集成结构，其特征在于，还包括一个具有第一导电类型的掺杂屏蔽区，形成在每个所述的掺杂本体区中，所述的掺杂屏蔽区沿掺杂本体区的整体纵深方向延伸到将两个掺杂本体区分开的衬底组合的裸露部分的一部分裸露在接触沟槽中的垂直侧壁中。
3.如权利要求2所述的集成结构，其特征在于，所述的掺杂屏蔽区为重掺杂。
4.如权利要求I所述的集成结构，其特征在于，所述的衬底组合是一个衬底。
5.如权利要求I所述的集成结构，其特征在于，所述的衬底组合是一个具有外延层形成在上面的衬底。
6.如权利要求5所述的集成结构，其特征在于，将两个掺杂本体区分开的所述的衬底组合裸露部分是外延层。
7.如权利要求2所述的集成结构，其特征在于，所述的掺杂屏蔽区包围着掺杂本体区内形成的接触沟槽的所有的底部拐角，并且延伸到衬底组合裸露部分裸露在接触沟槽中的垂直侧壁的底部中。
8.如权利要求6所述的集成结构，其特征在于，还包括一个具有第一导电类型的额外的掺杂屏蔽区，形成在将两个掺杂本体区分开的衬底组合的裸露部分的顶面中。
9.如权利要求2所述的集成结构，其特征在于，所述的掺杂屏蔽区沿本体区形成的接触沟槽的整体宽度或长度延伸，掺杂屏蔽区也形成在衬底组合裸露部分的一部分裸露在接触沟槽中的垂直侧壁中，掺杂屏蔽区沿裸露的垂直侧壁的整体长度延伸。
10.如权利要求I所述的集成结构，其特征在于，所述的第一导电类型为p型。
11.如权利要求I所述的集成结构，其特征在于，所述的第二导电类型为n型。
12.如权利要求I所述的集成结构，其特征在于，所述的肖特基二极管和所述的一个或多个MOSFET器件集成在不同的邻近台面结构中。
13.一种用于制备结合一个或多个场效应晶体管和肖特基二极管在轻掺杂半导体衬底组合上的集成结构的方法，其特征在于，包括 a)在衬底组合中制备多个沟槽，并且沿衬底组合的整体纵深方向延伸，在所述多个沟槽之间构成多个台面结构；b)用导电材料填充每个沟槽，与沟槽壁通过一薄层电介质材料分开，构成一个或多个场效应晶体管的栅极区； c)在每个台面结构中制备两个导电类型与每个台面结构内的衬底相反的具有第一导电类型的掺杂本体区，衬底组合的裸露部分将两个掺杂本体区分开，在每个掺杂本体区形成一个接触沟槽，沿衬底组合的一部分纵深方向延伸； d)在每个掺杂本体区内，制备一对具有第二导电类型的掺杂源极区，这对掺杂源极区位于每个接触沟槽附近的对边上；并且 e)在两个掺杂本体区的每个接触沟槽内，制备含有肖特基势垒金属的肖特基二极管，在肖特基势垒金属和将两个掺杂本体区分开的衬底组合的裸露部分的裸露在接触沟槽中的垂直侧壁之间的交界处，肖特基势垒金属形成一个肖特基结。
14.如权利要求13所述的方法，其特征在于，还包括在每个掺杂本体区内制备具有第一导电类型的掺杂屏蔽区，掺杂屏蔽区沿掺杂本体区的整体纵深方向延伸到将两个掺杂本体区分开的衬底组合的裸露部分的一部分裸露在接触沟槽中的垂直侧壁中。
15.如权利要求14所述的方法，其特征在于，所述的掺杂屏蔽区为重掺杂。
16.如权利要求13所述的方法，其特征在于，所述的衬底组合是一个衬底。
17.如权利要求13所述的方法，其特征在于，所述的衬底组合是一个上方具有外延层的衬底。
18.如权利要求17所述的方法，其特征在于，将两个掺杂本体区分开的所述的衬底组合的裸露部分为外延层。
19.如权利要求14所述的方法，其特征在于，所述的掺杂屏蔽区包围着掺杂本体区内形成的接触沟槽的所有底部拐角，并且延伸到衬底组合的裸露部分裸露在接触沟槽中的垂直侧壁的底部中。
20.如权利要求14所述的方法，其特征在于，还包括在将两个掺杂本体区分开的衬底组合的裸露部分的顶面内，制备一个具有第一导电类型的额外掺杂屏蔽区。
21.如权利要求14所述的方法，其特征在于，掺杂屏蔽区沿本体区内形成的接触沟槽的侧壁的整体宽度或长度延伸，掺杂屏蔽区还形成在衬底组合裸露部分的一部分裸露在接触沟槽中的垂直侧壁中，掺杂屏蔽区沿裸露的垂直侧壁的整体长度延伸。
22.如权利要求13所述的方法，其特征在于，所述的第一导电类型为p型。
23.如权利要求13所述的方法，其特征在于，所述的第二导电类型为n型。
24.如权利要求13所述的方法，其特征在于，所述的肖特基二极管和所述的一个或多个MOSFET器件集成在不同的邻近台面结构中。
全文摘要
本发明涉及一种在MOSFET器件中集成肖特基二极管的新方法，以及一种将场效应晶体管和肖特基二极管组合在一起的集成结构。其中，形成在衬底组合中的多个沟槽沿衬底组合的纵深方向延伸，并在多个沟槽之间构成台面结构。用导电材料填充每个沟槽，与沟槽侧壁通过电介质材料分开，形成一个栅极区。每个台面结构中的两个第一导电类型的本体区构成势阱，一部分位于衬底组合的纵深方向中。衬底组合的裸露部分将本体区分开。每个本体区中第二导电类型的源极区在每个势阱附近的对边上。每个势阱中的肖特基势垒金属在交界处形成肖特基结，衬底组合的裸露部分裸露的垂直侧壁将本体区分开。
文档编号H01L27/06GK102738211SQ201210067439
公开日2012年10月17日 申请日期2012年3月5日 优先权日2011年4月4日
发明者伍时谦, 安荷·叭剌, 苏毅, 雷燮光 申请人:万国半导体股份有限公司