专利名称：半导体器件的制作方法
技术领域：
本发明的实施方式涉及半导体器件。
背景技术：
具有如下半导体器件具有使MOSFET(MetalOxide SemiconductorField EffectTransistor)的栅电极、肖特基势垒ニ极管的阳极电极等，在半导体区域的主面方向及深度方向上延伸的构造。在该半导体器件中，实质的动作区域在主面方向及深度方向上扩展，所以可以达成导通电阻的降低。另ー方面，栅电极的厚度一定，若将用于得到期望的Vth(栅极导通电压)的栅极绝缘膜薄膜化，则有时发生耐压下降、电容增加的情形。在这样的半导体器件中，期望耐压的进ー步提高及电容的进ー步降低。
发明内容
本发明的实施方式提高半导体器件的耐压，而且谋求电容的降低。实施方式涉及的半导体器件具备衬底、第I导通部、第2导通部、半导体部、第I电极部、第2电极部、第I绝缘部和第2绝缘部。第I导通部在与衬底的主面正交的第I方向上延伸设置。第2导通部在第I方向上延伸，且沿着与第I方向正交的第2方向与第I导通部分离设置。半导体部包括设在第I导通部和第2导通部之间、且基于第I杂质浓度的第I导电型的第I半导体区域。第I电极部在第I导通部和第2导通部之间在第I方向上延伸而设置。第2电极部在第I电极部和第2导通部之间在第I方向上延伸、且与第I电极部分尚而设置。第I绝缘部设置在第I电极部和半导体部之间，在第I电极部的边界面的法线方向具有第I厚度。第2绝缘部设置在第2电极部和半导体部之间，在第2电极部的边界面的法线方向上具有比第I厚度还厚的第2厚度。根据本发明的实施方式，可以提高半导体器件的耐压，而且谋求电容的降低。
图1是例示出第I的实施方式涉及的半导体器件的构成的示意性的立体图。图2(a) (b)是例示出剖面及电场强度分布的示意图。
图3(a) 图8是例示出半导体器件的制造方法的示意性的立体图。图9 (a) 图17 (b)是对沟槽内构造的变化例进行说明的图。图18(a) (j)是说明沟槽内构造的制造方法(之一)的示意图。图19(a) (f)是说明沟槽内构造的制造方法(之ニ)的示意图。图20(a) ⑴是说明沟槽内构造的制造方法(之三)的示意图。图21(a) (f)是说明沟槽内构造的制造方法(之四)的示意图。图22(a) (f)是说明沟槽内构造的制造方法(之五)的示意图。图23(a) (e)是说明沟槽内构造的制造方法(之六)的示意图。 图24(a) (f)是说明沟槽内构造的制造方法(之七)的示意图。图25(a) (g)是说明沟槽内构造的制造方法(之八)的示意图。图26是例示出第2的实施方式涉及的半导体器件的构成的示意性的立体图。图27(a) (b)是例示出剖面及电场强度分布的示意图。图28 图30是例示出半导体器件的制造方法的示意性的立体图。图31(a) 图32(b)是对半导体器件的变化例进行说明的图。图33是说明第2电极部的其他例子的示意性的立体图。图34是说明第I绝缘部的其他例子的示意性的立体图。图35是例示出第3的实施方式涉及的半导体器件的构成的示意性的立体图。图36 (a) 图42 (b)是对沟槽内的构造的变化例进行说明的图。图43(a) (f)是说明沟槽内构造的制造方法的示意图。图44(a) (f)是说明沟槽内构造的制造方法的示意图。图45是例示出第4的实施方式涉及的半导体器件的构成的示意性的立体图。图46是说明第4的实施方式涉及的半导体器件的构成的示意性的平面图。图47 图49是例示出第4的实施方式涉及的半导体器件的其他构成的示意性的平面图。图50是例示出其他电场缓和区域的示意性的立体图。图51是示出參考例的示意性的立体图。
具体实施例方式以下，根据
本发明的实施方式。并且，附图是示意性的或者概念性的图，各部分的厚度和宽度的关系，部分间的大小的比例系数等，不必限于与现实的东西相同。而且，即使是表示相同部分的情况，也有相互的尺寸、比例系数因附图而异地表示的情況。而且，在本申请说明书和各图中，有关已示出的图，对于与如上所述的要素相同的要素附加相同的符号并适当省略详细的说明。实施方式中，作为ー个例子，例举了将第I导电型设为n型、将第2导电型设为p型的具体例。而且，n+、n、rT及p+、p、p—的标记,表示各导电型的杂质浓度的相对高低。S卩，n+表示与n相比，n型的杂质浓度相对高，n_表示与n相比，n型的杂质浓度相对低。而且，P+表示与P相比，P型的杂质浓度相对高，P_表示与P相比，P型的杂质浓度相对低。
而且，在实施方式中，进行使用了 XYZ坐标系的说明。(第I的实施方式)图1是例示出第I的实施方式涉及的半导体器件的构成的示意性的立体图。在图1中，将与衬底5的主面5a正交的方向设为Z轴方向(第I方向)，将与Z轴方向正交的方向设为X轴方向(第2方向)及Y轴方向(第3方向)，来不出半导体器件110的一部分断裂的示意性的立体图。图1所例示的半导体器件110是M0SFET。在图1中，为了便于说明，仅示出半导体器件110的一部分。半导体器件110具备衬底5、第I导通部10、第2导通部20、半导体部30、第I电极部40、第2电极部50、第I绝缘部60和第2绝缘部70。在半导体器件110中，作为衬底5，例如使用n+的半导体衬底。半导体衬底例如是娃晶片。 第I导通部10在衬底5之上于Z轴方向上延伸设置。图1所例示的半导体器件110中，第I导通部10是n+源极部。n+源极部起到MOSFET的例如源极的作用。第2导通部20在衬底5之上于Z轴方向延伸设置。第2导通部20沿着X轴方向与第I导通部10分离设置。图1所例示的半导体器件110中，第2导通部20是从衬底5的主面5a在Z轴方向上竖起的n+柱体部。n+柱体部起到MOSFET的例如漏极的作用。半导体部30设置在第I导通部10和第2导通部20之间。半导体部30埋入在Z轴方向上延伸的第I导通部10和第2导通部20之间。半导体部30包括基于第I杂质浓度的n型的第I半导体区域31。第I半导体区域31是n型漂移区域。第I半导体区域31与第2导通部20及衬底5相接。半导体部30在第I半导体区域31和第I导通部10之间，包括p型的第2半导体区域32。第2半导体区域32是p型基区。第2半导体区域32与第I导通部10及第I半导体区域31相接。第I电极部40在第I导通部10和第2导通部20之间于Z轴方向上延伸设置。第I电极部40是MOSFET中的栅电极。第I电极部40从第I导通部10沿着X轴方向贯穿第2半导体区域32，到第I半导体区域31的中途为止形成。第2电极部50在第I电极部40和第2导通部20之间于Z轴方向上延伸设置。第2电极部50与第I电极部40分离设置。第2电极部50例如是与MOSFET的源电极相同的电位。并且，第2电极部50也可以固定于接地电位。在实施方式中，将第2电极部50作为源电极。第2电极部50例如沿着X轴方向与第I电极部40分离设置。第2电极部50设置在第I电极部40和第2导通部20之间的第I半导体区域31内。第I绝缘部60设置在第I电极部40和半导体部30之间。第I绝缘部60在第I电极部40的边界面的法线方向上具有第I厚度tl。在此，所谓“第I绝缘部60的厚度”，是指在设有第I绝缘部60的第I电极部40和半导体部30之间的间隙，沿着第I电极部40的边界面的法线方向的、第I电极部40的边界面和半导体部30的边界面之间的距离。在MOSFET中，第I绝缘部60是栅极绝缘膜。第I绝缘部60沿着X轴方向贯穿第2半导体区域32地设置。因此，第I厚度tl为沿着第I电极部40的边界面的法线方向的、第I电极部40的边界面和第2半导体区域32的边界面之间的距离。第2绝缘部70设置在第2电极部50和半导体部30之间。第2绝缘部70在第2电极部50的边界面的法线方向上具有比第I厚度tl还厚的第2厚度t2。在此，所谓“第2绝缘部70的厚度”，是指在设有第2绝缘部70的第2电极部50和半导体部30之间的间隙，沿着第2电极部50的边界面的法线方向的、第2电极部50的边界面和半导体部30的边界面之间的距离。在实施方式中，将第2绝缘部70称作源极绝缘膜。半导体器件110分别具备至少ー个第I导通部10、第2导通部20、半导体部30、第I电极部40、第2电极部50、第I绝缘部60及第2绝缘部70。在图1所例示的半导体器件110中，ー个第I导通部10 (n+源极部)在Y轴方向上延伸，以该第I导通部10为中心，在X轴方向的一侧及另一侧分别设有第2导通部20 (n+ 柱体部)。而且，第I电极部40及第2电极部50以第I导通部10为中心呈线对称地设置。而且，呈线对称设置的第I电极部40及第2电极部50的组，沿着Y轴方向以规定的间隔设置多个组。例如，在半导体器件110中，设有多个第I导通部10及多个第2导通部20。多个第I导通部10和多个第2导通部20,在X轴方向上,各ー个地交替配置。然后，图1所表不出的第I电极部40、第2电极部50、第I绝缘部60及第2绝缘部70被反复配置。第2绝缘部70的沿着Z轴方向的深度d2与第I绝缘部60的沿着Z轴方向的深度dl相同也可以。并且，深度d2优选比深度dl还深。由此，可以谋求第2绝缘部70的底部的耐压下降的改善和电容的降低。在图1中，为了便于说明，省略了与第I电极部40 (栅电极)导通的栅极布线，与第I导通部10 (n+源极部)及第2电极部50 (源电极)导通的源极布线及与第2导通部20 (n+柱体部)导通的漏极布线。栅极布线及源极布线在图1所例示的半导体器件110的Z轴方向上侧(衬底5的主面5a侧)隔着层间绝缘膜而形成。漏极布线设置在图1所例示的半导体器件110的Z轴方向下侧(衬底5的与主面5a相反ー侧)。图1所表示出的箭头例示出电子的流动。在半导体器件110中，若在第I电极部40(栅电极)上施加超过阈值的电压，则在第2半导体区域32(p型基区)形成沟道，电流流向与第I导通部10 (n+源极部)对置的第2导通部20 (n+柱体部)。由此，可以实现低导通电阻。在半导体器件110中，在是第I绝缘部60及第2绝缘部70的至少一方和衬底5之间的半导体部30、且第I绝缘部60及第2绝缘部70侧，设有电场缓和区域33。在电场缓和区域33，使用基于p型半导体(硅)的第5浓度区域P5、基于比电阻(电阻率)比第I半导体区域31高的n_半导体(硅)的第6浓度区域N6。通过设置电场缓和区域33，可以缓和第I导通部10的衬底5侧的端部处的电场集中，并提高耐压。图2(a) (b)是例示出剖面及电场强度分布的示意图。图2 (a)是图1所示的Zl部的在Z轴方向上看的示意性的平面图。在图2(a)中，表不出以第I导通部10为中心的、一侧的第I电极部40及第2电极部50。图2(b)例不出图2(a)所示的X-X线的位置的电场强度分布。图2(b)的位置(Position)的轴表示出X-X线的位置，Eint的轴示出电场强度。
如图2(a)所示出的那样，在第I电极部40和第2半导体区域32之间，设有具有第I厚度tl的第I绝缘部60。而且，在第2电极部50和第I半导体区域31之间，设有具有第2厚度t2的第2绝缘部70。第2厚度t2比第I厚度tl还厚。这样，通过将第2绝缘部70 (源极绝缘膜)的第2厚度t2设置得比第I绝缘部60 (栅极绝缘膜)的第I厚度11还厚，来实现使第I电极部40 (栅电扱)的第2导通部20侧的端部处的电场的集中缓和的场板沟槽构造(以下，简称为“FP构造”)。由此，与没有FP构造的构造相比，谋求栅极电容的降低。在这样的FP构造中，在第2电极部50 (源电极)的第2导通部20 (n+柱体部)侧具有电场，而且，在第I绝缘部60 (栅极绝缘膜)及第2绝缘部70 (源极绝缘膜)的边界部分也具有电场。由此，如图2(b)所示出的那样，在电场上设有2座山，使这些山的大小保持平衡，从而可以提高耐压。而且，即使将第I半导体区域31 (n型漂移区域)的第I杂质浓度设置得低也能得到充分的耐压，可以谋求导通电阻的降低。
在此，对參考例进行说明。图51是示出參考例的示意性的立体图。如图51所示出的那样，在參考例涉及的半导体器件190中，作为栅电极的第I电极部40，在Z轴方向看，设置在从第I导通部10到第I半导体区域31的中途。在图1所例示的半导体器件110中，与第I电极部40分离设置第2电极部50，但在图51所例示的半导体器件190中，未设第2电极部50。半导体器件190的第I绝缘部60的厚度是均匀的。因此，栅极电容与实质的FET面积(M0SFET的栅电极和栅极绝缘膜的对置面积)的増加成比例地増加。在栅极电容增加时，在高速开关所需要的电源电路等中使用了半导体器件190的情况，开关损耗变大。而且，第I绝缘部60的底部处的厚度薄，所以容易招致耐压的下降。与之相对，在实施方式涉及的半导体器件110中，设置基于第2电极部50及第2绝缘部70的FP构造，所以可以谋求耐压的提高及栅极电容的降低。接着，对半导体器件110的制造方法进行说明。图3(a) 图8是例示出半导体器件的制造方法的示意性的立体图。首先，通过图3 (a) (d)所表示出的エ序，形成衬底5、第2导通部20及半导体部30。首先，如图3(a)所示出的那样，在衬底5的主面5a上，例如外延生长半导体部30的第I半导体区域31。衬底5例如是n+硅晶片。第I半导体区域31例如是n型硅的外延层。接着，在第I半导体区域31之上形成掩膜图形81。在掩膜图形81中例如使用氧化硅。在掩膜图形81中，通过光刻而在形成第2导通部20的位置设置开ロ。接着，如图3 (b)所示出的那样，借助设有开ロ的掩膜图形81，对第I半导体区域31及衬底5进行蚀刻。在蚀刻中，例如使用RIE (Reactive IonEtching)。由此，以从第I半导体区域31到达衬底5的中途的深度，形成沟槽Tl。而且，沟槽Tl在Y轴方向上延伸形成。接着，如图3(c)所示出的那样，在沟槽Tl内埋入第2导通部材料20A。在第2导通部材料20A中，例如使用高杂质浓度的多晶硅。到掩膜图形81之上为止形成第2导通部材料20A。
接着，到沟槽Tl的开ロ部露出为止，除去第2导通部材料20A及掩膜图形81。第2导通部材料20A及掩膜图形81例如通过CMP (ChemicalMechanical Polishing)除去。由此，如图3(d)所示出的那样，在沟槽Tl内形成第2导通部20。第2导通部20从衬底5的主面5a在Z轴方向上延伸，而且也在Y轴方向上延伸设置。在此，沿着图4来说明第2导通部20的其他形成方法。首先，如图4(a)所示出的那样，在衬底5的主面5a上，形成掩膜图形82。在掩膜图形82中，例如使用氧化硅。掩膜图形82通过光刻而在形成第2导通部20的位置以外设
置开ロ。 接着，如图4(b)所示出的那样，借助掩膜图形82对衬底5进行蚀刻。通过该蚀刻而除去的部分称作宽沟槽WT。另ー方面，被掩膜图形82掩盖的部分，成为从衬底5在Z轴方向上延伸的第2导通部20。接着，如图4(c)所示出的那样，在衬底5之上例如外延生长第I半导体材料31A。第I半导体材料31A例如是n型硅。第I半导体材料31A埋入衬底5之上的多个第2导通部20之间，即宽沟槽WT内。埋入宽沟槽WT内的第I半导体材料31A成为第I半导体区域31。接着，将第I半导体材料31A的一部分除去。在此，到第2导通部20的上部露出为止,除去第I半导体材料31A。第I半导体材料31A例如通过CMP而除去。由此，如图4(d)所示出的那样，在衬底5上形成第2导通部20及第I半导体区域31。第2导通部20从衬底5的主面5a在Z轴方向上延伸，而且在Y轴方向上也延伸设置。在通过图3或图4所示的某ーエ序形成第2导通部20之后，顺序地进行图5 图8所示的エ序。并且，在图5 图8中，例示出通过图4所表示出的エ序形成了第2导通部20的情況。首先，如图5(a)所示出的那样，在第I半导体区域31及第2导通部20之上形成掩膜图形83。在掩膜图形83中，例如使用氧化硅。在掩膜图形83中，通过光刻而在形成第2半导体区域32的位置设置开ロ。然后，借助设有开ロ的掩膜图形83，对第I半导体区域31进行蚀刻。在蚀刻中，例如使用RIE (Reactive Ion Etching)。由此，以从第I半导体区域31的上表面到达中途的深度，形成沟槽T3。而且，沟槽T3在Y轴方向上延伸形成。接着，如图5(b)所示出的那样，在沟槽T3内埋入第2半导体材料32A。第2半导体材料32A例如通过外延生长而埋入沟槽T3内地形成。第2半导体材料32A例如是p型硅。之后，在第2半导体材料32A、第I半导体区域31及第2导通部20之上形成掩膜图形84。在掩膜图形84中，例如使用氧化硅。在掩膜图形84中，通过光刻而在形成第I导通部10位置的设置开ロ。然后，借助设有开ロ的掩膜图形84，对第2半导体材料32A进行蚀刻。在蚀刻中，例如使用RIE (Reactive Ion Etching)。由此，以从第2半导体材料32A的上表面到达中途的深度，形成沟槽T4。而且，沟槽T4在Y轴方向上延伸形成。接着，如图5(c)所示出的那样，在沟槽T4内埋入第I导通部材料10A。第I导通部材料IOA例如通过外延生长而埋入沟槽T4内地形成。第I导通部材料IOA例如是n+型硅。通过CMP将掩膜图形84除去。由此，在沟槽T4内形成第I导通部10。而且，在第I导通部10的外侧的沟槽T3内，形成第2半导体区域32。接着，如图6所示出的那样，形成沿着X轴方向的沟槽T5(第I沟槽)。沟槽T5的沿着Z轴方向的深度，比第I导通部10的沿着Z轴方向的深度还浅。沟槽T5的在Z轴方向看的开ロ，贯穿第I导通部10及第2半导体区域32，到第I半导体区域31的中途为止设置。在图6所表示出的例中，以第I导通部10为中心，在X轴方向的ー侧及另ー侧，沟槽T5的开ロ分别延伸地形成。由此，可以从ー个沟槽T5，以第I导通部10为中心而线对称地形成第I电极部40及第2电极部50的组。对于在沟槽T5的Z轴方向上看的开ロ的沿着Y轴方向的宽度，具有第I宽度wl和第2宽度《2。第2宽度《2比第I宽度wl还宽。在第I宽度wl的部分，形成第I电极·部40。在第2宽度《2的部分，形成第2电极部50。通过沟槽T5的第I宽度wl及第2宽度w2，可以设定第I绝缘部60的第I厚度tl及第2绝缘部70的第2厚度t2。而且，通过改变沟槽T5的在Z轴方向看的开ロ的形状，可以使沟槽T5内的构造(第I电极部40、第2电极部50、第I绝缘部60及第2绝缘部70的构造)，对应于各种变化例。而且，在设有电场缓和区域33的情况下，在沟槽T5的底部BM，进行杂质注入，形成电场缓和区域33。例如，向沟槽T5的底部BM倾斜地离子注入硼(B)，进行热扩散。通过B的离子注入及热扩散而形成的电场缓和区域33，是杂质浓度比基于p型半导体的第5浓度区域或者半导体部30 (第I半导体区域31)还低的基于n-型半导体的第6浓度区域N4。接着，如图7所示出的那样，在沟槽T5的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。然后，如图8所示出的那样，在沟槽T5内形成第I电极部40和第2电极部50。在第I电极部40及第2电极部50中，例如使用多晶硅。在第I电极部40和第2半导体区域32之间设置的绝缘膜60A成为第I绝缘部60。而且，在第2电极部50和第I半导体区域31之间设置的绝缘膜60A成为第2绝缘部70。由此，半导体器件110完成。根据上述说明的制造方法，通过改变沟槽T5的在Z轴方向上看的开ロ的形状，可以容易地实现各种FP构造。即，在所谓平面型的MOS构造中设置了基于沟槽的FP构造的情况下，需要设置用于在沟槽的深度方向(从开ロ向底部的方向)的中途的位置形成源极绝缘膜的宽度部分，制造非常困难。在上述说明的制造方法中，由于出现在沟槽T5的开ロ面形成源极绝缘膜的宽度部分，所以即使在所谓平面型的MOS构造中不能实现的复杂的FP构造也能各易地制造。在实施方式中，应用上述的制造方法，实现半导体器件110的各种沟槽T5内的构造。接着，对沟槽T5内的构造的变化例进行说明。图9 (a) 图17 (b)是对沟槽内构造的变化例进行说明的图。在图9 图17的各图中，(a)是图1所示的Zl部的示意性的平面图，(b)是例示出(a)所示的线的位置的电场强度分布。并且，在各图中，在(a)中，表示出以第I导通部10为中心的一侧的第I电极部40及第2电极部50。因此，在第I电极部40及第2电极部50的组以第I导通部10为中心呈线对称地设置的情况下，形成以图中一点划线O为中心而使(a)所示的各部反转的样子。以下，为了便于说明，进行仅例示出以第I导通部10为中心的一侧的第I电极部40及第2电极部50的组的说明。在图9(a)所表示出的沟槽内构造中，在Z轴方向上看的沟槽T5的开ロ，沿着X轴方向，从第I导通部10的中途到第I半导体区域31的中途设置。即，在Z轴方向看的沟槽T5的开ロ不贯穿第I导通部10。由于沟槽T5的开ロ不贯穿第I导通部10，所以在第I电极部40和第I导通部10之间设有第3绝缘部80。第3绝缘部80与第I绝缘部60 —体地形成。如图9(b)所示出的那样，在图9(a)所例示的沟槽内构造的B-B线，在电场中设有2座山，使这些山的大小保持平衡，从而可以提高耐压。根据这样的构造，与沟槽T5的开ロ贯穿第I导通部10的构造相比较，可以使与第 I导通部10接触的绝缘部的区域较小。由此，可以谋求栅极电容的降低及第I导通部10的导通区域的扩大。而且，通过栅极电容的降低及第I导通部10的导通区域的扩大，可以达成源极电阻的降低引起的低导通电阻。在图10(a)所表示出的沟槽内构造中，与图9(a)所表示出的构造一祥，沟槽T5的在Z轴方向看的开ロ不贯穿第I导通部10。在图10(a)所表示出的例中，第3绝缘部80的厚度(第3厚度t3)变得比第I绝缘部60的第I厚度tl还厚。在此，所谓“第3绝缘部80的厚度”，是指在设有第3绝缘部80的第I电极部40和第I导通部10之间的间隙，沿着第I电极部40的边界面的法线方向的、第I电极部40的边界面和第I导通部10的边界面之间的距离。如图10(b)所示出的那样，在图10(a)所例示的沟槽内构造的C-C线，在电场中设有2座山，使这些山的大小保持平衡，从而可以提高耐压。根据这样的构造，由于与图9(a)所表示出的构造相比，第3绝缘部80的第3厚度t3较厚，所以可以进一歩谋求栅极电容的降低。由此，可以达成导通电阻的进ー步降低。在图11(a)所表示出的沟槽内构造中，在第I电极部40的第I导通部10侧，设有第3电极部65。第3电极部65是与第2电极部50相同的同电位。在第3电极部65和第I导通部10之间设有第4绝缘部90。第4绝缘部90的厚度(第4厚度t4)比第I绝缘部60的第I厚度tl还厚。第4厚度t4例如与第2绝缘部70的第2厚度t2大致相同。在此，所谓“第4绝缘部90的厚度”，是指在设有第4绝缘部90的第I电极部40和第I导通部10之间的间隙，沿着第I电极部40的边界面的法线方向的、第I电极部40的边界面和第I导通部10的边界面之间的距离。如图11(b)所示出的那样，在图11(a)所例示的沟槽内构造的D-D线，在电场中设有2座山，使这些山的大小保持平衡，从而可以提高耐压。根据这样的构造，通过将与第I导通部10相接的绝缘部(第4绝缘部90)设置得较厚，与图10(a)所表示出的构造相比较，可以进一歩谋求栅极电容的降低。由此，可以达成导通电阻的进ー步降低。在图12(a)所表示出的沟槽内构造中，第2电极部50分割成2个副电极部501及502。副电极部501及502沿着X轴方向相互分离地配置。在副电极部502和第I半导体区域31之间设置的第2绝缘部70的厚度t22，比在副电极部501和第I半导体区域31之间设置的第2绝缘部70的厚度t21还厚。S卩，第2绝缘部70的厚度从第I导通部10向第2导通部20逐渐増大。如图12(b)所示出的那样，在图12(a)所例示的沟槽内构造的E-E线，在电场中设有3座山。S卩，在第I电极部40的第2导通部20侧的端部、副电极部501的第2导通部20侧的端部、及副电极部502的第2导通部20侧的端部，电场表现得较強。根据这样的构造，可以将电场分布分担在3座山上，可以谋求耐压提高。而且，使第I半导体区域31的第I杂质浓度为较高也可以得到充分的耐压，可以谋求导通电阻的降低。并且，在图12(a)所表示出的例中，虽然将第2电极部50分割成2个副电极部501及502，但也可以分割成更多的副电极部。·在图13(a)所表示出的沟槽内构造中，第2电极部50分割成3个副电极部501、502及503。副电极部501、502及503沿着X轴方向相互分离地配置。在副电极部501和第I半导体区域31之间设置的第2绝缘部70的厚度t21、在副电极部502和第I半导体区域31之间设置的第2绝缘部70的厚度t22、及副电极部503和第I半导体区域31之间设置的第2绝缘部70的厚度t23，从第I导通部10向第2导通部20反复增减。在图13(a)所表示出的例中，厚度t22变得比厚度t21还薄，厚度t23变得比厚度t22还厚。S卩，从第I导通部10向第2导通部20，按照厚、薄、厚的顺序设置第2绝缘部70的厚度。如图13(b)所示出的那样，在图13(a)所例示的沟槽内构造的F-F线，在电场中设有4座山。S卩，在第I电极部40的第2导通部20侧的端部、副电极部501的第2导通部20侧的端部、副电极部502的第2导通部20侧的端部、及副电极部503的第2导通部20侧的端部，电场表现得较強。根据这样的构造，可以将电场分布分担在4座山上，可以抑制电场的谷。由此，可以谋求进ー步的耐压提高。而且，即使将第I半导体区域31的第I杂质浓度设置为较高，也可以得到充分的耐压，可以谋求导通电阻的进ー步降低。并且，在图13 (a)所表示出的例中，虽然将第2电极部50分割成3个副电极部501、502及503，但也可以分割成更多的副电极部。在图14(a)所表示出的沟槽内构造中，是将图13(a)所表示出的第2电极部50分割成更多的副电极部的例子。在图14(a)所表示出的构造中，第2电极部60分割成7个副电极部501 507。在各副电极部501 507和第I半导体区域31之间设置的第2绝缘部70的厚度，交替地反复增減。如图14(b)所示出的那样，分割第2电极部60的数量越多，电场强度的谷就越减少。在图14(b)中，例示出图14(a)所例示的沟槽内构造的G-G线的电场强度分布。通过设置7个副电极部501 507，电场强度分布变为接近平坦的状态。根据这样的构造，可以谋求进ー步的耐压提高及导通电阻的降低。在图15(a)所表示出的沟槽内构造中，是第2绝缘部70的厚度沿着第2电极部50的X轴方向而反复增减的构造。在该构造中，第2电极部50的沿着Y轴方向的宽度基本一定。另ー方面，沟槽T5的沿着Y轴方向的宽度沿着X轴方向反复宽窄地设置。与该沟槽T5的宽度的宽窄相对应，第2绝缘部70的厚度的增减反复。如图15(b)所示出的那样，在图15(a)所例示的沟槽内构造的H-H线，电场强度分布变为接近平坦的状态。根据这样的构造，可以谋求进ー步的耐压提高。而且，即使将第I半导体区域31的第I杂质浓度设置得高也可以得到充分的耐压，可以谋求导通电阻的进ー步降低。在图16(a)所表示出的沟槽内构造中，第I电极部40沿着X轴方向而贯穿第I导通部10及第2半导体区域32，到第I半导体区域31的中途为止延伸。而且，在第I电极部40和第I半导体区域31之间第I绝缘部60的厚度，从第I导通部10向第2导通部20反
复增减。如图16(b)所示出的那样，在图16(a)所例示的沟槽内构造的1_1线，电场强度分 布变为接近平坦的状态。根据这样的构造，可以谋求进ー步的耐压提高。而且，即使将第I半导体区域31的第I杂质浓度设置得高也可以得到充分的耐压，可以谋求导通电阻的进ー步降低。在图17(a)所表示出的沟槽内构造中，第I电极部40的沿着Y轴方向的宽度wl2变得比第2电极部50的沿着Y轴方向的宽度《12还宽。在该构造中，沟槽T5的沿着Y轴方向的宽度基本一定。因此，通过与第I电极部40的宽度wll相比，将第2电极部50的宽度《12形成得窄，可以将第2绝缘部70的厚度形成得比第I绝缘部60的厚度还厚。如图17(b)所示出的那样，在图17(a)所例示的沟槽内构造的J-J线，在电场中设有2座山，使这些山的大小保持平衡，从而可以提高耐压。而且，在该构造中，第I电极部40的宽度wll比其他构造还宽，所以可以降低第I电极部40的电阻(栅极电阻)。接着，对上述说明的沟槽内构造的制造方法进行说明。图18(a) (j)是说明沟槽内构造的制造方法(之一)的示意图。图18(a) (e)是按照エ序顺序来示出图1所示的Zl部的示意性的平面图。图18(f) (j)分别与图18(a) (e)相对应地示出图1所示的Z2部的示意性的剖面图。为了便于说明，仅例示出沟槽T5的内部的状态。图18所表示出的制造方法，是图2(a)、图9(a)、图10(a)及图11(a)所表示出的沟槽内构造的制造方法的例子。在这些沟槽内构造的制造方法中，仅沟槽T5的在Z轴方向看的开ロ的形状、即掩膜图形的开ロ形状不同。因此，作为代表，以图2(a)所表示出的沟槽内构造为例进行说明。首先，如图18(a)及图18(f)所示出的那样，形成沟槽T5。沟槽T5的在Z轴方向看的开ロ的沿着Y轴方向的宽度为宽度wl及《2。宽度w2比宽度wl还宽。宽度从沟槽T5的宽度wl的部分向宽度w2的部分徐徐地变宽。由此，沟槽T5的开ロ形状为瓶型。接着，如图18(b)及图18(g)所示出的那样，在沟槽T5的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。接着，如图18(c)及图18(h)所示出的那样，在沟槽T5内的绝缘膜60A之上形成第I电极膜40A。第I电极膜40A例如是含有杂质的多晶硅。第I电极膜40A淀积在绝缘膜60A之上。在此，第I电极膜40A埋入沟槽T5的宽度wl的部分中，在沟槽T5的宽度《2的部分残留空间Rl地形成。即，在沟槽T5的宽度窄的部分(宽度wl的部分)，埋入第I电极膜40A，在沟槽T5的宽度宽的部分(宽度w2的部分)，不完全地埋入第I电极膜40A。接着，如图18(d)及图18⑴所示出的那样，将第I电极膜40A的一部分氧化。即，在作为第I电极膜40A例如使用多晶硅的情况下，在氧环境下进行氧化处理，使一部分成为氧化硅膜。第I电极膜40A的氧化从在空间Rl露出的部分、及宽度wl的部分的上表面(露出部分)开始进行。通过该氧化，在宽度w2的部分形成第2绝缘部70。在空间Rl露出的第I电极膜40A被充分氧化，可以形成膜厚较厚的第2绝缘部70。另ー方面，虽然宽度wl的部分从上表面(露出部分)到内部的一部分被氧化，但未被氧化而残留的部分成为第I电极部40。位于第I电极部40和沟槽T5的内壁之间的绝缘膜60A，成为第I绝缘部60。由于第I电极部40是第I电极膜40A未被氧化而残留的部分，所以与第I电极部40相接的第I绝缘部60的厚度維持形成绝缘膜60A时的膜厚不变。 即，栅极绝缘膜的膜厚被正确地设定。通过上述氧化处理，空间Rl变为比空间Rl稍窄的空间R2。这时因为，在宽度w2的部分形成的第I电极膜40A的膜厚因氧化而増加。接着，如图18(e)及图18(j)所示出的那样，在被第2绝缘部70包围的空间R2之中，形成第2电极部50。在第2电极部50中，例如使用多晶硅。并且，图11(a)所表示出的第3电极部65通过与第2电极部50相同的エ序作成。通过这样的エ序，沟槽内构造完成。在此，说明图18所例示的沟槽内构造的制造方法(之一)的其他例。在其他例的エ序中，图18(a) (C)及图18(f) (h)所例示的エ序与之前说明的エ序相同。接着，穿过沟槽T5的宽度《2的部分的第I电极膜40A，通过磷吸气エ序等，作为高浓度杂质而使燐(P)在第I电极膜40A(多晶硅)中扩散。之后，在除去磷玻璃之后，在氧环境下将宽度w2的部分的第I电极膜40A(多晶硅)全部氧化。由此，形成比宽度wl的部分的第I绝缘部60还足够厚的氧化膜(第2绝缘部70)。此时，由于第I绝缘部60的周围被第I电极膜40A(多晶硅)包围，所以仅在栅极氧化膜和源极氧化膜的边界，多晶硅被氧化，与第I电极部40相接的第I绝缘部60的厚度維持形成绝缘膜60A时的膜厚不变。之后，如图18(e)及图18(j)所示出的那样，在被第2绝缘部70包围的空间R2之中，形成第2电极部50。通过这样的エ序，沟槽内构造完成。并且，在淀积第I电极膜40A，在第I电极膜40A中可以包含杂质也可以不包含。图19(a) (f)是说明沟槽内构造的制造方法(之ニ)的示意图。图19(a) (f)是按照エ序顺序来表示图1所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5的内部的状态。图19所表示出的制造方法是图2(a)、图9(a)、图10(a)及图11(a)所表示出的沟槽内构造的制造方法的例子。在这些沟槽内构造的制造方法中，仅沟槽T5的在Z轴方向看的开ロ的形状、即掩膜图形的开ロ形状不同。因此，作为代表而以图2(a)所表示出的沟槽内构造为例进行说明。首先,进行图19(a)所表示出的沟槽T5的形成、图19(b)所表示出的绝缘膜60A的形成、图19(c)所表示出的第I电极膜40A的形成。这些エ序与图18(a) (c)相同。接着，如图19(d)所示出的那样，将在沟槽T5的宽度《2的部分设置的第I电极膜40A除去。第1电极膜40A例如通过CDE(Chemical DryEtching)除去。由此，在沟槽T5的宽度w2的部分，设有空间RlI。接着，如图19(e)所示出的那样，将第I电极膜40A的一部分氧化。S卩，在作为第I电极膜40A而例如使用多晶硅的情况下，在氧环境中进行氧化处理，使一部分成为氧化硅膜。第I电极膜40A的氧化从在空间Rll露出的部分、及宽度wl的部分的上表面(露出部分)开始进行。在沟槽T5的宽度《2的部分不残留第I电极膜40A的情况下，绝缘膜60A的膜厚増加。通过该氧化，在宽度w2的部分形成第2绝缘部70。另ー方面，宽度wl的部分虽然从上表面(露出部分)到内部的一部分被氧化，但未被氧化而残留的部分成为第I电极部40。位于第I电极部40和沟槽T5的内壁之间的绝缘膜60A，成为第I绝缘部60。通过上述氧化处理，空间Rll变成比空间Rll稍窄的空间Rl2。接着，如图19(f)所示出的那样，在被第2绝缘部70包围的空间R2之中，形成第2电极部50。在第2电极部50中，例如使用多晶硅。并且，图11(a)所表示出的第3电极部65通过与第2电极部50相同的エ序作成。通过这样的エ序，沟槽内构造完成。在图19(a) (f)所表示出的制造方法中，通过⑶E等将沟槽T5的宽度w2的部分的第I电极膜40A除去后氧化而形成第2绝缘部70，所以与图18所表示出的制造方法相比较，可以更薄地形成第2绝缘部70。由此，可以得到将沟槽T5的沿着Y轴方向的宽度形成得窄，使沟槽节距容易微细化的优点。在此，在图18或图19所例示的制造方法中，为了形成图10(a)所表示出的沟槽内构造，而在将图5 (c)所表示出的第I导通部材料IOA埋入沟槽T4时，在第I导通部材料IOA中作为杂质而添加砷(As)或P。由此，在用图18(b)或图19(b)所表示出的エ序形成绝缘膜60A吋，与第I导通部材料IOA相接的绝缘膜60A被增速氧化，可以将第3绝缘部80形成得比第I绝缘部60还厚。例如，在将杂质浓度设为5X1019atm/cm3的情况下，若作为杂质而使用P，则可以将第3绝缘部80形成得比第I绝缘部60还厚百分之几十。而且，在以相同的杂质浓度使用As作为杂质的情况下，可以将第3绝缘部80形成得比第I绝缘部60约厚200%。若将第3绝缘部80形成得厚，则对栅极电容的降低是有効的。因此，优选使用As作为杂质。图20(a) ⑴是说明沟槽内构造的制造方法(之三)的示意图。图20(a) ⑴按照エ序顺序来示出图1所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5的内部的状态。图20所表示出的制造方法是图12(a)所表示出的沟槽内构造的制造方法的例子。首先，如图20(a)所示出的那样，形成沟槽T5。沟槽T5的在Z轴方向看的开ロ的沿着Y轴方向的宽度为宽度wl、w2及《3。宽度的大小按照wl、w2、w3的顺序变宽。宽度从沟槽T5的宽度wl的部分向宽度w2的部分徐徐地变宽。而且，宽度从宽度w2的部分向宽度w3的部分徐徐地变宽。接着，如图20(b)所示出的那样，在沟槽T5的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。接着，如图20(c)所示出的那样，在沟槽T5内的绝缘膜60A之上形成第I电极膜40A。第I电极膜40A例如是含有杂质的多晶硅。第I电极膜40A淀积在绝缘膜60A之上。在此，第I电极膜40A被埋入沟槽T5的宽度wl的部分，在沟槽T5的宽度《2的部分及宽度《3的部分残留空间R21地形成。S卩，在沟槽T5的宽度窄的部分(宽度wl的部分)，埋入第I电极膜40A，在沟槽T5的宽度宽的部分(宽度w2及《3的部分)，不完全地理入第I电极膜40A。接着，如图20(d)所示出的那样，将在沟槽T5的宽度w2的部分及宽度w3的部分设置的第I电极膜40A除去。第I电极膜40A例如通过⑶E除去。由此，在沟槽T5的宽度w2的部分及宽度w3的部分，设有空间R22。接着，如图20(e)所示出的那样，将第I电极膜40A的一部分氧化。即，在作为第I电极膜40A而例如使用多晶硅的情况下，在氧环境中进行氧化处理，使一部分成为氧化硅膜。第I电极膜40A的氧化从在空间R22露出的部分、及宽度wl的部分的上表面(露出部 分)开始进行。在沟槽T5的宽度《2的部分及宽度w3的部分未残留第I电极膜40A的情况下，绝缘膜60A的膜厚增加。通过该氧化，宽度w2的部分的第I电极膜40A成为第2绝缘部70。另ー方面，宽度wl的部分虽然从上表面(露出部分)到内部的一部分被氧化，但未被氧化而残留的部分成为第I电极部40。位于第I电极部40和沟槽T5的内壁之间的绝缘膜60A，成为第I绝缘部60。通过上述氧化处理，空间R22变为比空间R22稍窄的空间R23。接着，如图20(f)所示出的那样，在被第2绝缘部70包围的空间R2之中，形成第2电极膜50A。在第2电极膜50A中，例如使用多晶硅。第2电极膜50A在沟槽T5的宽度w2的部分被埋入，在沟槽T5的宽度《3的部分残留空间R24地形成。接着，如图20(g)所示出的那样，将在沟槽T5的宽度《3的部分设置的第2电极膜50A除去。第2电极膜50A例如通过⑶E除去。由此，在沟槽T5的宽度《3的部分，设有空间 R25。接着，如图20(h)所示出的那样，将第2电极膜50A的一部分氧化。即，在作为第5电极膜50A例如使用多晶硅的情况下，在氧环境中进行氧化处理，使一部分成为氧化硅膜。第5电极膜50A的氧化从在空间R25露出的部分、及宽度w2的部分的上表面(露出部分)进行。在沟槽T5的宽度《3的部分未残留第2电极膜50A的情况下，将绝缘膜60A氧化的氧化膜的膜厚増加。通过该氧化，在宽度w3的部分形成第2绝缘部70。另ー方面，宽度w2的部分虽然从上表面(露出部分)到内部的一部分被氧化，但未被氧化而残留的部分成为第2电极部50的副电极部501。通过上述氧化处理，空间R25成为比空间R25稍窄的空间R26。接着，如图20 (i)所示出的那样，在被第2绝缘部70包围的空间R26之中，形成第2电极部50的副电极部502。在副电极部502中，例如使用多晶硅。通过这样的エ序，沟槽内构造完成。图21是说明沟槽内构造的制造方法(之四)的示意图。图21(a) (f)按照エ序顺序来表示出图1所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5的内部的状态。
图21所表示出的制造方法是图13(a)所表示出的沟槽内构造的制造方法的例子。首先，如图21(a)所示出的那样，形成沟槽T5。沟槽T5的在Z轴方向看的开ロ的沿着Y轴方向的宽度为宽度wl、w2、w3及w4。宽度的大小按照wl、w2、w3、w4的顺序反复为窄、宽。宽度从沟槽T5的宽度wl的部分向宽度《2的部分徐徐地变宽。而且，宽度从宽度w2的部分向宽度w3的部分徐徐地变窄。而且，宽度从宽度w3的部分向宽度w4的部分徐徐地变宽。接着，如图21(b)所示出的那样，在沟槽T5的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。接着，如图21(c)所示出的那样，在沟槽T5内的绝缘膜60A之上形成第I电极膜40A。第I电极膜40A例如是含有杂质的多晶硅。第I电极膜40A淀积在绝缘膜60A之上。在此，第I电极膜40A被埋入沟槽T5的宽度wl的部分及宽度w3的部分，在沟槽T5的宽度w2的部分及宽度w4的部分残留空间R31a及R31b地形成。S卩，在沟槽T5的宽度 窄的部分(宽度wl及《3的部分)，埋入第I电极膜40A，在沟槽T5的宽度宽的部分(宽度w2及《3的部分)，不完全地理入第I电极膜40A。接着，如图21(d)所示出的那样，将在沟槽T5的宽度w2的部分及宽度w4的部分设置的第I电极膜40A除去。第I电极膜40A例如通过⑶E除去。由此，在沟槽T5的宽度w2的部分及宽度《4的部分，设有空间R32a及32b。接着，如图21(e)所示出的那样，将第I电极膜40A的一部分氧化。S卩，在作为第I电极膜40A而例如使用多晶硅的情况下，在氧环境中进行氧化处理，使一部分成为氧化硅膜。第I电极膜40A的氧化从在空间R32a及R32b露出的部分、及宽度wl的部分及宽度w3的部分的上表面(露出部分)开始进行。在沟槽T5的宽度《2的部分及宽度《4的部分不残留第I电极膜40A的情况下，绝缘膜60A的膜厚増加。通过该氧化，宽度w2、宽度3及宽度4的部分的第I电极膜40A成为第2绝缘部70。另ー方面，宽度wl的部分虽然从上表面(露出部分)到内部的一部分被氧化，但未被氧化而残留的部分成为第I电极部40。位于第I电极部40和沟槽T5的内壁之间的绝缘膜60A成为第I绝缘部60。而且，宽度w3的部分虽然从上表面(露出部分)到内部的一部分被氧化，但未被氧化而残留的部分成为第2电极部50的副电极部502。通过上述氧化处理，空间R32a及R32b成为比空间R32a及R32b稍窄的空间R33a及 R33b。接着，如图21(f)所示出的那样，在被第2绝缘部70包围的空间R33a及R33b之中，形成第2电极部50的副电极部501及503。在副电极部501及503中，例如使用多晶硅。通过这样的エ序，沟槽内构造完成。图22(a) (f)是说明沟槽内构造的制造方法(之五)的示意图。图22(a) (f)按照エ序顺序来表示出图1所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5的内部的状态。图22所表示出的制造方法是图14(a)所表示出的沟槽内构造的制造方法的例子。图22(a) (f)所例示的沟槽内构造的制造方法，相对于图21(a) (f)所例示的沟槽内构造的制造方法，沟槽T5的宽度的宽窄的反复数量较多。其他エ序也同样。即，图14(a)所表示出的沟槽内构造的制造方法，将图21(a)所表示出的沟槽T5的在Z轴方向看的开ロ的形状变更为图22(a)所例示的沟槽T5的在Z轴方向看的开ロ的形状即可。图22(b) (f)所例示的エ序与图21(b) (f)所例示的エ序一祥。图23(a) (e)是说明沟槽内构造的制造方法(之六)的示意图。图23(a) (e)按照エ序顺序来表示出图1所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5的内部的状态。图23所表示出的制造方法是图15(a)所表示出的沟槽内构造的制造方法的例子。首先，如图23(a)所示出的那样，形成 沟槽T5。沟槽T5的在Z轴方向看的开ロ的形状，具有沿着Y轴方向的宽度为宽度wl且基本一定的部分R4a、及使宽度的宽窄反复的部分R4b。接着，如图23(b)所示出的那样，在沟槽T5的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。接着，如图23(c)所示出的那样，在沟槽T5内的绝缘膜60A之上形成第I电极膜40A。第I电极膜40A例如是含有杂质的多晶硅。第I电极膜40A淀积在绝缘膜60A之上。在此，第I电极膜40A被埋入沟槽T5的宽度wl的部分R4a，在宽度宽窄的部分R4b残留空间R41地形成。即，在沟槽T5的宽度窄的部分(宽度wl的部分R4a)，埋入第I电极膜40A，在沟槽T5的宽度的宽窄反复的部分R4b，不完全地埋入第I电极膜40A。空间R41在X轴方向上连通设置。接着，如图23(d)所示出的那样，将第I电极膜40A的一部分氧化。即，在作为第I电极膜40A而例如使用多晶硅的情况下，在氧环境中进行氧化处理，使一部分成为氧化硅膜。第I电极膜40A的氧化从在空间R41露出的部分、及宽度wl的部分R4a的上表面(露出部分)开始进行。通过该氧化，在部分R4b形成第2绝缘部70。另ー方面，部分R4a虽然从上表面(露出部分)到内部的一部分被氧化，但未被氧化而残留的部分成为第I电极部40。位于第I电极部40和沟槽T5的内壁之间的绝缘膜60A成为第I绝缘部60。通过上述氧化处理，空间R41成为比空间R41稍窄的空间R42。接着，如图23(e)所示出的那样，在被第2绝缘部70包围的空间R42之中，形成第2电极部50。在第2电极部50中，例如使用多晶硅。通过这样的エ序，沟槽内构造完成。图24(a) (f)是说明沟槽内构造的制造方法(之七)的示意图。图24(a) (f)按照エ序顺序来表示出图1所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5的内部的状态。图24所表示出的制造方法是图16(a)所表示出的沟槽内构造的制造方法的例子。首先，如图24(a)所示出的那样，形成沟槽T5。沟槽T5的在Z轴方向看的开ロ的形状，具有沿着Y轴方向的宽度为宽度wl且基本一定的部分R5a、使宽度的宽窄反复的部分R5b、及宽度《3的部分R5c。宽度w3比宽度wl还宽。在部分R5b中，在沟槽T5的宽度宽的位置，设有凹部P1。接着，如图24(b)所示出的那样，在沟槽T5的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。在凹部Pl中，埋入绝缘膜60A。接着，如图24(c)所示出的那样，在沟槽T5内的绝缘膜60A之上形成第I电极膜40A。第I电极膜40A例如是含有杂质的多晶硅。第I电极膜40A淀积在绝缘膜60A之上。在此，第I电极膜40A被埋入沟槽T5的部分R5a及R5b，在沟槽T5的部分R5c中残留空间R51地形成。S卩，在沟槽T5的宽度窄的部分(宽度wl的部分R5a)及使宽度的宽窄反复的部分R5b，埋入第I电极膜40A，在沟槽T5的宽度宽的部分(宽度w3的部分R5c)，不完全地理入第I电极膜40A。接着，如图24(d)所示出的那样，将在沟槽T5的部分R5c设置的第I电极膜40A除去。第I电极膜40A例如通过⑶E除去。由此，在沟槽T5的部分R5c，设有空间R52。接着，如图24(e)所示出的那样，将第I电极膜40A的一部分氧化。即，在作为第I电极膜40A而例如使用多晶硅的情况下，在氧环境中进行氧化处理，使一部分成为氧化硅膜。第I电极膜40A的氧化从在空间R52露出的部分、及部分R5a及R5b的上表面(露出部分)开始进行。在沟槽T5的部分R5c未残留第I电极膜40A的情况下，绝缘膜60A的膜厚增加。通过该氧化，在沟槽T5的部分R5c，形成第2绝缘部70。另ー方面，沟槽T5的部 分R5a及R5b虽然从上表面(露出部分)到内部的一部分被氧化，但未被氧化而残留的部分成为第I电极部40。位于第I电极部40和沟槽T5的内壁之间的绝缘膜60A成为第I绝缘部60。通过上述氧化处理，空间R52成为比空间R52稍窄的空间R53。接着，如图24(f)所示出的那样，在被第2绝缘部70包围的空间R53之中，形成第2电极部50。在第2电极部50中，例如使用多晶硅。通过这样的エ序，沟槽内构造完成。图25是说明沟槽内构造的制造方法(之八)的示意图。图25(a) (g)按照エ序顺序来表示出图1所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5的内部的状态。图25所表示出的制造方法是图17(a)所表示出的沟槽内构造的制造方法的例子。首先，如图25(a)所示出的那样，形成沟槽T5(第3沟槽)。沟槽T5的在Z轴方向看的开ロ的、沿着Y轴方向的宽度基本一定。接着，如图25(b)所示出的那样，在沟槽T5的内壁形成绝缘膜70A。绝缘膜70A例如是硅的热氧化膜。在沟槽T5内，设有不形成绝缘膜70A而残留的空间R61。空间R61沿着X轴方向延伸。接着，如图25(c)所示出的那样，在沟槽T5内的空间R61形成第2电极膜50A。第2电极膜50A例如是多晶硅。第2电极膜50A埋入空间R61内。接着，如图25(d)所示出的那样，将第2电极膜50A的与第2导通部20相反ー侧的一部分除去。第2电极膜50A例如通过基于RIE的干法蚀刻而选择性地蚀刻。由此，在沟槽T5内将第2电极膜50A的一部分除去，设置空间R62。而且，残留在沟槽T5内的第2电极膜50A成为第2电极部50。接着，如图25(e)所示出的那样，将沟槽T5内的绝缘膜70A的一部分除去。绝缘膜70A例如通过湿法蚀刻来除去。由此，在沟槽T5内形成空间R63。到第2电极部50的端部露出为止，除去绝缘膜70A。在第2电极部50和沟槽T5的内壁之间设置的绝缘膜70A成为第2绝缘部70。并且，在图26(e)所例示的状态下，第2电极部50的端部虽然在空间R63侧突出，但也可以不突出。接着，如图25(f)所示出的那样，在空间R63中的沟槽T5的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。在沟槽T5的内壁，而且在第2绝缘部70的空间R63侧的端面、及第2电极部50的空间R63侧的端面，也形成绝缘膜60A。在空间R63露出的沟槽T5的内壁形成的绝缘膜60A成为第I绝缘部60。在此，在形成绝缘膜60A吋，由于在第2电极部50中含有杂质，所以第2电极部50的空间R62侧的端面的氧化率高，比沟槽T5的内壁还厚地形成绝缘膜60A。若在第2电极部50的空间R62侧的端面，较厚地形成绝缘膜60A，则对于栅极电容的降低是有効的。接着，如图25(g)所示出的那样，在沟槽T5内的空间R63形成第I电极部40。第I电极膜40A例如是含有杂质的多晶硅。通过这样的エ序，沟槽内构造完成。(第2的实施方式)图26是例示出第2的实施方式涉及的半导体器件的构成的示意性的立体图。图26中，表示出半导体器件120的一部分断裂的示意性的立体图。图26所例示的半导体器件120是肖特基势垒ニ极管(以下，简称为“SBD”)。图26中，为了便于说明，仅表示出半导体器件120的一部分。 半导体器件120具备衬底5、第I导通部10、第2导通部20、半导体部30、第I电极部40、第2电极部50、第I绝缘部60和第2绝缘部70。半导体器件120中，作为衬底5而例如使用n+的半导体衬底。半导体衬底例如是娃晶片。第I导通部10在衬底5之上于Z轴方向上延伸设置。在图26所例示的半导体器件120中，第I导通部10是肖特基势垒金属。在第I导通部10中，例如使用W(钨)-Al (铝)的叠层膜，W-Ni (镍)-Au的叠层膜，代替这些叠层膜的W而使用Mo (钥)、Pt (白金)、TiW(钛 钨合金)、V(钒)、Ti(钛)等的叠层膜。第2导通部20在衬底5之上于Z轴方向上延伸设置。第2导通部20沿着X轴方向与第I导通部10分离设置。在图1所例示的半导体器件120中，第2导通部20是从衬底5的主面5a在Z轴方向上竖起的n+柱体部。n+柱体部起到SBD的阴极的作用。而且，与第2导通部20导通的衬底5，起到SBD的阴极电极的作用。半导体部30设置在第I导通部10和第2导通部20之间。半导体部30被埋入在Z轴方向上延伸的第I导通部10和第2导通部20之间。半导体部30包括基于第I杂质浓度的n型的第I半导体区域31。第I半导体区域31是n型漂移区域。第I半导体区域31与第I导通部10进行肖特基接合。第I电极部40在第I导通部10和第2导通部20之间于Z轴方向上延伸设置。第I电极部40与第I导通部10导通。即，与作为肖特基势垒金属的第I导通部10为相同的电位。从第I导通部10沿着X轴方向到第I半导体区域31的中途为止形成第I电极部40。第2电极部50在第I电极部40和第2导通部20之间于Z轴方向上延伸设置。第2电极部50与第I电极部40分尚设置。第2电极部50设置在第I电极部40和第2导通部20之间的第I半导体区域31内。第I绝缘部60设置在第I电极部40和半导体部30之间。第I绝缘部60在第I电极部40的边界面的法线方向具有第I厚度tl。在半导体器件120中，通过第I电极部40、第I绝缘部60及半导体部30，构成MOS构造。即，半导体器件120是在肖特基势垒面(第I导通部10和半导体部30 (第I半导体区域31)的接触面)设有MOS构造的TMBS (TrenchMos BarrirShottky;。
第2绝缘部70设置在第2电极部50和半导体部30之间。第2绝缘部70在第2电极部50的边界面的法线方向具有比第I厚度tl还厚的第2厚度t2。半导体器件120分别具有至少ー个第I导通部10、第2导通部20、半导体部30、第I电极部40、第2电极部50、第I绝缘部60及第2绝缘部70。在图26所例示的半导体器件120中，ー个第I导通部10 (肖特基势垒金属)也在Y轴方向上延伸，以该第I导通部10为中心，在X轴方向的一侧及另一侧分别设有第2导通部20 (n+柱体部)。而且，第I电极部40及第2电极部50以第I导通部10为中心而线对称地设置。而且，设置成线对称的第I电极部40及第2电极部50的组，沿着Y轴方向以规定的间隔设置多个组。图26所表示出的箭头例示出电子的流动。在半导体器件120中，若在第I导通部10 (肖特基势垒金属)上，相对于第2导通部20施加高电压(正电位)，则电子从第2导通 部20通过半导体部30 (第I半导体区域31)而流向第I导通部10。在半导体器件120中，可以使肖特基势垒面的面积形成得宽，而且，可以使第I半导体区域31形成得杂质浓度低，可以得到高耐压。而且，通过具有FP构造，可以达成VF (正向压降)的下降。在半导体器件120中，也可以在半导体部30的、衬底5和第I导通部10之间，在第I导通部10侧,设置电场缓和区域33。在电场缓和区域33中，使用基于p型半导体(硅)的第3浓度区域P3、基于比电阻比第I半导体区域31高的n_半导体(硅)的第4浓度区域N4。通过设置电场缓和区域33，可以缓和第I导通部10的衬底5侧的端部处的电场集中，可以提高耐压。而且，由于没有设有电场缓和区域33的部分的肖特基势垒面，所以能够谋求泄漏电流的抑制。图27(a) (b)是例示出剖面及电场强度分布的示意图。图27(a)是图26所示的Zl部的在Z轴方向看的示意性的平面图。图27(a)中，表不出以第I导通部10为中心的一侧的第I电极部40及第2电极部50。图27 (b)例不出图27(a)所示的K-K线的位置的电场强度分布。图27(b)的位置(Position)的轴表示K-K线的位置，Eint的轴表示电场强度。如图27(a)所示出的那样，在第I电极部40和第2半导体区域32之间，设有具备第I厚度tl的第I绝缘部60。而且，在第2电极部50和第I半导体区域31之间，设有具备第2厚度t2的第2绝缘部70。第2厚度t2比第I厚度tl还厚。这样，通过将第2绝缘部70的第2厚度t2形成得比第I绝缘部60的第I厚度tl还厚，实现缓和第I电极部40的第2导通部20侧的端部处的电场的集中的FP构造。由此，与没有FP构造的构造相比，谋求泄漏电流的抑制。即，通过将第I绝缘部60的第I厚度tl形成得比第2绝缘部70的第2厚度t2还薄，逆偏压下的耗尽层变得容易延伸。由此，可以抑制泄漏电流。接着，对半导体器件120的制造方法进行说明。图28 图30是半导体器件的制造方法的示意性的立体图。首先，通过图3或图4所表示出的某一个的エ序，在衬底5上形成第2导通部20及半导体部30 (第I半导体区域31)。接着，如图28所示出的那样，在半导体部30(第I半导体区域31)形成第I电极部40、第2电极部50、第I绝缘部60及第2绝缘部70。这些形成方法适用图6 图8所例示的エ序。接着，如图29所示出的那样，在半导体部30 (第I半导体区域31)形成沟槽T6 (第2沟槽)。沟槽T6在对置的第2导通部20的中央部分，于Y轴方向上延伸设置。通过沟槽T6，将第I电极部40及第I绝缘部60分割。沟槽T6的沿着Z轴方向的深度，比第I绝缘部60及第2绝缘部70的沿着Z轴方向的深度还深，到半导体部30 (第I半导体区域31)的中途的位置为止设置。在沟槽T6的底部BM，半导体部30(第I半导体区域31)露出。接着，在沟槽T6的底部BM中，进行杂质注入，形成电场缓和区域33。例如，向沟槽T6的底部BM倾斜地离子注入硼(B)，并进行热扩散。通过B的离子注入及热扩散而形成的电场缓和区域33，是杂质浓度比基于p型半导体的第3浓度区域P3或者半导体部30 (第I半导体区域31)还低的基于n_型半导体的第4浓度区域N4。接着，如图30所示出的那样，在沟槽T6内埋入第I导通部材料部IOA0第I导通部材料IOA例如是W的单层，W-Al的叠层膜，替代这些叠层膜的W而使用Mo、Pt、TiW、V、Ti等的叠层膜。而且，作为第I导通部材料IOA而使用的叠层膜，也可以是与硅的合金即硅化物层。埋入沟槽T6内的第I导通部分材料10A，通过烧结处理而成为与半导体部30(第I半导体区域31)进行肖特基接合的第I导通部10。由此，半导体器件120完成。接着，对半导体器件120的变化例进行说明。图31(a) 图32(b)是对半导体器件的变化例进行说明的图。在图31 图32的各图中，(a)是图26所示的Zl部的示意性的平面图，(b)例示出(a)所示的线的位置的电场强度分布。并且，在各图中，在(a)中，表示出以第I导通部10为中心的一侧的第I电极部40及第2电极部50。因此，在以第I导通部10为中心而将第I电极部40及第2电极部50的组设置成线对称的情况下，形成以图中一点划线O为中心而使(a)所示的各部反转的样子。以下，为了便于说明，进行仅例示出以第I导通部10为中心的一侧的第I电极部40及第2电极部50的组的说明。图31 (a)所表示出的变化例涉及的半导体器件121中，在半导体部30的第I导通部10侧，包括杂质浓度比第I半导体区域31的杂质浓度(第I杂质浓度)还低的第I浓度区域31a。即，第I浓度区域31a是n_半导体区域。图31 (b)例示出图31 (a)所示的L_L线的位置的电场强度分布。图31 (b)的位置(Position)的轴表示L-L线的位置，Eint的轴表示电场强度。为了形成第I浓度区域31a，而在图29所表示出的エ序中，在沟槽T6的侧壁SW中离子注入B，并进行热扩散。由此，形成杂质浓度比第I半导体区域31低的第I浓度区域31a。半导体器件121中，通过在半导体部30的肖特基势垒面设置第I浓度区域31a，可以防止因肖特基势垒降低效应而使ctB(工作函数)下降。而且，耗尽层易于在肖特基势垒面延伸，由此可以缓和电场集中，降低泄漏电流。而且，图31所表示出的別的变化例涉及的半导体器件122中，在半导体部30的第I导通部10侧，包括杂质浓度比第I半导体区域31的杂质浓度(第I杂质浓度)还高的第2浓度区域31b。即，第2浓度区域31b是n+半导体区域。
为了形成第2浓度区域31b，而在图29所表示出的エ序中，在沟槽T6的侧壁SW中离子注入As或P，并进行热扩散。由此，形成杂质浓度比第I半导体区域31还高的第2浓度区域31b。半导体器件122中，通过在与作为肖特基势垒金属的第I导通部10相接的半导体部30的区域形成杂质浓度比第I半导体区域31还高的第2浓度区域31b，可以谋求VF的降低。在图32所表示出的变化例涉及的半导体器件123中，第I电极部40从第I导通部10和半导体部30的边界面在X轴方向上分离设置。为了制造该半导体器件123，而用图28所表示出的エ序形成沟槽T5(參照图6)吋，以第I导通部10的形成位置为中心，分设在X轴方向的一侧和另ー侧。
图32 (b)例示出图32 (a)所示的M-M线的位置的电场强度分布。图32 (b)的位置(Position)的轴表示M-M线的位置，Eint的轴表示电场强度。在半导体器件123中，与半导体器件120、121及122相比，可以使第I导通部10和半导体部30的接触面即肖特基势垒面的面积形成得宽，可以谋求VF的降低。而且，在半导体器件123中，在形成沟槽T6(參照图29)时，被蚀刻的对象仅为半导体部30。由于成为对同一材料的蚀刻，所以可以使蚀刻条件的设定变得容易。图33是说明第2电极部的其他例子的示意性的立体图。并且，在图33中，虽然示出MOSFET的例子，但即使是SBD也一祥。如图33所示出的那样，在半导体器件130中，第2电极部50的沿着Z轴方向的长度L2，比第I电极部40的沿着Z轴方向的长度LI还长。为了形成这样的第2电极部50，利用形成沟槽T5时的蚀刻率的不同。S卩，在形成沟槽T5吋，宽度比沿着Y轴方向的宽度窄的部位还宽的部位，因各向同性离子蚀刻而使沿着Z轴方向的蚀刻深度变深。积极地利用该现象，将形成第2电极部50的部分的沟槽T5的深度，形成得比形成第I电极部40的部分的沟槽T5的深度还深。由此，第2电极部50的沿着Z轴方向的长度L2，变得比第I电极部40的沿着Z轴方向的长度LI还长。通过这样的构造，第2绝缘部70的衬底5侧的部分包围第I绝缘部60的衬底5侧的部分。由此，可以谋求沟槽构造底部的耐压下降的改善和电容的降低。图34是说明第I绝缘部的其他例子的示意性的立体图。并且，图34中，虽然示出MOSFET的例子，但即使是SBD也一祥。如图33所示出的那样，在半导体器件140中，第I绝缘部60的第I厚度之中沿着Z轴方向的厚度tl5，变得比沿着Y轴方向的厚度(第I厚度tl)还厚。为了形成这样的第I绝缘部60，而在形成沟槽T5之后，在沟槽T5的底部露出的半导体部30中离子注入As或P。由此，在沟槽T5的底部中，第I绝缘部60被增速氧化，沿着Z轴方向的厚度tl5变得比沿着Y轴方向的厚度(第I厚度tl)还厚。通过这样的构造，若栅极电容降低，则可以提高电场容易集中的沟槽底部的耐压。(第3的实施方式)图35是例示出第3的实施方式涉及的半导体器件的构成的示意性的立体图。在图35中，表示出半导体器件150的一部分断裂的示意性的立体图。并且，在图35中，虽然示出MOSFET的例子，但即使是SBD也一祥。
如图35所示出的那样，在半导体器件150中，第I绝缘部60和第2绝缘部70分离。即，第I绝缘部60和第2绝缘部70在X轴方向上分离。这样，在第I绝缘部60和第2绝缘部70分离的构造中，在制造半导体器件150时，可以通过不同エ序来形成用于形成第I绝缘部60及第I电极部40的沟槽T5a(第I电极部用沟槽)、与用于形成第2绝缘部70及第2电极部50的沟槽T5b(第2电极部用沟槽)。即，可以分别在独立的条件下形成沟槽T5a及T5b。因此，沟槽T5a及T5b的宽度、深度等，可以通过不同的设计来制造。再者，由于可以分别独立形成在沟槽T5a内形成的的第I绝缘部60和在沟槽T5b内形成的第2绝缘部70，所以可以分别在期望的条件下精度良好地形成第I绝缘部60及第2绝缘部70。在半导体器件150中，通过将沟槽T5b形成得比沟槽T5a还深，可以将第2绝缘部70的沿着Z轴方向的厚度t25形成得更厚(深)。例如，厚度t25比图24所表示出的第I·绝缘部60的厚度tl5还厚。这样，通过用厚的第2绝缘部70包围薄的第I绝缘部60的构造，可以谋求电场容易集中的沟槽构造底部的耐压下降的改善和电容的降低。 图36 (a) 图42 (b)是对沟槽内的构造的变化例进行说明的图。在图36 图42的各图中，(a)例示出图35所示的Zl部的示意性的平面图，(b)例示出(a)所示的线的位置的电场强度分布。并且，在各图中，在(a)中示出以第I导通部10为中心的一侧的第I电极部40及第2电极部50。因此，在以第I导通部10为中心而线对称地设置第I电极部40及第2电极部50的组的情况下，变成形成以图中一点划线O为中心而使(a)所示的各部反转的样子。以下，为了便于说明，进行仅例示出以第I导通部10为中心的一侧的第I电极部40及第2电极部50的组的说明。在图36(a)所表示出的沟槽内构造中，在Z轴方向看，形成在沟槽T5a内的第I绝缘部60和形成在沟槽T5b内的第2绝缘部70在X轴方向上分离。而且，在Z轴方向看的沟槽T5b的沿着Y轴的宽度wl2，比在Z轴方向看的沟槽T5a的沿着Y轴的宽度wll还宽。如图36(b)所示出的那样，在图36(a)所例示的沟槽内构造的N-N线，在电场中设有2座山，使这些山的大小保持平衡，从而可以提高耐压。而且，通过使宽度wll比宽度wl2窄，可以降低第I电极部40的、第2电极部50侧的端部处的电场强度，可以进ー步提高耐压。在图37(a)所表示出的沟槽内构造中，在Z轴方向上看，在沟槽T5a内形成的第I绝缘部60和在沟槽T5b内形成的第2绝缘部70于X轴方向上分离。而且，在Z轴方向看的沟槽T5b的沿着Y轴的宽度《12，与在Z轴方向看的沟槽T5a的沿着Y轴的宽度wll大致相等。如图37(b)所示出的那样，在图37(a)所例示的沟槽内构造的P_P线，在电场中设有2座山，使这些山的大小保持平衡，从而可以提高耐压。并且，图37 (a)所表示出的沟槽内构造中，在Z轴方向看的沟槽T5a的开ロ贯穿第I导通部10，但也可以从第I导通部10的中途到第I半导体区域31的中途而设置。图38 (a)所表示出的沟槽内构造，在Z轴方向看的沟槽T5a的开ロ，沿着X轴方向，从第I导通部10的中途到第I半导体区域31的中途设置。即，在Z轴方向看的沟槽T5的开ロ不贯穿第I导通部10。而且，在Z轴方向上看，在沟槽T5a内形成的第I绝缘部60和在沟槽T5b内形成的第2绝缘部70，于X轴方向上分离。在第I电极部40和第I导通部10之间，设有第3绝缘部80。第3绝缘部80与第I绝缘部60 —体地形成。如图38(b)所示出的那样，在图38(a)所例示的沟槽内构造的Q-Q线，在电场中设有2座山，使这些山的大小保持平衡，从而可以提高耐压。图39(a)所表示出的沟槽内构造，是在Z轴方向看，沟槽T5b被分割成多个的构造。在该例中，沟槽T5b被分割成2个沟槽T5bl及T5b2。2个沟槽T5bl及T5b2在X轴方向上分离。在沟槽T5bl内，设有第2绝缘部70的第I部分701及第2电极部50的副电极部501。在沟槽T5b2内，设有第2绝缘部70的第2部分702及第2电极部50的副电极部502。第I部分701和第2部分702分离。 第I部分701的厚度t31比第I绝缘部60的厚度tl还厚。第2部分702的厚度t32比第I部分701的厚度t31还厚。如图39(b)所示出的那样，在图39(a)所例示的沟槽内构造的R-R线，在电场中设有3座山。由于可以将电场分布分担在3座山上，所以可以谋求耐压提高。而且，即使将第I半导体区域31的第I杂质浓度形成得高也可以得到充分的耐压，可以谋求导通电阻的降低。并且，在图39(a)所表示出的例子中，虽然将沟槽T5b分割成2个，但也可以分割成更多的沟槽。并且，在图39(a)所表示出的沟槽内构造中，在Z轴方向看的沟槽T5a的开ロ从第I导通部10的中途到第I半导体区域31的中途而设置，但也可贯穿第I导通部10而设置。图40 (a)所表示出的沟槽内构造，沟槽T5b被分割成3个沟槽T5bl、T5b2及T5b3。在沟槽T5bl内，设有第2绝缘部70的第I部分701及第2电极部50的副电极部501。在沟槽T5b2内，设有第2绝缘部70的第2部分702及第2电极部50的副电极部502。在沟槽T5b3内，设有第2绝缘部70的第3部分703及第2电极部50的副电极部503。第I部分701、第2部分702及第3部分703分别分离。第I部分701的厚度t41比第I绝缘部60的厚度tl还厚。第2部分702的厚度t42比第I部分701的厚度t41还薄。第3部分703的厚度t43比第2部分702的厚度t42还厚。S卩，第2绝缘部70的厚度沿着X轴而厚、薄地交替反复。如图40(b)所示出的那样，在图40(a)所例示的沟槽内构造的S-S线，在电场中设有4座山。由于可以将电场分布分担在4座山上，所以可以谋求耐压提高。而且，即使将第I半导体区域31的第I杂质浓度形成得高也可以得到充分的耐压，可以谋求导通电阻的降低。图41 (a)所表示出的沟槽内构造与图40 (a)所表示出的沟槽内构造一祥，沟槽T5b被分割成3个沟槽T5bl、T5b2及T5b3。在图41 (a)所例示的构造中，沟槽T5bl及T5b3的沿着Y轴方向的宽度《21，变得与沟槽T5a的沿着Y轴方向的宽度wll大致相等。而且，沟槽T5b2的沿着Y轴方向的宽度《22，变得比沟槽T5a的宽度wll还窄。在此，第I部分701的厚度t41、第2部分702的厚度t42及第3部分703的厚度t43，与图39所表示出的沟槽内构造一祥，沿着X轴而厚、薄地交替反复。如图41(b)所示出的那样，在图41 (a)所例示的沟槽内构造的T_T线，在电场中设有4座山。由于可以将电场分布分担在4座山上，所以可以谋求耐压提高。而且，即使将第I半导体区域31的第I杂质浓度形成得高也可以得到充分的耐压，可以谋求导通电阻的降低。图42 (a)所表示出的沟槽内构造与图41 (a)所表示出的沟槽内构造一祥，沟槽T5b被分割成3个沟槽T5bl、T5b2及T5b3。在图42(a)所例示的构造中，沟槽T5bl、T5b2及T5b3的沿着Y轴方向的宽度w31、w32及《33大致相等，变得比沟槽T5a的沿着Y轴方向的宽度wll还窄。在此，第I部分701的厚度t5、第2部分702的厚度t52及第3部分703的厚度t53，与图39所表示出的沟槽内构造一祥，沿着X轴而厚、薄地交替反复。如图42(b)所示出的那样，在图42(a)所例示的沟槽内构造的U-U线，在电场中设有4座山。由于可以将电场分布分担在4座山上，所以可以谋求耐压提高。而且，即使将第I半导体区域31的第I杂质浓度形成得高也可以得到充分的耐压，可以谋求导通电阻的降低。 图39 图42所表示出的沟槽内构造中，在形成沟槽T5a及沟槽T5b (沟槽T5bl、T5b2及T5b3)时，可以通过在Z轴方向看的开ロ的宽度，设定沟槽深度。S卩，在沟槽的形成中，若进行各向同性离子蚀刻，则可以设定与沟槽的开ロ的宽度相对应的沟槽深度。而且，若分别形成各个沟槽(沟槽T5bl、T5b2及T5b3)，则根据沟槽的开ロ的宽度，可以设定各个深度。由此，沟槽的设计自由度提高。图40 图42所表示出的沟槽内构造中，在Z轴方向看的沟槽T5a的开ロ虽然贯穿第I导通部10，但也可以从第I导通部10的中途到第I半导体区域31的中途而设置。图43 (a) (f)是说明具有被分割的沟槽的沟槽内构造的制造方法(之一)的示意图。图43(a) (f)按照エ序顺序来表示出图35所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5a及T5b(T5bl T5b3)的内部的状态。图43所表示出的制造方法，作为ー个例子而表示出图40 (a)所表示出的沟槽内构造的制造方法。首先，如图43(&)所示出的那样，形成沟槽了5&及了5ゎ0'5131 了5ゎ3)。各沟槽T5a及T5b(T5bl T5b3)具有各自独立的开ロ。沟槽T5a及T5b (T5bl T5b3)的在Z轴方向看的开ロ的沿着Y轴方向的宽度wal、wbl、wb2及wb3,分别与图40(a)、图41 (a)及图42(a)所表示出的最終的形态对应设定。各沟槽T5a及T5b(T5bl T5b3)也可以通过不同的エ序来形成，也可以通过相同エ序来形成。在通过不同エ序来形成的情况下，可以分别独立地设定沟槽的宽度及深度。在通过相同エ序来形成的情况下,可以通过沟槽的宽度来设定蚀刻深度。接着，如图43(b)所示出的那样，在沟槽T5a及T5b(T5bl T5b3)的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。接着，如图43(c)所示出的那样，在沟槽T5a及T5b (T5bl T5b3)内的绝缘膜60A之上形成第I电极膜40A。第I电极膜40A例如是含有杂质的多晶硅。第I电极膜40A淀积在绝缘膜60A之上。第I电极膜40A被埋入宽度窄的沟槽(例如，沟槽T5a及T5b2)，在宽度宽的沟槽(例如，沟槽T5bl及T5b3)中残留空间地形成。接着，如图43(d)所示出的那样，将在沟槽T5bl及T5b3中设置的第I电极膜40A除去。接着，如图43(e)所示出的那样，将第I电极膜40A的一部分氧化。即，在作为第I电极膜40A而例如使用多晶硅的情况下，在氧环境中进行氧化处理，使一部分成为氧化硅膜。第I电极膜40A的氧化从在沟槽T5bl及T5b3的空间露出的部分、及沟槽T5a及T5b3的上表面(露出部分)开始进行。在沟槽T5bl及T5b3中，绝缘膜60A的膜厚増加。通过该氧化，沟槽T5bl T5b3的第I电极膜40A成为第2绝缘部70的第I部分701、第2部分702及第3部分703。另ー方面，在沟槽T5a中，虽然从上表面(露出部分)到内部的一部分为止被氧化，但未被氧化而残留的部分成为第I电极部40。位于第I电极部40和沟槽T5a的内壁之间的绝缘膜60A成为第I绝缘部60。而且，在沟槽T5b2中，虽然从上表面(露出部分)到内部的一部分为止被氧化，但未被氧化而残留的部分成为第2电极部50的副电极部502。接着，如图43(f)所示出的那样，在被沟槽T5b I及T5b3内的第2绝缘部70包围的空间，形成第2电极部50的副电极部501及503。在副电极部501及503中，例如使用多 晶硅。通过这样的エ序，沟槽内构造完成。图44(a) (f)是说明具备被分割的沟槽的沟槽内构造的制造方法(之ニ)的示意图。图44(a) (f)按照エ序顺序来表示出图35所示的Zl部的示意性的平面图。为了便于说明，仅例示出沟槽T5a及T5b(T5bl T5b3)的内部的状态。图44所表示出的制造方法，作为ー个例子而表示出图40 (a)所示出的沟槽内构造的制造方法。首先，如图44(a)所示出的那样，形成沟槽T5a及T5b2。沟槽T5a及T5b2的在Z轴方向看的开ロ的沿着Y轴方向的宽度wal及wb2大致相同。因此，通过用相同的エ序来形成这些沟槽T5a及T5b2，可以用同一エ序来形成相同深度的沟槽T5a及T5b2。接着，如图44(b)所示出的那样,在沟槽T5a及T5b2的内壁形成绝缘膜60A。绝缘膜60A例如是硅的热氧化膜。接着，如图44(c)所示出的那样，在沟槽T5a及T5b2中埋入第I电极膜40A。第I电极膜40A例如是含有杂质的多晶硅。第I电极膜40A淀积在绝缘膜60A之上。接着，图44 (d)所表示出如，形成沟槽T5b I及T5b3。沟槽T5b I及T5b3的在Z轴方向看的开ロ的沿着Y轴方向的宽度wbl及wb3大致相同。因此，通过用相同エ序来形成这些沟槽T5bl及T5b3，可以用同一エ序来形成相同深度的沟槽T5bl及T5b3。并且，在形成沟槽T5bl及T5b3时，将沟槽T5a及T5b2掩盖。接着，如图44(e)所示出的那样，在沟槽T5bl及T5b3的内壁形成绝缘膜70A。绝缘膜70A例如是在氧环境中进行了氧化处理的热氧化膜。通过该氧化在沟槽T5bl及T5b3内形成的绝缘膜70A，成为第2绝缘部70的第I部分701及第3部分703。在沟槽T5b2中，虽然从上表面(露出部分)到内部的一部分为止被氧化，但未被氧化而残留的部分成为第2电极部50的副电极部502。而且，位于沟槽T5b2的内壁和副电极部502之间的绝缘膜60A成为第2绝缘膜70的第2部分702。另ー方面，在沟槽T5a中，从上表面(露出部分)到内部的一部分为止被氧化，但未被氧化而残留的部分成为第I电极部40。位于第I电极部40和沟槽T5a的内壁之间的绝缘膜60A成为第I绝缘部60。
接着，如图44(f)所示出的那样，在被沟槽T5b I及T5b3内的第2绝缘部70包围的空间，形成第2电极部50的副电极部501及503。在副电极部501及503中，例如使用多晶硅。通过这样的エ序，沟槽内构造完成。并且，用图43及图44说明的制造方法，即使是图41 (a)及图42(a)所表示出的沟槽内构造也同样可以适用。(第4的实施方式)图45是例示出第4的实施方式涉及的半导体器件的构成的示意性的立体图。在图45中，表示出半导体器件160的一部分断裂的示意性的立体图。图46是说明第4的实施方式涉及的半导体器件的构成的示意性的平面图。 在图46中，表不出图45所例不的半导体器件160的平面的一部分。并且，在图45及图46中，虽然示出MOSFET的例子，但即使是SBD也一祥。如图45所示出的那样，在半导体器件160中，第I绝缘部60和第2绝缘部70分离。即，第I绝缘部60与第2绝缘部70在X轴方向上分离。再者，第I电极部40和第2电极部50，沿着Y轴方向的位置错开配置。第2电极部50的沿着Y轴方向的位置，是在Y轴方向上相邻的2个第I电极部40之间。S卩，多个第I电极部40和多个第2电极部50，沿着Y轴方向相互错开半个节距地配置。图46所表示出的箭头例示出电子的流动方向。在半导体器件160中，若在第I电极部40上施加超过阈值的电压，则在第2半导体区域32形成沟道，电流流向与第I导通部10对置的第2导通部20。此时，由于在第I电极部40和第2导通部20之间未配置第2电极部50及第2绝缘部70，所以流入第I电极部40的端部侧的电子，不被第2电极部50及第2绝缘部70遮断而流向第2导通部20。由此，可以谋求导通电阻的降低。图47 图49是例示出第4的实施方式涉及的半导体器件的其他构造的示意性的平面图。在图47 图49中，表示出图45所例示的半导体器件160的平面的一部分。并且，图47 图49中，虽然示出MOSFET的例子，但即使是SBD也一祥。图47所表示出的构造中，沿着Y轴方向的第I电极部400的节距PTl，比沿着Y轴方向的第2电极部50的节距PT2还窄。例如，与第2电极部50对置地设置第I电极部401。在多个第I电极部401之间设有第I电极部402。例如，节距PTl是节距PT2的一半。这样，在沿着Y轴方向的相同范围，第I电极部40的数量变得比第2电极部50的数量还多，所以与第I电极部40的数量和第2电极部50的数量相同的情况相比较，可以降低沟道电阻，可以降低导通电阻。在图48所表示出的构造中，在X轴方向上看，沟槽T5a的一部分和沟槽T5b的一部分重叠。沿着Y轴方向而相邻的2个沟槽T5a之间所配置的沟槽T5b，在X轴方向看，具有分别与上述2个沟槽T5a重叠的部分。由此，在X轴方向上看，第I绝缘部40的一部分和第2绝缘部70的一部分重合。上述2个沟槽T5a之中的一方的沟槽T5a和沟槽T5b在X轴方向上看重叠的部分的、沿着Y轴方向的宽度，是宽度LPl。上述2个沟槽T5a之中的另一方的沟槽T5a和沟槽T5b在X轴方向上看重叠的部分的、沿着Y轴方向的宽度，是宽度LP2。例如，宽度LPl与宽度LP2相同。宽度LPl可以比宽度LP2长，也可以短。
通过这样的构造，第I电极部40的、第2电极部50侧的端部处的电场被缓和，可以提闻耐压。在图49所表示出的构造中，相邻的2个沟槽T5a之间和相邻的2个沟槽T5b之间在X轴方向上看，具有重合的部分。在图49所表示出的例中，相邻的2个沟槽T5a之间，每隔一个，而与相邻的2个沟槽T5b之间，在X轴方向上看重合。若在相邻的2个沟槽T5a之间和相邻的2个沟槽T5b之间，在X轴方向上重合，则从第I导通部10流向第2导通部20的电流的流动变得顺利。由此，可以降低导通电阻。并且,在图45 图49所表不出的半导体器件160中，用于形成第I电极部40及第I绝缘部60的沟槽T5a、用于形成第2电极部50及第2绝缘部70的沟槽T5b的构造，除了图45 图49所表示出的形态之外，还可以适用之前说明的各种形态。如以上说明的那样，根据实施方式涉及的半导体器件及其制造方法，可以提供能提高耐压的半导体器件。并且，虽然如上所述地说明了本实施方式及该变化例，但本发明不限于这些例子。例如，本领域的技术人员对上述的各实施方式或者该变化例适当地进行构成要素的增加、削除和设计变更的，将各实施方式的特征适当组合的，只要具备本发明的要旨，就包含在本发明的范围内。例如，在上述的各实施方式及各变化例中，虽然将第I导电型设为η型、将第2导电型设为P型进行说明，但将第I导电型设为P型、将第2导电型设为η型也能实施本发明。而且，在半导体器件120、121、122、123、130、140、150及160中，也可以设置与半导体器件Iio —样的电场缓和区域33。由此，可以缓和第I绝缘部60及第2绝缘部70的衬底5侧的电场集中，提高耐压。 而且，电场缓和区域33不限于图1所表示出的情形。图50是例示出其他电场缓和区域的示意性的立体图。如图50所示出的那样，电场缓和区域33a的区域也可以形成得比图1所例示的区域还大。图50所表示出的电场缓和区域33a是半导体部30，形成为从第I绝缘部60及第2绝缘部70侧覆盖第2半导体区域32的端部。由此，可以进一步提高第2半导体区域32的端部的耐压。电场缓和区域33a也可以适用于其他实施方式涉及的MOSFET构造。进而，在上述的各实施方式及各变化例中，虽然说明了作为半导体而使用了Si (硅)的MOSFET及SBD，但作为半导体，也可以使用例如SiC(硅碳化物)或GaN(氮化镓)等化合物半导体，或者钻石等宽带隙半导体。虽然说明了本发明的几个实施方式，但这些实施方式只是作为例子而提示的，无意于限定发明的范围。这些新的实施方式，能以其他各种形态实施，在不脱离发明的要旨的范围内，可以进行各种省略、置换、变更。这些实施方式及其变化，都包含在发明的范围和要旨内，而且包含在与权利要求所记载的发明等同的范围内。实施方式包括以下形态。(附记I)一种半导体器件，具备衬底；
第I导通部，在与上述衬底的主面正交的第I方向上延伸；第2导通部，在上述第I方向上延伸，沿着与上述第I方向正交的第2方向而与上述第I导通部分离设置；半导体部，设置在上述第I导通部和上述第2导通部之间，包括基于第I杂质浓度的第I导电型的第I半导体区域；第I电极部，在上述第I导通部和上述第2导通部之间于上述第I方向延伸；第2电极部，在上述第I电极部和上述第2导通部之间于上述第I方向延伸，与上述第I电极部分离设置；第I绝缘部，设置在上述第I电极部和上述半导体部之间，在上述第I电极部的边 界面的法线方向上具有第I厚度；及第2绝缘部，设置在上述第2电极部和上述半导体部之间，在上述第2电极部的边界面的法线方向上具有比上述第I厚度还厚的第2厚度。(附记2)如附记I记载的半导体器件，其中，上述第I电极部沿着上述第2方向从上述第I导电部的中途到上述半导体部的中途设置。(附记3)如附记I或附记2记载的半导体器件，其中，上述第2厚度从上述第I导通部向上述第2导通部逐渐增大。(附记4)如附记I或附记2记载的半导体器件，其中，上述第2厚度从上述第I导通部向上述第2导通部反复增减。(附记5)如附记I至附记4之一记载的半导体器件，其中，上述第2电极部包括在上述第2方向上分别分离配置的多个电极区域。(附记6)如附记5记载的半导体器件，其中，上述第I绝缘部和上述第2绝缘部在上述第2方向上分离设置，上述第2绝缘部在上述多个电极区域的每个电极区域分离设置。(附记7)如附记I至附记6之一记载的半导体器件，其中，上述第I厚度之中，沿着上述第I方向的厚度比沿着上述第2方向的厚度还厚。(附记8)如附记I至附记7之一记载的半导体器件，其中，还具备第3绝缘部，该第3绝缘部设置在上述第I电极部和上述第I导通部之间，在上述第I电极部的边界面和上述第I导通部的边界面对置的方向上具有比上述第I厚度还厚的第3厚度。(附记9)如附记I至附记8之一记载的半导体器件，其中，上述半导体部包括设置在上述第I导通部和上述第I半导体区域之间的第2导电型的第2半导体区域，上述第I电极部及上述第I绝缘部沿着上述第2方向而贯穿上述第2半导体区域。
(附记10)如附记9记载的半导体器件，其中，沿着上述第I方向的上述第2电极部的长度，比沿着上述第I方向的上述第I电极部的长度还长。(附记11)如附记I至附记8之一记载的半导体器件，其中，上述第I电极部与上述第I导通部导通，上述第I导通部与上述半导体部被肖特基接合。(附记12)
如附记11记载的半导体器件，其中，上述半导体部在上述半导体部的上述第I导通部侧，具有为上述第I导电型、且杂质浓度低于上述第I杂质浓度的第I浓度区域。(附记13)如附记11记载的半导体器件，其中，上述半导体部在上述半导体部的上述第I导通部侧，具有为上述第I导电型、且杂质浓度高于上述第I杂质浓度的第2浓度区域。(附记14)如附记11至附记13之一记载的半导体器件，其中，上述半导体部在上述衬底和上述第I导通部之间，在上述第I导通部侧包括第2导电型的第3浓度区域。(附记15)如附记11至附记13之一记载的半导体器件，其中，上述半导体部在上述衬底和上述第I导通部之间，在上述第I导通部侧包括为上述第I导电型、且杂质浓度低于上述第I杂质浓度的第4浓度区域。(附记16)如附记11至附记14之一记载的半导体器件，其中，上述第I电极部与上述第I导通部和上述半导体部之间的边界面分离设置。(附记17)如附记11至附记16之一记载的半导体器件，其中，上述第I绝缘部和上述第2绝缘部在上述第2方向上分离设置。(附记18)如附记17记载的半导体器件，其中，上述第I绝缘部与上述第2绝缘部分离设置，沿着与上述第I方向及上述第2方向正交的第3方向的上述第I绝缘部的位置，与沿着上述第3方向的上述第2绝缘部的位置不同。(附记19)如附记18记载的半导体器件，其中，从上述第2方向看，上述第I绝缘部的一部分与上述第2绝缘部的一部分重合。(附记20)如附记17记载的半导体器件，其中，多个上述第I电极部在上述第3方向上以第I节距来设置，多个上述第2电极部在上述第3方向上以比上述第I节距还宽的第2节距来设置。(附记21)如附记I至附记20之一记载的半导体器件，其中，沿着上述第I方向的上述第2绝缘部的长度，比沿着上述第I方向的上述第I绝缘部的长度还长。(附记22)如附记I至附记21之一记载的半导体器件，其中，上述半导体部在上述衬底和上述第I导通部之间，在上述第I绝缘部及上述第2绝缘部的至少一方侧，包括第2导电型的第5浓度区域。(附记23)如附记I至附记21之一记载的半导体器件，其中，上述半导体部在上述衬底和上述第I导通部之间，在上述第I绝缘部及上述第2绝缘部的至少一方侧，包括为第I导电型、且杂质浓度低于上述第I杂质浓度的第6浓度区域。(附记24)·一种半导体器件的制造方法，其中，该半导体器件具备衬底；第I导通部，在与上述衬底的主面正交的第I方向上延伸；第2导通部，在上述第I方向上延伸，沿着与上述第I方向正交的第2方向而与上述第I导通部分离设置；半导体部，设置在上述第I导通部和上述第2导通部之间，包括基于第I杂质浓度的第I导电型的第I半导体区域;第I电极部，在上述第I导通部和上述第2导通部之间于上述第I方向延伸；第2电极部，在上述第I电极部和上述第2导通部之间于上述第I方向延伸，与上述第I电极部分离设置；第I绝缘部，设置在上述第I电极部和上述半导体部之间，在上述第I电极部的边界面的法线方向上具有第I厚度；及第2绝缘部，设置在上述第2电极部和上述半导体部之间，在上述第2电极部的边界面的法线方向上具有比上述第I厚度还厚的第2厚度；在形成上述第I电极部及上述第2电极部时，具有如下工序在上述第I方向上将上述半导体部的一部分除去，形成在与上述第I方向及上述第2方向正交的第3方向上具有第I开口宽度、且在上述第3方向上具有比上述第I开口宽度还宽的第2开口宽度的第I沟槽的工序；在上述第I沟槽的内壁形成第I绝缘膜的工序；在上述第I绝缘膜的膜面上形成第I电极膜，而形成在上述第I开口宽度的部分埋入上述第I电极膜、且在上述第2开口宽度的部分不埋入上述第I电极膜的空间的工序；通过将上述第I电极膜的一部分氧化，而形成上述第2绝缘部，而且形成上述第I绝缘部及上述第I电极部的工序；及在上述空间内形成第2电极膜而形成上述第2电极部的工序。(附记25)如附记24记载的半导体器件的制造方法，其中，形成上述空间的工序，包括将在上述第2开口宽度的部分形成的上述第I电极膜选择性地除去而将上述空间扩展的工序。(附记26)如附记24或附记25记载的半导体器件的制造方法，其中，将上述第I电极膜的一部分氧化的工序，包括对上述第I电极部和上述第I导通部之间的上述第I绝缘膜，以比与上述第2开口宽度的部分有关的上述第I电极膜的氧化的速度还快的氧化的速度进行氧化，而形成具有比上述第I厚度还厚的第3厚度的第3绝缘部的工序。(附记27)如附记24至附记26之一记载的半导体器件的制造方法，其中，上述半导体部包括设置在上述第I导通部和上述第I半导体区域之间的第2导电型的第2半导体区域，形成上述第I绝缘部及上述第I电极部的工序，包括沿着上述第2方向贯穿上述第2半导体区域地形成上述第I绝缘部及上述第I电极部的工序。(附记28)如附记24至附记26之一记载的半导体器件的制造方法，其中，还具备在形成上述第I电极部后，在上述第I方向上将上述第I电极部的一部分及上述半导体部的一部分除去而形成第2沟槽 的工序；在上述第2沟槽内埋入第I导通膜，而使上述第I导通部与上述第I电极部导通，而且使上述第I导通部与上述半导体部进行肖特基接合的工序。(附记29)如附记28记载的半导体器件的制造方法，其中，形成上述第2沟槽的工序，包括在从上述第2沟槽的内壁露出的上述半导体部中注入杂质，而形成为上述第I导电型、且杂质浓度低于上述第I杂质浓度的第I浓度区域的工序。(附记30)如附记28记载的半导体器件的制造方法，其中，形成上述第2沟槽的工序，包括在从上述第2沟槽的内壁露出的上述半导体部中注入杂质，而形成为上述第I导电型、且杂质浓度高于上述第I杂质浓度的第2浓度区域的工序。(附记31)如附记28记载的半导体器件的制造方法，其中，形成上述第2沟槽的工序，包括在上述第2沟槽的底部中注入杂质，而在上述衬底和上述半导体部之间，在上述第I导通部侧形成第2导电型的第3浓度区域的工序。(附记32)如附记28记载的半导体器件的制造方法，其中，形成上述第2沟槽的工序，包括在上述第2沟槽的底部中注入杂质，而在上述衬底和上述半导体部之间，在上述第I导通部侧，形成为上述第I导电型、且杂质浓度低于上述第I杂质浓度的第4浓度区域的工序。(附记33)如附记24至附记32之一记载的半导体器件的制造方法，其中，上述第I沟槽包括上述第I开口宽度的部分的第I电极部用沟槽和上述第2开口宽度的部分的第2电极部用沟槽，将上述第I电极部用沟槽与上述第2电极部用沟槽分离形成，在上述第I电极部用沟槽内，形成上述第I绝缘部及上述第I电极部，在上述第2电极部用沟槽内，形成上述第2绝缘部及上述第2电极部。(附记34)如附记33记载的半导体器件的制造方法，其中，通过不同工序来形成上述第I电极部用沟槽内的上述第I绝缘部和上述第2电极部用沟槽内的上述第2绝缘部。(附记35)如附记33记载的半导体器件的制造方法，其中，通过同一工序来形成上述第I电极部用沟槽内的上述第I绝缘部和上述第2电极部用沟槽内的上述第2绝缘部。(附记36)
如附记33至附记35之一记载的半导体器件的制造方法，其中，将沿着上述第3方向的上述第I电极部用沟槽的位置，与沿着上述第3方向的上述第2电极部用沟槽的位置错开形成。(附记37)一种半导体器件的制造方法，该半导体器件具备衬底；第I导通部，在与上述衬底的主面正交的第I方向上延伸；第2导通部，在上述第I方向上延伸，沿着与上述第I方向正交的第2方向而与上述第I导通部分离设置；半导体部，设置在上述第I导通部和上述第2导通部之间，包括基于第I杂质浓度的第I导电型的第I半导体区域；第I电极部，在上述第I导通部和上述第2导通部之间于上述第I方向延伸；第2电极部，在上述第I电极部和上述第2导通部之间于上述第I方向延伸，与上述第I电极部分离设置；第I绝缘部，设置在上述第I电极部和上述半导体部之间，在上述第I电极部的边界面的法线方向上具有第I厚度；及第2绝缘部，设置在上述第2电极部和上述半导体部之间，在上述第2电极部的边界面的法线方向上具有比上述第I厚度还厚的第2厚度；
在形成上述第I电极部及上述第2电极部时，具备如下工序在上述第I方向将上述半导体部的一部分除去而形成第3沟槽的工序；在上述第3沟槽的内壁形成第2绝缘膜，隔着上述第2绝缘膜而形成第2电极膜的工序；将在上述第3沟槽的内部的与上述第2导通部相反一侧的一部分即第I部分设置的上述第I绝缘膜及上述第2电极膜除去，形成上述第2绝缘部及上述第2电极部的工序；在上述第I部分中的上述第3沟槽的内壁形成第I绝缘部的工序；及在上述第I部分隔着上述第I绝缘部而形成上述第I电极部的工序。虽然说明了本发明的几个实施方式，但这些实施方式只是作为例子而提示的，无意于限定发明的范围。这些新的实施方式，能以其他各种形态实施，在不脱离发明的要旨的范围内，可以进行各种省略、置换、变更。这些实施方式及其变化，都包含在发明的范围和要旨内，而且包含在与权利要求所记载的发明等同的范围内。
权利要求
1.半导体器件，其特征在于，具备 衬底； 第1导通部，在与上述衬底的主面正交的第1方向上延伸； 第2导通部，在上述第1方向上延伸，沿着与上述第1方向正交的第2方向而与上述第I导通部分离设置； 半导体部，设置在上述第1导通部和上述第2导通部之间，包括基于第1杂质浓度的第I导电型的第I半导体区域； 第I电极部，在上述第1导通部和上述第2导通部之间于上述第I方向延伸； 第2电极部，在上述第1电极部和上述第2导通部之间于上述第1方向延伸，与上述第I电极部分尚设置； 第I绝缘部，设置在上述第1电极部和上述半导体部之间，在上述第1电极部的边界面的法线方向上具有第1厚度；及 第2绝缘部，设置在上述第2电极部和上述半导体部之间，在上述第2电极部的边界面的法线方向上具有比上述第I厚度还厚的第2厚度。
2.如权利要求1记载的半导体器件，其中， 上述第1电极部沿着上述第2方向从上述第1导电部的中途到上述半导体部的中途设置。
3.如权利要求1记载的半导体器件，其中， 上述第2厚度从上述第1导通部向上述第2导通部逐渐增大。
4.如权利要求1记载的半导体器件，其中， 上述第2厚度从上述第1导通部向上述第2导通部反复增减。
5.如权利要求1记载的半导体器件，其中， 上述第2电极部包括在上述第2方向上分别分离配置的多个电极区域。
6.如权利要求5记载的半导体器件,其中， 上述第I绝缘部和上述第2绝缘部在上述第2方向上分离设置， 上述第2绝缘部在上述多个电极区域的每个电极区域分离设置。
7.如权利要求1记载的半导体器件，其中， 上述第I厚度之中，沿着上述第1方向的厚度比沿着上述第2方向的厚度还厚。
8.如权利要求1记载的半导体器件，其中， 还具备第3绝缘部，该第3绝缘部设置在上述第I电极部和上述第1导通部之间，在上述第I电极部的边界面和上述第1导通部的边界面对置的方向上具有比上述第I厚度还厚的第3厚度。
9.如权利要求1记载的半导体器件，其中， 上述半导体部包括设置在上述第1导通部和上述第I半导体区域之间的第2导电型的第2半导体区域， 上述第1电极部及上述第1绝缘部沿着上述第2方向而贯穿上述第2半导体区域。
10.如权利要求9记载的半导体器件，其中， 沿着上述第1方向的上述第2电极部的长度，比沿着上述第1方向的上述第I电极部的长度还长。
11.如权利要求1记载的半导体器件，其中， 上述第I电极部与上述第I导通部导通， 上述第I导通部与上述半导体部被肖特基接合。
12.如权利要求11记载的半导体器件，其中， 上述半导体部在上述半导体部的上述第I导通部侧，具有为上述第I导电型、且杂质浓度低于上述第I杂质浓度的第I浓度区域。
13.如权利要求11记载的半导体器件，其中， 上述半导体部在上述半导体部的上述第I导通部侧，具有为上述第I导电型、且杂质浓度高于上述第I杂质浓度的第2浓度区域。
14.如权利要求11记载的半导体器件，其中， 上述半导体部在上述衬底和上述第I导通部之间，在上述第I导通部侧包括第2导电型的第3浓度区域。
15.如权利要求11记载的半导体器件，其中， 上述半导体部在上述衬底和上述第I导通部之间，在上述第I导通部侧包括为上述第I导电型、且杂质浓度低于上述第I杂质浓度的第4浓度区域。
16.如权利要求11记载的半导体器件，其中， 上述第I电极部与上述第I导通部和上述半导体部之间的边界面分离设置。
17.如权利要求1记载的半导体器件，其中， 上述第I绝缘部和上述第2绝缘部在上述第2方向上分离设置。
18.如权利要求17记载的半导体器件，其中， 上述第I绝缘部与上述第2绝缘部分离设置， 沿着与上述第I方向及上述第2方向正交的第3方向的上述第I绝缘部的位置，与沿着上述第3方向的上述第2绝缘部的位置不同。
19.如权利要求18记载的半导体器件，其中， 从上述第2方向看，上述第I绝缘部的一部分与上述第2绝缘部的一部分重合。
20.如权利要求17记载的半导体器件，其中， 多个上述第I电极部在上述第3方向上以第I节距来设置， 多个上述第2电极部在上述第3方向上以比上述第I节距还宽的第2节距来设置。
全文摘要
实施方式涉及的半导体器件具备衬底；第1导通部；第2导通部；半导体部；第1电极部；第2电极部；第1绝缘部；及第2绝缘部。第1导通部在Z轴方向上延伸。第2导通部在Z轴方向上延伸，沿着X轴方向与第1导通部分离。半导体部设置在第1导通部和第2导通部之间。第1电极部在第1导通部和第2导通部之间于Z轴方向上延伸。第2电极部在第1电极部和第2导通部之间于Z轴方向延伸，与第1电极部分离。第1绝缘部设置在第1电极部和半导体部之间，在第1电极部的边界面的法线方向上具有第1厚度。第2绝缘部设置在第2电极部和半导体部之间，在第2电极部的边界面的法线方向上具有比第1厚度还厚的第2厚度。
文档编号H01L29/41GK103022098SQ201210071400
公开日2013年4月3日 申请日期2012年3月16日 优先权日2011年9月21日
发明者大田刚志, 三须伸一郎, 新井雅俊 申请人:株式会社东芝