专利名称：晶片封装体及其形成方法
技术领域：
本发明有关于晶片封装体，且特别是有关于微机电系统晶片封装体(MEMS chip
packagesノ。
背景技术：
随着电子产品朝向轻、薄、短、小发展的趋势，半导体晶片的封装结构也朝向多晶片封装(multi-chip package, MCP)结构发展，以达到多功能和高性能要求。多晶片封装结构是将不同类型的半导体晶片，例如逻辑晶片、模拟晶片、控制晶片或存储器晶片，整合在单一封装基底之上。不同晶片之间可通过焊线而彼此电性连接。然而，随着需整合的晶片数量上升，将 多晶片以焊线相连接会造成封装体体积无法有效缩小，且亦会占去过多面积而造成制作成本増加，不利于可携式电子产品的应用。
发明内容
本发明提供一种晶片封装体，包括一第一基底；一第二基底，设置于该第一基底之上，其中该第二基底具有贯穿该第二基底的至少ー开ロ，该至少ー开ロ于该第二基底之中划分出彼此电性绝缘的多个导电区；ー承载基底，设置于该第二基底之上；至少ー阻挡块体，对应地设置于该第二基底的该至少一开ロ之上，且大抵完全覆盖该至少ー开ロ ；ー绝缘层，设置于该承载基底的一表面及一侧壁之上；以及一导电层，设置于该承载基底上的该绝缘层之上，且电性接触所述导电区中的ー导电区。本发明所述的晶片封装体，该导电层自该承载基底的该表面上的该绝缘层沿着该承载基底的该侧壁朝该第二基底延伸。本发明所述的晶片封装体，还包括一防焊层，设置于该导电层之上，其中该防焊层具有露出该导电层的ー开ロ ；以及ー导电凸块，设置于该防焊层的该开ロ之中，且电性接触该导电层。本发明所述的晶片封装体，该防焊层包覆该导电层的邻近所述导电区中的ー导电区的一部分的一侧边。本发明所述的晶片封装体，还包括一第一接垫及ー第二接垫，设置于该第一基底与该第二基底之间，其中该第二接垫接合于该第一接垫之上，且电性连接所述导电区中的ー导电区。本发明所述的晶片封装体，该承载基底的该侧壁倾斜于该承载基底的该表面。本发明所述的晶片封装体，该承载基底的该侧壁大抵垂直于该承载基底的该表面。本发明所述的晶片封装体，还包括一第二导电层，设置于该承载基底及该绝缘层之上，且电性接触所述导电区中的ー导电区，其中该第二导电层不电性连接该导电层。本发明所述的晶片封装体，该至少一阻挡块体的一宽度大于或等于该至少ー开ロ的ー宽度。本发明所述的晶片封装体，还包括一第二绝缘层，位于该至少ー阻挡块体与该至少ー开ロ之间。本发明所述的晶片封装体，该至少一阻挡块体的材质与该承载基底的材质相同。本发明所述的晶片封装体，该至少一阻挡块体的材质与该承载基底的材质不同。本发明提供一种晶片封装体的形成方法，包括提供一第一基底；将一第二基底设置于该第一基底之上，其中该第二基底具有贯穿该第二基底的至少ー开ロ，该至少ー开ロ于该第二基底之中划分出彼此电性绝缘的多个导电区；将ー承载基底设置于该第二基底之上；部分移除该承载基底以形成露出该第二基底的所述导电区的至少ー凹陷；于该第二基底的该至少ー开口上对应地形成至少ー阻挡块体，其中该至少一阻挡块体大抵完全覆盖该至少ー开ロ ；于该承载基底上形成一绝缘层，其中该绝缘层延伸于该至少ー凹陷的ー侧壁之上；以及于该绝缘层之上形成ー导电层，其中该导电层电性接触所述导电区中的ー导 电区。本发明所述的晶片封装体的形成方法，还包括在形成该至少一凹陷之前，薄化该
承载基底。本发明所述的晶片封装体的形成方法，还包括于该导电层之上形成一防焊层，该防焊层具有露出该导电层的ー开ロ ；以及于该防焊层的该开口中形成ー导电凸块，该导电凸块电性接触该导电层。本发明所述的晶片封装体的形成方法，还包括于该绝缘层之上形成一第二导电层，其中该第二导电层电性接触所述导电区中的ー导电区，且该第二导电层不电性连接该导电层。本发明所述的晶片封装体的形成方法，该第一导电层及该第二导电层的形成步骤包括于该绝缘层上形成ー导电材料层；以及将该导电材料层图案化以形成该第一导电层及该第二导电层。本发明所述的晶片封装体的形成方法，还包括于该第一导电层及该第二导电层之上电镀ー导电材料。本发明所述的晶片封装体的形成方法，还包括对通过该至少一凹陷的ー预定切割道进行一切割制程以形成多个彼此分离的晶片封装体。本发明所述的晶片封装体的形成方法，该至少一阻挡块体的形成步骤包括在形成该至少一凹陷时，使部分的该承载基底覆盖于该第二基底的该至少ー开口上以作为该至少一阻挡块体。本发明可有效缩小多晶片封装结构的体积，且节省制作成本。
图IA至图IG显示根据本发明一实施例的晶片封装体的制程剖面图。图2显示相应于图IB的结构的立体示意图。图3显示根据本发明一实施例的晶片封装体的剖面图。附图中符号的简单说明如下100 :基底；102 :接垫；104 :保护层；200 :基底；201a、201b :开 ロ ；202 :接垫；203a,203b,203c :导电区；204 :承载基底；204a、204b :阻挡块体；206 :绝缘层;208、208a、208b :凹陷；210 :绝缘层；214、214a :晶种层；214b :导电层；216 :防焊层；218 :导电凸块；SC :切割道。
具体实施例方式以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。本领域技术人员自本申请的权利要求书中所能推及的所有实施方式皆属本申请所欲揭露的内容。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及ー第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。本发明ー实施例的晶片封装体可用以封装各种晶片。例如，其可用于封装各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子兀件(electronic components),例如是有关于光电兀件(opto electronic devices)、微机电系统(Micro Electro MechanicalSystem;MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(waferscale package;WSP)制程对影像感测元件、发光二极管(light-emitting diodes;LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波兀件(surface acoustic wavedevices)、压カ感测器(process sensors)喷墨头(ink printer heads)、或功率晶片(power IC)等半导体晶片进行封装。上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于借堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegrated circuit devices)的晶片封装体。图IA至图IG显示根据本发明一实施例的晶片封装体的制程的剖面图。在下述说明中，以采用晶圆级封装制程的实施例为例。然应注意的是，本发明实施例亦可采用有别于晶圆级封装制程的其他适合制程。如图IA所不,提供基底100。基底100可为半导体基底(例如，娃基底)或半导体晶圆(例如，硅晶圆)。采用半导体晶圆可利于晶圆级封装制程的进行、可确保封装品质、并节省制程成本及时间。在一实施例中，基底100中形成有多个CMOS元件(未显示)。基底100的表面上形成有多个接垫102。这些接垫102分别电性连接至相应的CMOS元件。基底100的表面上还形成有保护层104，其可覆盖基底100的表面，并具有露出接垫102的开ロ。保护层104的材质例如是氧化物、氮化物、氮氧化物、高分子材料或前述的组合。如图IA所示，提供基底200。基底200可为半导体基底(例如，硅基底)或半导体晶圆(例如，娃晶圆)。在一实施例中，基底100中形成有多个CMOS兀件(未显不)。在一实施例中，基底200中形成有多个MEMS元件。基底200的上表面上可形成有绝缘层206及承载基底204。绝缘层206的材质例如为氧化物、氮化物、氮氧化物、高分子材料或前述的组合。在一实施例中，绝缘层206的材质为氧化硅。承载基底204例如可为半导体基底，例如是硅晶圆。基底200可通过形成于下表面上的接垫202而接合于基底100之上。例如，在一实施例中，接垫202与接垫102可分别包括锗及铝，并如图IA所示的彼此接合。在ー实施例中，接垫202及接垫102皆为导电材料。因此，接垫202及接垫102还可形成基底100与基底200之间的导电通路。例如，基底100中的CMO S元件与基底200中的MEMS元件可通过接垫202与接垫102而彼此传递电性信号。在一实施例中，可分别对基底100及承载基底204进行薄化制程。在一实施例中，多个预定切割道SC将基底100与基底200的堆叠晶圆划分成多个区域。在后续封装与切割制程之后，每ー区域将成为一晶片封装体。在基底200的每一区域之中，可形成有多条贯穿基底200的缝隙(或开ロ)，其于基底200中划分出多个彼此不电性连接的导电区。每ー导电区可电性连接至相应的接垫202。在一实施例中，这些导电区为基底200中的高掺杂区域。例如，这些导电区中可掺杂有高浓度的p型掺质。在ー实施 例中，多个接垫202可沿着预定切割道SC的边缘排列。接着，如图IB所示，可部分移除承载基底204以于承载基底204中形成至少ー凹陷208。凹陷208可大抵沿着其中一预定切割道SC延伸。凹陷208可露出绝缘层206。在一实施例中，可通过光刻及蚀刻制程(例如，干式蚀刻)形成凹陷208。图2显示相应于图IB的结构的立体示意图。如图2所示,基底200可具有至少ー开ロ，其于基底200中划分出多个彼此不电性连接的导电区。在一实施例中，多个开ロ 201a及201b将基底200划分成多个导电区203a、203b及203c。这些导电区因开ロ的隔离而彼此电性绝缘。在一实施例中，可通过光刻及蚀刻制程于承载基底204中形成多个朝基底200延伸的凹陷，例如包括凹陷208、208a及208b。通过对蚀刻制程的參数及/或蚀刻剂的配方的调整，可依需求使所形成的凹陷具有特定倾斜程度的侧壁。例如，在图2的实施例中，所形成的凹陷208、208a及208b可具有倾斜于承载基底204的上表面的側壁。然应注意的是，本发明实施例不限于此。在其他实施例中，承载基底204中所形成的凹陷可具有大抵垂直于承载基底204的上表面的侧壁。在形成凹陷208、208a及208b之后，可于承载基底204中定义出多个阻挡块体，例如包括阻挡块体204a及204b。在此情形下，阻挡块体的材质大抵相同于承载基底。阻挡块体可分别覆盖下方的基底200中所对应的开ロ。例如，阻挡块体204a可大抵完全覆盖基底200中的开ロ 201a，而阻挡块体204b可大抵完全覆盖基底200中的开ロ 201b。在ー实施例中，阻挡块体的宽度等于基底200中的对应开ロ的宽度。在另ー实施例中，阻挡块体的宽度大于基底200中的对应开ロ的宽度。虽然，在上述实施例中，通过对承载基底204的图案化制程而于基底200中的开ロ(例如，201a及201b)上分別形成对应的阻挡块体(例如，阻挡块体204a及204b)，但本发明实施例不限于此。在其他实施例中，可先图案化承载基底204以形成露出绝缘层206的沟槽。接着，于沟槽底部的绝缘层206上，对应基底200中的开ロ(例如，201a及201b)的位置形成可完全盖住开ロ阻挡块体。在此情形下，所形成的阻挡块体可由其他材料形成，因此,阻挡块体的材质可不同于承载基底204。在一实施例中，基底200的下表面上可形成有多个接垫202，这些接垫202可延着凹陷208 (或沿着预定切割道SC)而设置。每ー导电区可电性连接至其中一相应的接垫而与基底100中的相应的CMOS元件电性连接。例如，在一实施例中，导电区203a可通过图2所示的接垫202及接垫102而与基底100中的相应的CMOS元件电性连接。如图IC所示，接着于承载基底204之上形成绝缘层210。绝缘层210的材质可为氧化物、氮化物、氮氧化物、高分子材料或前述的组合。绝缘层210的形成方式例如是气相沉积、喷涂、涂布或印刷等。绝缘层210可填入凹陷208之中。接着，如图IC所示，例如以蚀刻制程移除凹陷底部的部分的绝缘层206及绝缘层210以露出基底200的导电区。请參照图2及图1C，在部分移除绝缘层206及绝缘层210
之后，多个彼此电性绝缘的导电区于凹陷底部露出。例如，凹陷208可露出基底200的导电区203a，凹陷208a可露出基底200的导电区203b，而凹陷208b可露出基底200的导电区203c。由于阻挡块体的阻挡，阻挡块体下方的绝缘层206将保留而不被移除。因此，基底200中的开ロ(例如，开ロ 201a及201b)将完全由上方的绝缘层206与阻挡块体(例如，阻挡块体204a及204b)所覆盖。请继续參照图1C，可接着于承载基底204之上形成图案化导电层。导电层的材质可包括铝、铜、金、镍或前述的组合。导电层的形成方式可包括物理气相沉积、化学气相沉积、涂布、电镀、无电镀或前述的组合。以下，以采用电镀制程为例说明ー实施例的图案化导电层的形成过程。如图IC所示，于承载基底204之上形成晶种层214。晶种层214的材质例如为铝、铜或前述的组合，其形成方式例如为溅镀。晶种层214可大抵顺应性且全面地覆盖于绝缘层210之上，并与所露出的导电区(例如，导电区203a、203b及203c)电性接触。接着，如图ID所示，例如通过光刻及蚀刻制程而将晶种层214图案化以形成图案化晶种层214a。图案化晶种层214a可仅电性接触其中ー导电区，例如是导电区203a。晶种层214经图案化之后，还可形成出电性连接其他导电区(例如，导电区203b或203c)的图案化晶种层。由于先前所形成的阻挡块体(204a及204b)已封住基底200于凹陷底部处的开ロ(例如，开ロ 201a及201b)，因此晶种层214的图案化过程中所需采用的蚀刻液及/或蚀刻气体将不会经由基底200的开ロ而到达接垫202与接垫102，可确保基底100与基底200之间的接合与电性连接。如图IE所示，接着可通过电镀制程而于晶种层214a的表面上电镀导电材料以形成导电层214b。在一实施例中，导电层214b可包括镍、金、铜或前述的组合。在一实施例中，在同一道电镀制程中，亦可于其他晶种层上形成其他导电层。例如，可形成出电性连接导电区203b或203c的导电层(未显不)。接着，如图IF所示，于导电层214b上形成防焊层216。防焊层216具有露出导电层214b的开ロ。接着，可于开ロ所露出的导电层214b之上形成导电凸块218。如图IG所示，可沿着预定切割道SC切割显示于图IF的结构而形成多个彼此分离的晶片封装体。在一实施例中，晶片封装体包括一第一基底100 ; —第二基底200，设置于该第一基底之上，其中该第二基底具有贯穿该第二基底的至少ー开ロ(例如，开ロ 201a及201b)，该至少ー开ロ于该第二基底之中划分出彼此电性绝缘的多个导电区(例如，导电区203a、203b及203c);—承载基底204，设置于该第二基底之上；至少ー阻挡块体(例如，阻挡块体204a及204b)，对应地设置于该第二基底的该至少一开ロ之上，且大抵完全覆盖该至少ー开ロ(例如，阻挡块体204a大抵完全覆盖开ロ 201a，而阻挡块体204b大抵完全覆盖开ロ 201b);—绝缘层210，设置于该承载基底204的一表面及一侧壁之上；以及ー导电层(214a及214b)，设置于该承载基底204上的该绝缘层210之上，且电性接触其中一所述导电区(例如，导电区203a)。图3显示本发明ー实施例的晶片封装体，其中相同或相似的标号用以标示相同或相似的元件。在图3的实施例中，承载基底204中的露出基底200的导电区(例如，导电区203a)的凹陷(例如，凹陷208)的侧壁大抵垂直于承载基底204的上表面。在一实施例中，由于凹陷具有大抵垂直的侧壁，可使凹陷底部的导电层214b与导电区203a的接触面积较大，可降低接触电阻。此外，在一实施例中，基底100上的保护层104还可直接接触基底200，如图3所示。 本发明实施例还可有许多变化。例如，在形成图案化晶种层214a时，可使承载基底204的凹陷底部上的图案化晶种层214a不触及预定切割道SC而使后续电镀之导电层214b亦不触及预定切割道SC。換言之，可通过图案化制程的调整使所形成的图案化导电层与预定切割道SC之间隔有间距而不直接接触。在此情形下，所形成的防焊层216将于凹陷的底部处包覆导电层的侧边。換言之，防焊层216包覆导电层的邻近所接触导电区的部分的一侧边。如此，在后续切割制程中，切割刀片将不会切割到图案化导电层，可避免导电层因切割制程而受损或脱落。此外，由于防焊层216包覆导电层的侧边，可避免导电层氧化或受损。以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进ー步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
权利要求
1.一种晶片封装体，其特征在于，包括 一第一基底; 一第二基底，设置于该第一基底之上，其中该第二基底具有贯穿该第二基底的至少ー开ロ，该至少ー开ロ于该第二基底之中划分出彼此电性绝缘的多个导电区； ー承载基底，设置于该第二基底之上； 至少ー阻挡块体，对应地设置于该第二基底的该至少一开ロ之上，且大抵完全覆盖该至少ー开ロ； 一绝缘层，设置于该承载基底的一表面及一侧壁之上；以及 一导电层，设置于该承载基底上的该绝缘层之上，且电性接触所述导电区中的ー导电区。
2.根据权利要求I所述的晶片封装体，其特征在于，该导电层自该承载基底的该表面上的该绝缘层沿着该承载基底的该侧壁朝该第二基底延伸。
3.根据权利要求I所述的晶片封装体，其特征在于，还包括 一防焊层，设置于该导电层之上，其中该防焊层具有露出该导电层的ー开ロ ；以及 ー导电凸块，设置于该防焊层的该开ロ之中，且电性接触该导电层。
4.根据权利要求3所述的晶片封装体，其特征在于，该防焊层包覆该导电层的邻近所述导电区中的一导电区的一部分的一侧边。
5.根据权利要求I所述的晶片封装体，其特征在于，还包括一第一接垫及ー第二接垫，设置于该第一基底与该第二基底之间，其中该第二接垫接合于该第一接垫之上，且电性连接所述导电区中的ー导电区。
6.根据权利要求I所述的晶片封装体，其特征在干，该承载基底的该侧壁倾斜于该承载基底的该表面。
7.根据权利要求I所述的晶片封装体，其特征在干，该承载基底的该侧壁大抵垂直于该承载基底的该表面。
8.根据权利要求I所述的晶片封装体，其特征在于，还包括一第二导电层，设置于该承载基底及该绝缘层之上，且电性接触所述导电区中的ー导电区，其中该第二导电层不电性连接该导电层。
9.根据权利要求I所述的晶片封装体，其特征在干，该至少一阻挡块体的ー宽度大于或等于该至少ー开ロ的ー宽度。
10.根据权利要求I所述的晶片封装体，其特征在于，还包括一第二绝缘层，位于该至少ー阻挡块体与该至少ー开ロ之间。
11.根据权利要求I所述的晶片封装体，其特征在干，该至少一阻挡块体的材质与该承载基底的材质相同。
12.根据权利要求I所述的晶片封装体，其特征在干，该至少一阻挡块体的材质与该承载基底的材质不同。
13.一种晶片封装体的形成方法，其特征在于，包括 提供一第一基底； 将ー第二基底设置于该第一基底之上，其中该第二基底具有贯穿该第二基底的至少ー开ロ，该至少ー开ロ于该第二基底之中划分出彼此电性绝缘的多个导电区；将ー承载基底设置于该第二基底之上； 部分移除该承载基底以形成露出该第二基底的所述导电区的至少ー凹陷； 于该第二基底的该至少ー开口上对应地形成至少ー阻挡块体，其中该至少一阻挡块体大抵完全覆盖该至少ー开ロ； 于该承载基底上形成一绝缘层，其中该绝缘层延伸于该至少ー凹陷的ー侧壁之上；以及 于该绝缘层之上形成一导电层，其中该导电层电性接触所述导电区中的ー导电区。
14.根据权利要求13所述的晶片封装体的形成方法，其特征在于，还包括在形成该至少ー凹陷之前，薄化该承载基底。
15.根据权利要求13所述的晶片封装体的形成方法，其特征在于，还包括 于该导电层之上形成一防焊层，该防焊层具有露出该导电层的ー开ロ ；以及 于该防焊层的该开口中形成ー导电凸块，该导电凸块电性接触该导电层。
16.根据权利要求13所述的晶片封装体的形成方法，其特征在于，还包括于该绝缘层之上形成一第二导电层，其中该第二导电层电性接触所述导电区中的ー导电区，且该第二导电层不电性连接该导电层。
17.根据权利要求16所述的晶片封装体的形成方法，其特征在于，该第一导电层及该第二导电层的形成步骤包括 于该绝缘层上形成ー导电材料层；以及 将该导电材料层图案化以形成该第一导电层及该第二导电层。
18.根据权利要求17所述的晶片封装体的形成方法，其特征在于，还包括于该第一导电层及该第二导电层之上电镀ー导电材料。
19.根据权利要求13所述的晶片封装体的形成方法，其特征在于，还包括对通过该至少ー凹陷的ー预定切割道进行一切割制程以形成多个彼此分离的晶片封装体。
20.根据权利要求13所述的晶片封装体的形成方法，其特征在干，该至少一阻挡块体的形成步骤包括在形成该至少一凹陷时，使部分的该承载基底覆盖于该第二基底的该至少ー开口上以作为该至少一阻挡块体。
全文摘要
本发明提供一种晶片封装体及其形成方法，该晶片封装体包括一第一基底；一第二基底，设置于该第一基底之上，其中该第二基底具有贯穿该第二基底的至少一开口，该至少一开口于该第二基底之中划分出彼此电性绝缘的多个导电区；一承载基底，设置于该第二基底之上；至少一阻挡块体，对应地设置于该第二基底的该至少一开口之上，且大抵完全覆盖该至少一开口；一绝缘层，设置于该承载基底的一表面及一侧壁之上；以及一导电层，设置于该承载基底上的该绝缘层之上，且电性接触所述导电区中的一导电区。本发明可有效缩小多晶片封装结构的体积，且节省制作成本。
文档编号H01L23/31GK102774805SQ201210146748
公开日2012年11月14日 申请日期2012年5月11日 优先权日2011年5月13日
发明者沈信隆, 谢俊池 申请人:精材科技股份有限公司