沟槽式功率半导体结构的制造方法
【专利摘要】本发明提供一种沟槽式功率半导体结构的制造方法，包括下列步骤：先提供一基材并形成一介电图案层于基材上，以定义出一主动区与一终端区，上述主动区的部分基材与终端区的基材被介电图案层所覆盖；然后，以选择性磊晶的方式，成长一第一磊晶层于未被介电图案层所覆盖的基材上；随后，移除主动区上的介电图案层，以形成一栅极沟槽于基材上；形成一栅极介电层于栅极沟槽内与第一磊晶层上且形成一栅极结构于栅极沟槽内；最后，利用终端区上的介电图案层为屏蔽，形成一本体区于第一磊晶层内或其上，并形成一源极区于本体区的上部分。本发明减少一道光罩的工艺，进而降低制作光罩的高额成本，并能避免光罩对准过程中，所造成的制造误差。
【专利说明】沟槽式功率半导体结构的制造方法
【技术领域】
[0001]本发明涉及一种功率半导体结构的制造方法，且特别涉及一种沟槽式功率半导体结构的制造方法。
【背景技术】
[0002]随着节能的需求逐渐高涨，需要更高的能源转换效率。这些日趋严格的设计规范要求，对于电源转换器设计者是一个严厉的挑战。为了因应此需求，功率元件在高效转换器中所扮演的角色愈趋重要。其中，功率金氧半场效晶体管(Power MOSFET)已是目前被广泛应用于各种电源转换器的半导体元件之一。
[0003]传统的平面式金氧半场效晶体管中，电流走向是沿着平行于基材表面的走向，而沟渠式金氧半场效晶体管元件，则是将栅极设置于沟槽内，并改变金氧半场效晶体管元件的信道位置，使得金氧半场效晶体管元件的电流走向垂直于基材。借此，可以缩小元件的尺寸，提高元件的积极度，而有利于降低制作成本。传统的沟渠式金氧半场效晶体管元件的制作，至少需要用到六道光罩工序(微影工序)，其中，源极区与本体区的制作，就需要使用到两道光罩制程。在元件开发的初期，光罩的制作即是一笔巨额的费用，再加上在沟渠式金氧半场效晶体管元件的制作时，光罩工序的耗时与制造误差，往往造成制作成本的增加。
[0004]目前越来越注重价格竞争优势的半导体市场，因此，寻找一个简单的制作方法，改善制造工艺的复杂度，提升价格的竞争优势又不会降低元件的功效，是本【技术领域】一个重要的课题。
【发明内容】
[0005]有鉴于此，本发明提供的一种沟槽式功率半导体结构的制造方法，借助于在主动区与终端区上先形成介电图案层，然后，利用选择性磊晶的方式，在未被介电层覆盖的基材上成长第一磊晶层，接着移除主动区上的介电图案层，并只留下终端区上的介电层图案层为屏蔽，进行本体区与源极区的制造，如此，即可减少一道光罩的工艺，进而降低制作光罩的高额成本，并能避免光罩对准过程中，所造成的制造误差。
[0006]本发明实施例提供一种沟槽式功率半导体结构的制造方法，包括下列步骤:首先，提供一基材；然后，形成一介电图案层于基材上，以定义出一主动区与一终端区，其中，主动区的部分基材与终端区的基材被介电图案层所覆盖；接下来，以选择性磊晶的方式，成长一第一磊晶层于未被介电图案层所覆盖的基材上；随后，移除主动区上的介电图案层，以形成一栅极沟槽于基材上；接着，形成一栅极介电层于栅极沟槽内与第一嘉晶层上并且形成一栅极结构于栅极沟槽内；最后，利用终端区上的介电图案层为屏蔽，形成一本体区于第一磊晶层内或第一磊晶层上，并且形成一源极区于本体区的上部分。
[0007]在本发明其中一个实施例中，上述功率半导体结构的制造方法还包括在形成该栅极介电层于该栅极沟槽内的步骤前，先蚀刻栅极沟槽底部的步骤。
[0008]在本发明其中一个实施例中，上述功率半导体结构的制造方法中，在蚀刻栅极沟槽底部的步骤后，且在形成栅极介电层于栅极沟槽内的步骤前，还包括:形成一牺牲氧化层于栅极沟槽内该基材上的步骤。
[0009]在本发明其中一个实施例中，上述功率半导体结构的制造方法中，本体区以离子植入的方式形成于第一磊晶层内。
[0010]在本发明其中一个实施例中，上述功率半导体结构的制造方法中，本体区以磊晶的方式形成于第一磊晶层上。
[0011]在本发明其中一个实施例中，上述功率半导体结构的制造方法中，源极区以离子植入的方式形成于本体区的上部分。
[0012]在本发明其中一个实施例中，上述功率半导体结构的制造方法中，第一磊晶层的厚度大于栅极介电层的厚度。
[0013]在本发明其中一个实施例中，上述功率半导体结构的制造方法中，本体区与源极区的形成步骤，是在完成于栅极介电层的形成步骤之后。
[0014]在本发明其中一个实施例中，上述功率半导体结构的制造方法中，介电图案层包括一底部介电结构、一隔绝结构与一遮蔽结构。
[0015]在本发明其中一个实施例中，上述功率半导体结构的制造方法中，第一磊晶层的厚度大于底部介电结构的厚度。
[0016]根据本发明的制程方法制作沟槽式功率半导体，从基材至保护层的制造过程，只需要五道光罩即可完成，如此亦可以降低整体的制作成本，进一步提升价格的竞争优势。
[0017]为了能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅用来说明本发明，而非限制本发明。
【专利附图】
【附图说明】
[0018]图1A至图1G是本发明实施例一的沟槽式功率半导体结构的制造方法；
[0019]图2A至图2E是本发明实施例二的沟槽式功率半导体结构的制造方法；
[0020]图3A至图3C是本发明实施例三的沟槽式功率半导体结构的制造方法；
[0021]图4A是本发明实施例四的沟槽式功率半导体结构的制造方法；
[0022]图4B是本发明实施例五的沟槽式功率半导体结构的制造方法。
[0023]【主要元件附图标记说明】
[0024]基板100
[0025]基材101
[0026]主动区102
[0027]终端区103
[0028]磊晶层110
[0029]介电层120
[0030]介电图案层120’
[0031]第一磊晶层130，230，431，432
[0032]栅极沟槽140，240，340
[0033]栅极介电层150，250，350
[0034]栅极结构160，260，360[0035]本体区170，270，370，471，472
[0036]源极区180，280，380，481，482
[0037]底部介电层220
[0038]隔绝层221
[0039]遮蔽层222
[0040]底部介电结构220’
[0041]隔绝结构221’
[0042]遮蔽结构222’
【具体实施方式】
[0043]实施例一
[0044]请参照图1A至图1G，图1A至图1G是本发明实施例一的沟槽式功率半导体结构的制造方法。如图1A所不，首先提供一基材101,此基材101包含一基板100与一嘉晶层110。然后，形成一介电层120于基材101上,介电层120以沉积方式形成于基材110上,但本发明不以此为限，亦可以氧化的方式成长于基材上。接下来，进行微影蚀刻制程工序以制作一介电图案层120’于基材101上，且定义出一主动区102与一终端区103于基材101上，如图1B所示，位于主动区102的磊晶层110，只有部分被介电图案层120’所覆盖，位于终端区103的磊晶层110，则全部被介电图案层120’所覆盖。
[0045]在此实施例中，磊晶层110可是通过磊晶成长方式形成于基板100上方。基板100可为娃基板(silicon substrate),且基板的种类与其掺杂物的导电型并无一定的限制。嘉晶层110亦可以被省略，即基材为基板，且后续制造过程直接形成于基板上。
[0046]接下来，如图1C所不，以选择性嘉晶的方式,成长一第一嘉晶层130于基材101上，且第一嘉晶层130仅成长于主动区102中未被介电图案层120’所覆盖的嘉晶层110上。在本实施例中，第一磊晶层130与基材101的导电型相同。第一磊晶层130的厚度低于介电图案层120’的厚度，此外，第一磊晶层130的厚度亦可等于介电图案层120’的厚度(未图示)。
[0047]然后，如图1D所示，进行微影蚀刻制程将主动区102上的介电图案层120’移除，以形成一栅极沟槽140于基材101上。为了后续成长栅极介电层的工序中，使栅极介电层的厚度均匀，接下来，如图1E所示，进行蚀刻沟槽底部的工序，以将栅极沟槽140底部圆角化，然后形成牺牲氧化层(图未示)来修复磊晶层表面，再将牺牲氧化层移除。在本实施例中，图1E所示的步骤亦可以省略，直接进行后续工序。
[0048]随后，如图1F所示，形成一栅极介电层150于第一磊晶层130上与栅极沟槽140内。上述栅极介电层150可通过热氧化的方式，形成氧化硅于未被介电图案层120’覆盖的第一磊晶层130上与栅极沟槽140的内侧表面。另外，栅极介电层150也可以通过化学气相沉积的方式，形成于第一磊晶层130上、栅极沟槽140内与介电图案层120’上。在实际操作上，栅极介电层150可由二氧化娃(silicon dioxide)或高介电值的材料所构成。
[0049]最后，如图1G所示，先沉积复晶硅于基材101上，再施以回蚀刻的方式形成一栅极结构160于栅极沟槽140内。然后，利用该终端区上的介电图案层120’与栅极结构160为屏蔽，形成一本体区170于第一嘉晶层130内。随后,形成一源极区180于本体区170的上部分。本实施例中，本体区170与源极区180的形成方式，是以离子植入的方式形成于第一磊晶层130中。
[0050]实施例二
[0051]另外，可根据上述介电图案层120’的结构变化，形成底部介电结构于栅极沟槽的下方，以进一步获得较低的栅极-漏极电容(Cgd)。实施方式请参照图2A至图2E，图2A至图2E是本发明实施例二的沟槽式功率半导体结构的制造方法。
[0052]如图2A所示，首先，形成磊晶层110于基板100上，然后，形成介电层于基材100上，介电层包含一底部介电层220、一隔绝层221与一遮蔽层222。上述隔绝层221可选用氮化硅(SiN)材料，但本发明不以此为限，只要隔绝层221的材料选用与底部介电层220与遮蔽层222相异即可，且底部介电层220与遮蔽层222可选用氧化物材料，但本发明不以此为限，只要底部介电层220具有高介电值，而遮蔽层222材料与隔绝层221材料相异即可。
[0053]接下来，如图2B所示，进行微影蚀刻工序以制作介电图案层于磊晶层110上，上述的介电图案层包含一底部介电结构220’、一隔绝结构221’与一遮蔽结构222’。随后，如图2C所示，以选择性磊晶的方式，成长一第一磊晶层230于未被介电图案层所覆盖的磊晶层110 上。
[0054]然后，如图2D所示，进行微影工序后，利用选择性蚀刻的方法，先将主动区102内的遮蔽结构222’移除，随后，再利用另一选择性蚀刻的方法，将隔绝结构221’移除，仅保留底部介电结构220’于嘉晶层110上，以形成一栅极沟槽240于底部介电结构220’上。
[0055]最后，如图2E所不，形成一栅极介电层250于第一嘉晶层230上与栅极沟槽240内。接下来，形成一栅极结构260于栅极沟槽240内。然后，利用该终端区103上的介电图案层与栅极结构260为屏蔽，形成一本体区270于第一磊晶层230内，且本体区270的深度必须小于栅极沟槽240的深度。随后，形成一源极区280于本体区270的上部分。本实施例中，位于终端区103内的介电图案层，包含底部介电结构220’、隔绝结构221’与遮蔽结构222，。
[0056]实施例三
[0057]接着，请参照图3A至图3C，是本发明实施例三的沟槽式功率半导体结构的制造方法。不同于上述实施例一，形成源极区与本体区的步骤，是在栅极介电层形成之后，本实施例是在完成于栅极介电层形成之前。如图3A所示，紧接实施例一的图1C，第一磊晶层130完成后，利用主动区102与终端区103内的介电图案层120’为屏蔽，并以离子植入的方式，形成一本体区370于第一磊晶层130内，随后，形成一源极区380于本体区370的上部分。
[0058]接下来，如图3B所示，移除介电图案层120’，并形成一栅极沟槽340于磊晶层110上方，随后，施以栅极沟槽340底部圆角化的方法。最后，如图3C所示，形成一栅极介电层350于第一嘉晶层130上与栅极沟槽340内。然后，形成一栅极结构360于栅极沟槽340内。
[0059]实施例四
[0060]图4A是本发明实施例四的沟槽式功率半导体结构的制造方法。不同于所述实施例一，本体区170与源极区180是以离子植入的方式形成，本实施例的本体区471与源极区481是以磊晶的方式形成。
[0061]如图4A所不，紧接于实施例一的图1B,介电图案层120’完成后，以介电图案层120’为屏蔽，并以选择性磊晶成长技术，先形成与基材101相同导电型的一第一磊晶层431于主动区内的磊晶层110上。接下来，以选择性磊晶成长技术，形成一本体区471于第一磊晶层431上,本体区471的导电型相异于第一嘉晶层431。
[0062]最后，形成一源极区481于本体区471的上部分。上述源极区481的形成方式，可以用离子植入的方式形成于本体区471内，亦可以用选择性磊晶成长的方式，形成于本体区471上。上述第一磊晶层431的厚度必须大于后续步骤中，形成的栅极介电层的厚度。
[0063]实施例五
[0064]图4B是本发明实施例五的沟槽式功率半导体结构的制造方法。不同于所述实施例二，本体区270与源极区280是以离子植入的方式形成，本实施例的本体区472与源极区482是以磊晶的方式形成。
[0065]如图4B所示，紧接实施例一的图2B，介电图案层完成后，以介电图案层为屏蔽，并以选择性磊晶成长技术，先形成与基材101相同导电型的一第一磊晶层432于主动区内的嘉晶层110上。值得注意的是，第一嘉晶层432的厚度必须大于底部介电结构220’。
[0066]接下来，以选择性磊晶成长技术，形成一本体区472于第一磊晶层432上，本体区472的导电型相异于第一嘉晶层432。最后,形成一源极区482于本体区472的上部分。
[0067]上所述，本发明实施例提供一沟槽式功率半导体结构的制造方法，可利用主动区与终端区上的介电图案层，并搭配选择性磊晶的方法，成长第一磊晶层于未被介电层覆盖的基材上，如此，进行本体区与源极区的制造，即可减少一道光罩的工序，进而减化沟槽式功率半导体的制造方法。
[0068]以上所述仅为本发明的实施例，其并非用以局限本发明的保护范围。
【权利要求】
1.一种沟槽式功率半导体结构的制造方法，其特征在于，包括: 提供一基材； 形成一介电图案层于基材上，以定义出一主动区与一终端区，其中该主动区的部分基材与该终端区的基材被该介电图案层所覆盖； 以选择性磊晶的方式，成长一第一磊晶层于未被该介电图案层所覆盖的该基材上； 移除该主动区上的该介电图案层，以形成至少一栅极沟槽于该基材上； 形成一栅极介电层于该栅极沟槽内与该第一磊晶层上； 形成一栅极结构于该栅极沟槽内； 利用该终端区上的该介电图案层为屏蔽，形成一本体区于该第一磊晶层内或该第一磊晶层上；以及 形成一源极区于该本体区的上部分。
2.如权利要求1所述的沟槽式功率半导体结构的制造方法，其特征在于，在形成该栅极介电层于该栅极沟槽内的步骤前，还包括:蚀刻该栅极沟槽底部的步骤。
3.如权利要求2所述的沟槽式功率半导体结构的制造方法，其特征在于，在蚀刻该栅极沟槽的底部的步骤后，且在形成该栅极介电层于该栅极沟槽内的步骤前，还包括:形成一牺牲氧化层于该栅极沟槽内与该基材上的步骤。
4.如权利要求1所述的沟槽式功率半导体结构的制造方法，其特征在于，该本体区以离子植入的方式形成于该第一磊晶层内。
5.如权利要求1所述的沟槽式功率半导体结构的制造方法，其特征在于，该本体区以磊晶的方式形成于该第一磊晶层上。
6.如权利要求4或5所述的沟槽式功率半导体结构的制造方法，其特征在于，该源极区以离子植入的方式形成于该本体区的上部分。
7.如权利要求1所述的沟槽式功率半导体结构的制造方法，其特征在于，该第一磊晶层的厚度大于该栅极介电层的厚度。
8.如权利要求1所述的沟槽式功率半导体结构的制造方法，其特征在于，该本体区与该源极区的形成步骤，是在完成于该栅极介电层的形成步骤之后。
9.如权利要求1所述的沟槽式功率半导体结构的制造方法，其特征在于，该介电图案层包括一底部介电结构、一隔绝结构与一遮蔽结构。
10.如权利要求9所述的沟槽式功率半导体结构的制造方法，其特征在于，该第一磊晶层的厚度大于该底部介电结构的厚度。
【文档编号】H01L21/336GK103489782SQ201210195911
【公开日】2014年1月1日 申请日期:2012年6月14日 优先权日:2012年6月14日
【发明者】许修文 申请人:帅群微电子股份有限公司