防止金属硅化物桥接的半导体器件的制造方法
【专利摘要】本发明提供一种防止金属硅化物桥接的半导体器件的制造方法，通过在所述硬掩膜层中形成沟槽，并在沟槽侧壁依次形成第一侧墙和第二侧墙，去除硬掩膜层后，对所述第一侧墙进行回拉工艺(Pullback)，从而形成上宽下窄的栅极结构，从而在后续进行金属化工艺的过程中，沉积的金属材料层无法停留在栅极结构的部分侧壁上，在所述栅极层上和所述半导体衬底上形成间隔开的金属材料层，从而有效避免金属材料层在所述栅极层中的扩散，导致栅极结构和半导体衬底中的源漏区导通的问题，防止金属硅化物桥接问题，降低半导体器件的失效问题的发生，进而提高半导体器件的良率。
【专利说明】防止金属硅化物桥接的半导体器件的制造方法
【技术领域】
[0001]本发明涉及集成电路制造方法，尤其涉及一种防止金属硅化物桥接的半导体器件的制造方法。
【背景技术】
[0002]随着半导体器件的集成度越来越高，半导体器件工作需要的电压和电流不断降低，晶体管开关的速度也随之加快，随之对半导体工艺各方面要求大幅提高。现有技术工艺已经将晶体管以及其他种类的半导体器件组成部分做到了几个分子和原子的厚度，组成半导体的材料已经达到了物理电气特性的极限。
[0003]业界提出了比二氧化硅具有更高的介电常数和更好的场效应特性的材料-高介电常数材料(High-K Material)，用以更好的分隔栅极和晶体管其他部分，大幅减少漏电量。同时，为了与高介电常数材料兼容，采用金属材料代替原有多晶硅作为栅导电层材料，从而形成了新的栅极结构。金属材料的栅极结构在高温退火工艺过程中，其功函数(WorkFunction)会发生大幅变化、导致栅极耗尽和RC延迟等问题影响半导体器件性能。为解决上述金属材料的栅极结构的问题，形成了栅极最后工艺(Gate-Last Process),即先形成多晶硅材料的虚设栅极，进行源/漏注入及高温退火工艺后，再去除虚设栅极多晶硅层，并沉积金属材料，最终形成金属栅极。
[0004]金属氧化物半导体(CMOS)器件包括核心器件层和互连层，在核心器件层中形成栅极、源极和漏极等结构，通过互连层中的金属通孔和金属互连线将栅极、源极和漏极等结构电性引出。随着器件尺寸的不断减小，金属互连线与栅极、源极和漏极的接触面积不断缩小，其接触处的寄生电阻对器件的影响随之增加。为了减小寄生电阻，硅化金属工艺(Silicide)应运而生，由于金属硅化物具有高熔点、稳定性及低电阻率，进而提高了整个元件的驱动电流及操作速度，所以在集成电路工艺上的应用愈来愈普遍。
[0005]一般而言，金属硅化物以金属材料层经由热处理的方式沉积于半导体衬底及栅极上。通常金属材料层可以蒸镀(evaporation)或派射(sputtering)的方式来沉积,而这些金属材料层经由炉管或快速热退火处理，并在纯度极高的气体(如氮气或氩气)中，便由金属与硅化界面反应而形成金属硅化物，以改善半导体器件的电连特性。
[0006]然而，当金属材料层沉积于栅极上时，随着栅极侧墙的宽度不断减薄，金属材料层在栅极侧墙中沿着水平方向的扩散效应愈发明显，极易造成栅极与源漏区的连通，形成金属娃化物桥接(Silicide Bridge)问题,进而引起半导体器件的失效问题。
【发明内容】
[0007]本发明的目的是提供一种防止金属硅化物桥接的半导体器件的制造方法，以提高半导体器件的良率。
[0008]本发明提供一种防止金属硅化物桥接的半导体器件的制造方法，包括:
[0009]提供半导体衬底，在所述半导体衬底上形成硬掩膜层，所述掩膜层中具有沟槽；[0010]在所述硬掩膜层及沟槽表面覆盖第一侧墙薄膜；
[0011]刻蚀所述第一侧墙薄膜，以在所述沟槽的侧壁上形成第一侧墙；
[0012]在所述硬掩膜层第一侧墙及沟槽表面覆盖所述第二侧墙薄膜；
[0013]刻蚀所述第二侧墙薄膜，以在所述沟槽的侧壁上形成第二侧墙，所述第二侧墙覆盖于所述第一侧墙上；
[0014]在所述沟槽中填充栅极层；
[0015]去除所述硬掩膜层；
[0016]对所述第一侧墙进行回拉工艺；
[0017]在所述半导体衬底及栅极层表面沉积金属材料层，以进行金属化工艺。
[0018]进一步的，所述第一侧墙的材质为氮化硅、氧化硅、氮氧化硅，碳氧化硅、氮化硅或无定形碳中的一种或其组合。
[0019]进一步的，所述第二侧墙的材质为氮化硅、氧化硅、氮氧化硅，碳氧化硅、氮化硅或无定形碳中的一种或其组合。
[0020]进一步的，所述硬掩膜层的材质为无定形碳、氮化硅、氧化硅或氮氧化硅。
[0021]进一步的，所述第一侧墙薄膜的材质为氮化硅，所述第二侧墙薄膜的材质为氧化娃，所述硬掩膜的材质为无定形碳。
[0022]进一步的，在刻蚀所述第一侧墙薄膜的步骤中，刻蚀反应物包括CH3F和02，环境压力为IOmTorr?50mTorr,能量为300W?800W，偏压为200V?500V，所述CH3F的流量为50sccm ?300sccm,所述 O2 的流量为 50sccm ?200sccm。
[0023]进一步的，在刻蚀所述第二侧墙薄膜的步骤中，刻蚀物质包括CHF3和He，环境压力为ImTorr?IOmTorr,能量为200W?600W，偏压为20V?200V，所述CHF3的流量为IOsccm ?IOOsccm,所述 He 的流量为 50sccm ?200sccm。
[0024]进一步的，在去除所述掩膜层的步骤中，刻蚀物质包括O2，环境压力为20mTOrr?50mTorr,能量为 100W ?500W，所述 O2 的流量为 300sccm ?lOOOsccm。
[0025]进一步的，在对所述第一侧墙进行回拉工艺的步骤中，采用湿法刻蚀所述第一侧墙，刻蚀物质包括浓度为85 %的热磷酸。
[0026]进一步的，在对所述第一侧墙进行回拉工艺的步骤中，对所述第一侧墙的刻蚀厚度大于10埃。
[0027]进一步的，在去除所述硬掩膜层和对所述第一侧墙进行回拉工艺的步骤之间，还包括对所述栅极层两侧的半导体衬底进行源漏区注入。
[0028]进一步的，在对所述第一侧墙进行回拉工艺和进行金属化工艺的步骤之间，还包括对所述栅极层两侧的半导体衬底进行源漏区注入。
[0029]综上所述，本发明通过在所述硬掩膜层中形成沟槽，并在沟槽侧壁依次形成第一侧墙和第二侧墙，去除硬掩膜层后，对所述第一侧墙进行回拉工艺(Pullback)，从而形成上宽下窄的栅极结构，从而在后续进行金属化工艺的过程中，沉积的金属材料层无法停留在栅极结构的部分侧壁上，在所述栅极层上和所述半导体衬底上形成间隔开的金属材料层，从而有效避免金属材料层在所述栅极层中的扩散，导致栅极结构和半导体衬底中的源漏区导通的问题，防止金属硅化物桥接问题，降低半导体器件的失效问题的发生，进而提高半导体器件的良率。【专利附图】
【附图说明】
[0030]图1为本发明一实施例中防止金属硅化物桥接的半导体器件的制造方法的简要流程示意图。
[0031]图2?图10为本发明一实施例中防止金属硅化物桥接的半导体器件的制造过程的简要结构示意图。
【具体实施方式】
[0032]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0033]其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
[0034]图1为本发明一实施例中防止金属硅化物桥接的半导体器件的制造方法的简要流程示意图。如图1所示，本发明提供一种防止金属硅化物桥接的半导体器件的制造方法，包括以下步骤:
[0035]步骤SOl:提供半导体衬底，在所述半导体衬底上形成硬掩膜层，所述掩膜层中具有沟槽；
[0036]步骤S02:在所述硬掩膜层及沟槽表面覆盖第一侧墙薄膜；
[0037]步骤S03:刻蚀所述第一侧墙薄膜，以在所述沟槽的侧壁上形成第一侧墙；
[0038]步骤S04:在所述硬掩膜层第一侧墙及沟槽表面覆盖所述第二侧墙薄膜；
[0039]步骤S05:刻蚀所述第二侧墙薄膜，以在所述沟槽的侧壁上形成第二侧墙，所述第二侧墙覆盖于所述第一侧墙上；
[0040]步骤S06:在所述沟槽中填充栅极层；
[0041]步骤S07:去除所述硬掩膜层；
[0042]步骤S08:对所述第一侧墙进行回拉工艺；
[0043]步骤S09:在所述半导体衬底及栅极层表面沉积金属材料层，以进行金属化工艺。
[0044]图2?图10为本发明一实施例中防止金属硅化物桥接的制造过程的简要结构示意图。以下结合图2?图10详细说明本发明防止金属硅化物桥接的制造过程。
[0045]如图2所示，在步骤SOl中，提供半导体衬底100，在所述半导体衬底100上形成硬掩膜层102，所述硬掩膜层102中具有沟槽200 ;具体形成过程包括:在半导体衬底100上沉积硬掩膜层102，接着在所述硬掩膜层102上涂覆光刻胶(图中未标示)，并对光刻胶进行曝光和显影，以图案化所述光刻胶，然后利用图案化的所述光刻胶为掩膜，刻蚀所述硬掩膜层102，以在所述硬掩膜层102中形成沟槽200，所述硬掩膜层102的厚度可以根据后续形成栅极层的厚度确定，所述沟槽200的形状根据后续栅极层及第一侧墙、第二侧墙的形状进行定义。在本实施例中，所述半导体衬底100的材质可以为单质硅、硅锗化合物或绝缘体上硅(S0I)等，其他半导体材料亦可作为半导体衬底100的材料。所述硬掩膜层102的材质可以为无定形碳、氮化硅、氧化硅或氮氧化硅，在较佳的实施例中，所述硬掩膜102的材质为无定形碳，可以采用化学气相沉积(CVD)的方法形成。[0046]如图3所示，在步骤S02中，在所述硬掩膜层102及沟槽200表面覆盖第一侧墙薄膜104a ;所述第一侧墙薄膜104a的材质可以为氮化硅、氧化硅、氮氧化硅，碳氧化硅、氮化硅或无定形碳中的一种或其组合，所述第一侧墙薄膜104a的材质为氮化硅，所述第一侧墙薄膜104a可以采用采用化学气相沉积(CVD)的方法形成。所述第一侧墙薄膜104a的厚度为100埃?200埃。
[0047]如图4所示，在步骤S03中，刻蚀所述第一侧墙薄膜104a，以在所述沟槽200的侧壁上形成第一侧墙104a;所述刻蚀反应物包括CH3F(—氟甲烷)和O2，环境压力压力IOmTorr?50mTorr (毫托)，能量为300W?800W，偏压为200V?500V，所述CH3F的流量为50sccm?300sccm,所述O2的流量为50sccm?200sccm,上述刻蚀条件及刻蚀物质能够以最佳的刻蚀效果和刻蚀速率刻蚀所述第一侧墙薄膜104a，是通过创造性的实验获得的，并非本领域普通技术人员所熟知的技术手段。由于干法刻蚀的特性，刻蚀使剩余的第一侧墙薄膜104a停留于所述沟槽200的侧壁上，形成如图4所示的第一侧墙104，所述第一侧墙104可以覆盖整个沟槽的侧壁或暴露出部分侧壁，由于刻蚀的特性，所述第一侧墙104的宽度可以由下至上逐渐缩小。
[0048]如图5所示，在步骤S04中，在所述硬掩膜层102、第一侧墙104及沟槽200表面覆盖所述第二侧墙薄膜106a ;所述第二侧墙薄膜106a的材质可以为氮化硅、氧化硅、氮氧化硅，碳氧化硅、氮化硅或无定形碳中的一种或其组合，在较佳的实施例中，所述第二侧墙薄膜106a的材质为氧化硅，所述第二侧墙薄膜106a可以采用采用化学气相沉积(CVD)的方法形成。所述第二侧墙薄膜106a的厚度为100埃?200埃。
[0049]在较佳的实施例中，所述第一侧墙104的材质为氮化硅，所述第二侧墙106的材质为氧化硅，所述硬掩膜102的材质为无定形碳，能够在后续步骤中选择性刻蚀时，能够选择不同的物质，产生较佳的刻蚀选择比。
[0050]如图6所示，在步骤S05中，刻蚀所述第二侧墙薄膜106a，以在所述沟槽200的侧壁上形成第二侧墙106，所述第二侧墙106覆盖于所述第一侧墙104上；刻蚀物质包括CHF3(三氟甲烷)和He，反应环境压力为ImTorr?IOmTorr，能量为200W?600W，偏压为20V?200V，所述CHF3的流量为IOsccm?lOOsccm，所述He的流量为50sccm?200sccm，上述刻蚀条件及刻蚀物质能够以最佳的刻蚀效果和刻蚀速率刻蚀所述第一侧墙薄膜104a，是通过创造性的实验获得的，并非本领域普通技术人员所熟知的技术手段。由于干法刻蚀的特性，刻蚀使剩余的第二侧墙薄膜106a停留于所述沟槽200的侧壁上，并覆盖所述第一侧墙104，形成如图7所示的第一侧墙106。
[0051]如图7所示，在步骤S06中，在所述沟槽200中填充栅极层108 ;所述栅极层108的材质为多晶硅，其形成的具体过程为，沉积多晶硅材质的栅极层薄膜(图中未标示)，所述栅极层薄膜填充所述沟槽200，利用化学机械研磨去除位于沟槽以外的栅极层薄膜，以形成栅极层108。
[0052]如图8所示，在步骤S07中，去除所述硬掩膜层102 ;硬掩膜层102的去除方法，刻蚀物质包括O2，环境压力为20mTorr?50mTorr，能量为100W?500W，02的流量为300sccm ?lOOOsccm。
[0053]如图9所示，在步骤S08中，对所述第一侧墙104进行回拉工艺可以采用湿法刻蚀，刻蚀物质包括浓度为85%的热磷酸；在此步骤中，对所述第一侧墙104的刻蚀厚度大于10埃。至此，所述第一侧墙104、第二侧墙106以及栅极层108共同形成如图9所示的上宽下窄的结构，该形状的结构能够在后续沉积金属材料层的过程中，使金属材料层形成不连续的沉积，同时回拉工艺能够较好对选择性刻蚀第一侧墙106的厚度。
[0054]如图10所示，在步骤S09中，在所述半导体衬底100及栅极层108表面沉积金属材料层110，以进行金属化工艺。所述第一侧墙104、第二侧墙106以及栅极层108共同形成栅极结构呈上宽下窄的栅极结构，故在沉积金属材料层的过程中，沉积的金属材料层无法停留在栅极结构的部分侧壁上，从而在所述栅极层上和所述半导体衬底上形成间隔开的金属材料层，从而有效避免金属材料层在栅极中的扩散导致栅极结构和半导体衬底中的源漏区导通的问题，防止金属硅化物桥接问题，降低半导体器件的失效问题的发生，进而提高半导体器件的良率。
[0055]在本实施例中，还包括对所述栅极层两侧的半导体衬底进行源漏区注入的步骤，该步骤可以在步骤S07和步骤S08之间，即进行回拉工艺之前，也可以在步骤S08和步骤S09之间，即进行回拉工艺之后。
[0056]综上所述，本发明通过在所述硬掩膜层中形成沟槽，并在沟槽侧壁依次形成第一侧墙和第二侧墙，去除硬掩膜层后，对所述第一侧墙进行回拉工艺(Pullback)，从而形成上宽下窄的栅极结构，从而在后续进行金属化工艺的过程中，沉积的金属材料层无法停留在栅极结构的部分侧壁上，在所述栅极层上和所述半导体衬底上形成间隔开的金属材料层，从而有效避免金属材料层在所述栅极层中的扩散，导致栅极结构和半导体衬底中的源漏区导通的问题，防止金属硅化物桥接问题，降低半导体器件的失效问题的发生，进而提高半导体器件的良率。
[0057]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
【权利要求】
1.一种防止金属硅化物桥接的半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上形成硬掩膜层，所述掩膜层中具有沟槽； 在所述硬掩膜层及沟槽表面覆盖第一侧墙薄膜； 刻蚀所述第一侧墙薄膜，以在所述沟槽的侧壁上形成第一侧墙； 在所述硬掩膜层第一侧墙及沟槽表面覆盖所述第二侧墙薄膜； 刻蚀所述第二侧墙薄膜，以在所述沟槽的侧壁上形成第二侧墙，所述第二侧墙覆盖于所述第一侧墙上； 在所述沟槽中填充栅极层； 去除所述硬掩膜层； 对所述第一侧墙进行回拉工艺； 在所述半导体衬底及栅极层表面沉积金属材料层，以进行金属化工艺。
2.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，所述第一侧墙的材质为氮化硅、氧化硅、氮氧化硅，碳氧化硅、氮化硅或无定形碳中的一种或其组合。
3.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，所述第二侧墙的材质为氮化硅、氧化硅、氮氧化硅，碳氧化硅、氮化硅或无定形碳中的一种或其组合。`
4.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，所述硬掩膜层的材质为无定形碳、氮化硅、氧化硅或氮氧化硅。
5.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，所述第一侧墙薄膜的材质为氮化硅，所述第二侧墙薄膜的材质为氧化硅，所述硬掩膜的材质为无定形碳。
6.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，在刻蚀所述第一侧墙薄膜的步骤中，刻蚀反应物包括CH3F和02，环境压力为IOmTorr~50mTorr,能量为300W~800W，偏压为200V~500V，所述CH3F的流量为50sccm~300sccm，所述O2的流量为50sccm~200sccm。
7.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，在刻蚀所述第二侧墙薄膜的步骤中，刻蚀物质包括CHF3和He，环境压力为lmTorr~IOmTorr,能量为200W~600W，偏压为20V~200V，所述CHF3的流量为IOsccm~IOOsccm,所述He的流量为50sccm~200sccm。
8.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，在去除所述掩膜层的步骤中，刻蚀物质包括O2，环境压力为20mTorr~50mTorr，能量为IOOff ~500W，所述 O2 的流量为 300sccm ~lOOOsccm。
9.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，在对所述第一侧墙进行回拉工艺的步骤中，采用湿法刻蚀所述第一侧墙，刻蚀物质包括浓度为85%的热磷酸。
10.如权利要求1所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，在对所述第一侧墙进行回拉工艺的步骤中，对所述第一侧墙的刻蚀厚度大于10埃。
11.如权利要求1至10中任意一项所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，在去除所述硬掩膜层和对所述第一侧墙进行回拉工艺的步骤之间，还包括对所述栅极层两侧的半导体衬底进行源漏区注入。
12.如权利要求1至10中任意一项所述的防止金属硅化物桥接的半导体器件的制造方法，其特征在于，在对所述第一侧墙进行回拉工艺和进行金属化工艺的步骤之间，还包括对所述栅极层两侧的半导体衬底进行源漏区注入。
【文档编号】H01L21/28GK103515212SQ201210206518
【公开日】2014年1月15日 申请日期:2012年6月20日 优先权日:2012年6月20日
【发明者】鲍宇 申请人:中芯国际集成电路制造(上海)有限公司