专利名称：槽栅半导体功率器件的制作方法
技术领域：
本发明涉及半导体技术，特别涉及具有介质槽和槽栅结构的低功耗半导体功率器件。
背景技术：
功率MOSFET (metal oxide semiconductor Field-Effect Transistor)器件耐高压需要漂移区较长且漂移区掺杂浓度低，这使得比导通电阻Rm, sp随器件耐压BV按Rm,sp - BV2卜2 6的关系增加，导致功耗增大。平面栅VDMOS (vertical double diffusion metal oxide semiconductor,垂直双扩散金属-氧化物-半导体场效应晶体管)的比导通电阻下降受JFET (junctionfield-effect transistor)效应的限制已经达到极限。由于 UMOS (U-type trench MOS,U型沟槽M0S)结构无JFET效应且沟道密度高，其比导通电阻可以做的很小。然而，在高压大电流应用时，由于漂移区的电阻占器件总电阻的绝大部分，即使采用UMOS结构仍然不能解决硅极限的问题。1993年电子科技大学的陈星弼教授提出，在纵向功率器件(尤其是纵向MOSFET)中采用交替的P柱区和N柱区结构作为漂移层的思想，并称其为“复合缓冲层”(compositebuffer layer)。耐压层中P柱区和N柱区之间也相互耗尽,使得在较高的漏极电压下,整个耐压层便完全耗尽，类似于一个本征耐压层，从而使器件的耐压得以提高。同时，超结中的N柱区可以采用较高的浓度，这样有利于降低导通电阻。1997年Tatsuhiko等人在对上述概念的总结下提出了 “超结理论”。此后“超结”(superjunction, SJ)这一概念被众多器件研究者所引用，并且得到进一步的验证。将超结引入功率VDM0S，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDM0S，其工艺实现的难度较大。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越深，常规“超结”结构是采用多次注入、多次外延以及退火形成，因而，超结VDMOS耐压越高，形成深P柱区和N柱区外延和注入的次数就越多，工艺难度就越大，成本高；而且，采用多次注入、多次外延以及退火形成纵向的交替的P型和N型柱区，难以形成高浓度且窄条宽的P型或N型柱区；其次，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱区和N柱区的宽度和浓度，否则导致器件电学性能退化；再次，器件的体二级管反向恢复变硬等，而且在大电流应用时候击穿电压下降以及由于横向PN结耗尽层扩大造成的导通电阻上升等问题。陈星弼院士在他的美国专利US7, 230，310B2 (发明名称superjunction voltagesustaining layer with alternating semiconductor and high-K dielectric regions)中提出，利用高K (K为相对介电系数)介质来提高器件的电学性能的思想。这种结构能够避免常规的超结P柱和N柱相互扩散的问题，而且在大电流时提高了器件的安全工作区，降低了器件的导通电阻。提高器件的电学性能是指功率器件耐压与比导通电阻之间的矛盾关系(Rm, sp - BV2-3^2-5)的改善，其思想是在耐压层中的硅与高K介质槽紧密相间则其等效、的介电常数eM将大于e Si，高K材料的K值越高e M越大，根据泊松方程可知电场斜率qND/ e m随高K材料的K值增大而减小，也就是具有高K介质的功率器件在更大的漂移区掺杂情况下才会到达相同的电场峰值，这样上述矛盾关系得到改善且高K介质的对漂移区电场调制及辅助耗尽作用在介质槽小间距、大密度情况下效果明显。但是也因此有一些不足
I、介质槽小间距会使得介质槽之间的硅柱变得很薄而易碎。2、高K材料与硅之间的应力以及它们不同的热膨胀系数引的起器件的缺陷、形变甚至断裂也会随之变得严重，影响器件的性能和可靠性，同时也增加了工艺难度。所以在介质槽相对大间距、小密度情况下如果能发挥高K介质的作用，那么就能很程度上降低工艺难道提高器件性能和可靠性。常规的N沟道的槽栅超结VDMOS器件剖视图如图I所示，以半导体衬底I为水平面，其上为半导体漂移区，该半导体漂移区包括交替的第一半导体区2 (p型半导体区)和第二半导体区3 (n型半导体区)，p型半导体区2和n型半导体区3呈柱状，也称作p柱区和n柱区，p型半导体区2和n型半导体区3形成超结结构，槽栅结构13设置在n型半导体区3正上方，n型半导体区3的宽度大于槽栅结构13的宽度，槽栅结构13包括栅介质6 以及栅介质6所包围的导电材料11，从导电材料11表面引出栅电极G, —般来说,较好的情况下，P型半导体区2的杂质总量(即横向宽度和掺杂浓度的乘积)与n型半导体区3杂质总量应该相等，即电荷平衡，且在阻断状况应全耗尽。两个有源区分别设置在P型半导体区2和n型半导体区3上方并分别与栅介质6相接触，都包括p型体区5以及设置在p型体区5上面的P+半导体体接触区7和n+半导体源区9，n+半导体源区9与栅介质6相接触，源极电极S设置在P+半导体体接触区7和部分n+半导体源区9上，源极电极S与栅电极G之间具有绝缘层10，漏极电极D设置在半导体衬底I下方。
发明内容
本发明的目的是克服目前半导体器件在介质槽相对大间距、小密度情况下无法发挥高K介质作用的缺点，提供一种槽栅半导体功率器件。本发明解决其技术问题，采用的技术方案是，槽栅半导体功率器件，包括半导体衬底、槽栅结构、有源区及半导体漂移区，其特征在于，还包括两个高K介质区，高K介质区设置在半导体衬底上方，半导体漂移区包括第一半导体区和两个第二半导体区，第一半导体区设置在半导体衬底上方，两个第二半导体区设置在半导体衬底上方，第一半导体区的两侧分别与两个第二半导体区的一侧相接触，两个第二半导体区未与第一半导体区相接触的一侧分别与一个高K介质区相接触，所述第二半导体区3的宽度不大于第一半导体区2，第二半导体区的掺杂浓度高于第一半导体区，所述槽栅结构设置在第一半导体区上方，有源区设置在高K介质区上方，并与高K介质区的上表面相接触，且与槽栅结构相接触。具体的，所述第一半导体区与第二半导体区的导电类型相同，所述槽栅结构的宽度小于第一半导体区和第二半导体区的宽度之和。进一步的，所述第一半导体区与第二半导体区的导电类型不同，所述槽栅结构的宽度大于或等于第一半导体区的宽度，且小于第一半导体区和第二半导体区的宽度之和。具体的，还包括半导体耐压层，所述半导体耐压层设置在半导体衬底上方，第一半导体区、第二半导体区及高K介质层下方，所述半导体耐压层的导电类型与第二半导体区相同。
再进一步的，所述槽栅结构的下表面等于或低于有源区的下表面。具体的，所述高K介质区的相对介电常数大于半导体漂移区的相对介电常数，所述高K介质的临界击穿电场大于30V/ u m。再进一步的，所述高K介质区垂直于半导体衬底且经过第一半导体区为中心的剖面形状为矩形或梯形或三角形。具体的，所述槽栅半导体功率器件为N沟道或P沟道的MOS器件或MOS控制的半导体器件。本发明的有益效果是，通过上述槽栅半导体功率器件，高K介质区提高半导体漂移区浓度且形成窄条宽的高浓度的第二半导体区形成低阻电流通道，降低比导通电阻；高K介质区自适应耗尽半导体漂移区缓解电荷非平衡问题，增加耐压和工艺容差；高K介质区可以调制器件内二维电场分布而提高耐压；半导体漂移区中与高K介质区接触的第二半导 体区窄且掺杂浓度高，半导体漂移区宽度的变化对器件性能没有太大的影响，所以器件设计和制造具有很大的灵活性；且由于第二半导体区与第一半导体区相接触，整个半导体漂移区也不像美国专利US7，230, 310B2中易碎。
图I为常规的N沟道的槽栅超结VDMOS器件剖视图；图2为本实施例的N沟道具有低阻电流通道的槽栅VDMOS器件剖视图；图3为本实施例的N沟道具有低阻电流通道的深槽栅VDMOS器件剖视图；图4为本实施例的N沟道具有低阻电流通道的和semi介质槽结构的槽栅VDMOS器件剖视图；图5为本实施例的N沟道具有槽栅超结的VDMOS器件剖视图；图6为本实施例的P沟道具有低阻电流通道的槽栅VDMOS器件剖视图；图7为本实施例的N沟道具有低阻电流通道的槽栅IGBT器件剖视图；图8为图I中常规槽栅超结VDMOS器件的击穿电压与其n型半导体区的关系及本发明实施例的半导体器件的击穿电压与其第二半导体区浓度Nn的关系示意图；图9为常规槽栅超结VDMOS器件器件和本发明实施例的半导体器件中高K介质区在不同的K值时正向导通特性的比较示意图；其中，I为半导体衬底，2为第一半导体区，3为第二半导体区，4为高K介质区，5为体区，6为栅介质，7为体接触区，8为金属，9为源区，10为绝缘层，11为导电材料，12为半导体耐压层，13为槽栅结构，G为栅电极，S为源极电极，D为漏极电极，n+指掺杂浓度大于n型掺杂的浓度，n_指掺杂浓度小于n型掺杂的浓度，P+指掺杂浓度大于P型掺杂的浓度，
指掺杂浓度小于P型掺杂的浓度。
具体实施例方式下面结合附图及实施例，详细描述本发明的技术方案。本发明所述的槽栅半导体功率器件，包括半导体衬底I、槽栅结构13、有源区、半导体漂移区及两个高K介质区4，高K介质区4设置在半导体衬底I上方，半导体漂移区包括第一半导体区2和两个第二半导体区3，第一半导体区2设置在半导体衬底I上方，两个第二半导体区3设置在半导体衬底I上方，第一半导体区2的两侧分别与两个第二半导体区3的一侧相接触，两个第二半导体区3未与第一半导体区2相接触的一侧分别与一个高K介质区4相接触，所述第二半导体区3的宽度不大于第一半导体区2，第二半导体区3的掺杂浓度高于第一半导体区2，所述槽栅结构13设置在第一半导体区2上方，有源区设置在高K介质区4上方，并与高K介质区4的上表面相接触，且与槽栅结构13相接触。实施例本例以N沟道具有低阻电流通道的槽栅VDMOS器件为例，其剖视图如图2。在N沟道VDMOS器件的情况下半导体衬底为n+型掺杂(即掺杂浓度大于n型掺杂浓度的n型介质)。本例的槽栅半导体功率器件，包括n+型掺杂的半导体衬底I、槽栅结构13、有源区、半导体漂移区及两个高K介质区4，半导体漂移区包括第一半导体区2和两个第二半导体区3，第一半导体区2设置在半导体衬底I上方，两个第二半导体区3设置在半导体衬底 I上方，高K介质区4设置在半导体衬底I上方，第一半导体区2的两侧分别与两个第二半导体区3的一侧相接触，两个第二半导体区3未与第一半导体区2相接触的一侧分别与一个高K介质区4相接触，所述第二半导体区3的宽度不大于第一半导体区2，第二半导体区3的掺杂浓度高于第一半导体区2，所述槽栅结构13设置在第一半导体区2上方，有源区设置在高K介质区4上方，并与高K介质区4的上表面相接触，且与槽栅结构13相接触。这里，第一半导体区2为n_型掺杂(即掺杂浓度低于n型掺杂浓度的n型介质)，第二半导体区3为n型掺杂，第一半导体区2为耐压区，第二半导体区3为低阻电流通道，有源区包括P型体区5以及设置在p型体区5上面的P+半导体体接触区7和n+半导体源区9，n+半导体源区9与栅介质6相接触，源极电极S设置在P+半导体体接触区7和部分n+半导体源区9上，源极电极S为金属层8，源极电极S与栅电极G之间具有绝缘层10，漏极电极D设置在半导体衬底I下方；槽栅结构13包括栅介质6及栅介质6包围的导电材料11，从导电材料11表面引出栅电极G,栅电极G为金属层8,导电材料11可以由多晶娃形成,栅介质6为高K介质或二氧化硅，构成栅介质6的高K介质与高K介质区中的高K介质可以相同也可以不同。其中，本例的第一半导体区2与第二半导体区3的导电类型相同，第二半导体区3小于或等于第一半导体区2的宽度，槽栅结构13的宽度小于第一半导体区2和第二半导体区3的宽度之和，这里的第一半导体区2、第二半导体区3及高K介质区4为柱状，分别垂直于半导体衬底1，此时高K介质区垂直于半导体衬底且经过第一半导体区为中心的剖面形状为矩形，第一半导体区2、第二半导体区3及高K介质区4也可以为其他形状，例如高K介质区高K介质区垂直于半导体衬底且经过第一半导体区为中心的剖面形状为梯形或三角形，高K介质区的相对介电常数大于半导体漂移区的相对介电常数，优选的，高K介质的临界击穿电场大于30V/iim ;半导体漂移区可以是半导体硅(K=Il. 9)、锗(K=16)、碳化硅(K=9. 7-10. 3)以及砷化镓(K=13. I)等半导体材料。本例的槽栅结构13的底部与有源层底部平行，但是工艺上无法准确的控制槽栅结构13底部与有源区底部平行，为了保证功率器件能正常开启，槽栅结构13底部要做的比有源层底部低，深槽栅使得在栅加开启电压的时候会在槽栅的表面形成积累层可以减低导通电阻，但是深槽栅同时也减小了漂移区长度导致耐压降低，可选的，槽栅结构13向下超过有源区，使槽栅结构13的深度低于有源区的下表面，其剖面图如图3。若器件运用于高耐压场所，由于工艺上的限制介质槽的深度不能做得很深，所以可以做成半介质槽结构来提高耐压，即半导体漂移区和高k介质区4的底部与半导体衬底I之间有半导体耐压层12，其导电类型与第二半导体区3相同，该结构可以降低刻槽深度以及倾角注入的工艺难度，并借助该层承受部分耐压，这更适合于耐压较高(耐压高于400V)的运用领域，由此提出了 N沟道具有低阻电流通道的semi介质槽结构的槽栅VDMOS结构如图4所示，其与图2的实施例的区别在于在n型低掺杂的第一半导体区2和n型掺杂的第二半导体区3及高K介质区4下面且在半导体衬底I上面具有一层半导体耐压层12，由此形成半高K介质结构。由于低掺杂半导体耐压层12的存在，n型低掺杂第一半导体区2和n型掺杂第二半导体区3的高度可以比图2中的小，这样进一步简化了器件的制造工艺，优选地低掺杂半导体层12的掺杂类型与第二半导体区3的掺杂类型相同，但是掺杂浓度比半导体区3的掺杂浓度低。上面以N沟道具有低阻电流通道的槽栅VDMOS器件为例说明了本发明的半导体器件的结构，本发明的结构同样适用于N沟道超结结构VDMOS器件。例如，图5中的器件与图2中的器件的结构对应，只是由图2器件的第一半导体区2的掺杂由n型低掺杂变为p型，且与第二半导体区构成超结结构，即是本申请中所述第一半导体区与第二半导体区的导电类型不同，当第一半导体区与第二半导体区的导电类型不同时，槽栅结构的宽度大于或等于第一半导体区的宽度，且小于第一半导体区和第二半导体区的宽度之和。上面以N沟道具有低阻电流通道的槽栅VDMOS器件为例说明了本发明的半导体器件的结构，本发明的结构同样适用于P沟道的VDMOS器件。例如，图6中的器件与图2中的器件的结构对应，只是由图2的N沟道具有低阻电流通道的槽栅VDMOS器件变为P沟道具有低阻电流通道的槽栅VDMOS器件，所以每个半导体区域的导电类型相应改变。另外，VDMOS器件只是本发明的半导体器件的一个实施例，本发明的槽栅半导体功率器件可以为N沟道或P沟道的MOS器件或MOS控制的半导体器件，MOS器件就如上述VDMOS器件，MOS控制的半导体器件包括IGBT等。N沟道具有低阻电流通道的槽栅IGBT器件剖视图如图7所示，图7中的器件与图2中的器件的不同主要在于用P+半导体衬底I代替图2中的n+半导体衬底1，图4所示的半超结结构也适用于IGBT。上述本发明的结构显著改善器件的导通特性，例如相对于常规超结VDMOS器件导通电阻降低约30%，并且提高了器件的耐压以及降低了耐压对电荷不平衡的敏感性。下面通过图2中的本发明的半导体器件与图I中的常规超结VDMOS器件进行比较进一步说明本发明的优点I.器件特性分析I)导通电阻常规的高压槽栅VDMOS结构的导通电阻Rm，主要由漂移区电阻Rd和沟道电阻Rdl串联而成，即Rm=RZIV本发明半导体器件的体区的参数可以与常规的槽栅超结VDMOS的体区参数相等，所以两种器件的沟道电阻可认为相等。漂移区电阻Rd主要由漂移区的浓度、宽度、长度以及电流拓展效应有关。由于本发明所提出的结构采用了高K介质且第二半导体区3相对较窄，使第二半导体区3的优化浓度不仅远大于常规的槽栅超结VDMOS的n柱区优化浓度，而且当采用槽栅超结VDMOS实施例时其还大于本发明电荷平衡所需要的n柱区浓度(即n柱区浓度与横向宽度的乘积大于P柱区浓度与横向宽度的乘积)，所以最后导致提出的结构的导通电阻很小。本发明提出的结构显著降低了正向的导通电阻，降低器件功耗。2)击穿电压与常规槽栅超结VDMOS相比，本发明的结构对体内电场具有调制作用，使器件耐压提高约10%，且由于高K介质的引入使得耐压对第二半导体区的掺杂变化不是很敏感，降低了工艺难度。上述分析表明，本发明与常规的VDMOS结构相比，耐压有所上升，导通电阻下降了近乎30%。另外，本发明的结构还具有制造工艺简单，工艺容差大，动态特性好等特性。2.性能评价 综合考虑各个参数对器件性能的影响以及基于对工艺难度的考虑，根据图2建立本发明专利提出的结构模型，基于该模型，利用medici仿真软件对器件的性能进行仿真。I)阻断特性图I中常规槽栅超结VDMOS器件的击穿电压与其n型半导体区的关系及本发明实施例的半导体器件的击穿电压与其第二半导体区浓度Nn的关系示意图如图8所示，其中，横坐标Nn表示第二半导体区3的掺杂浓度，纵坐标表示击穿电压。常规的槽栅超结VDMOS (见图I)的击穿电压和n柱区浓度的关系如图8左侧的曲线所示，本发明的VDMOS器件的击穿电压和第二半导体区3的浓度的关系如图6右侧的曲线所示。图8显示，本发明的半导体器件的n+区优化浓度比常规的槽栅超结VDMOS结构高I个数量级，因而导通电阻和导通损耗降低；而且，击穿电压对n+区浓度Nn变化(电荷非平衡)的敏感性降低，因而工艺容差更大；再者，本发明的半导体器件的最高击穿电压较常规超结VDMOS高约20V。从图8中可以看出(I)常规槽栅超结VDMOS器件在电荷平衡时击穿电压达到最大。(2)对于本发明提出的器件结构的耐压受第二半导体区3的浓度影响，第二半导体区3的浓度越高耐压越低，且在相同耐压下其第二半导体区3的掺杂浓度远高于常规超结VDMOS的掺杂浓度。(3)与常规槽栅超结VDMOS器件相比，本发明提出的结构的击穿电压对第二半导体区的浓度变化不敏感。2)正向导通特性常规槽栅超结VDMOS器件器件和本发明实施例的半导体器件中高K介质区在不同的K值时正向导通特性的比较示意图如图9所示,其中,Vs!表示漏极的电压,Isi表示漏极的电流，在给定的漏极电流下，本发明提出的结构具有很低的正向压降，且K值越大，导通电阻越低。这主要是由于高K介质影响的结果。3)动态特性在常规的槽栅超结VDMOS和本发明提出的结构在不同的K值时动态特性比较中，在给定的栅电压、漏电流、漏电压的条件下，本发明提出结构的栅电荷波形与常规的槽栅超结VDMOS几乎一样，且随着K值变化不大。本发明与美国专利US7, 230, 310B2的区别在于1)耐压层中半导体区不同本发明的半导体漂移区具有两个半导体区第一半导体区2和第二半导体区3，所述高K介质区与所述第二半导体区3相邻；而该美国专利结构只有一个半导体区(权利要求I中所述);2)半导体区的作用不同本发明的第二半导体区3的是一个低阻通道，其浓度比第一半导体区2高一个数量级以上，其主要作用是功率器件正向导通的时候的低阻电流通道，来降低比导通电阻。本发明的第一半导体区2的作用是调制电场，其掺杂较低因此电场斜率小，其和高K介质区一起调制漂移区的电场分布，而该美国专利结构中的半导体区关态时耐压、开态时作为整个半导体区作为电流通道；3)高K介质区起作用的区域不同本发明高K介质区4是主要是调制第二半导体区3的电场分布和辅助耗尽第二半导体区3，因为第二半导体区3是一个与高K介质区4相邻的窄条，高K介质区4对其辅助耗尽作用更明显，可显著提高第二半导体区3的浓度，从而降低导通电阻，且高K介质区4对第二半导体区3的作用受介质槽间距变化影响很小，而该美国专利结构中随着高K介质的间距的增大，也就是半导体区的宽度增加，高K介质对半导体区的作用随着高K介质的间距的增大而被削弱，导致其在在介质槽大间距、小密度情况下对改善功率器件耐压与比导通电阻之间的矛盾关系能力大为减弱。本发明的半导体器件与常规的槽栅超结VDMOS结构相比，导通电阻下降了约30%， 耐压略有上升；同时，本发明的半导体器件具有工艺容差大的优越性能，克服了超结器件最常见也是较难解决的问题，增加了器件设计和制造的自由度。同时本发明第一半导体区与第二半导体区可以做的很窄，使得导通电阻和器件面积较小。本发明的纵向MOSFET器件最适合做低功耗的功率器件，特别是用于耐压为100-300V的低功耗功率电子领域。
权利要求
1.槽栅半导体功率器件，包括半导体衬底、槽栅结构、半导体漂移区及有源区，其特征在于，还包括两个高K介质区，所述两个高K介质区设置在半导体衬底上方，半导体漂移区包括第一半导体区和两个第二半导体区，第一半导体区设置在半导体衬底上方，两个第二半导体区设置在半导体衬底上方，第一半导体区的两侧分别与两个第二半导体区的一侧相接触，两个第二半导体区未与第一半导体区相接触的一侧分别与一个高K介质区相接触，所述第一半导体区的宽度不小于第二半导体区，第二半导体区的掺杂浓度高于第一半导体区，所述槽栅结构设置在第一半导体区上方，有源区设置在高K介质区上方，并与高K介质区的上表面相接触，且与槽栅结构相接触。
2.根据权利要求I所述槽栅半导体功率器件，其特征在于，所述第一半导体区与第二半导体区的导电类型相同，所述槽栅结构的宽度小于第一半导体区和第二半导体区的宽度之和。
3.根据权利要求I所述槽栅半导体功率器件，其特征在于，所述第一半导体区与第二半导体区的导电类型不同，所述槽栅结构的宽度大于或等于第一半导体区的宽度，且小于第一半导体区和第二半导体区的宽度之和。
4.根据权利要求I所述槽栅半导体功率器件，其特征在于，还包括半导体耐压层，所述半导体耐压层设置在半导体衬底上方，第一半导体区、第二半导体区及高K介质层下方，所述半导体耐压层的导电类型与第二半导体区相同。
5.根据权利要求I所述槽栅半导体功率器件，其特征在于，所述槽栅结构的下表面等于或低于有源区的下表面。
6.根据权利要求I所述槽栅半导体功率器件，其特征在于，所述高K介质区的相对介电常数大于半导体漂移区的相对介电常数，所述高K介质的临界击穿电场大于30V/ u m。
7.根据权利要求I所述槽栅半导体功率器件，其特征在于，所述高K介质区垂直于半导体衬底且经过第一半导体区为中心的剖面形状为矩形或梯形或三角形。
8.根据权利要求I或2或3或4或5或6或7所述槽栅半导体功率器件，其特征在于，所述槽栅半导体功率器件为N沟道或P沟道的MOS器件或MOS控制的半导体器件。
全文摘要
本发明涉及半导体技术。本发明解决了现有半导体器件在介质槽相对大间距、小密度情况下无法发挥高K介质作用问题，提供了一种槽栅半导体功率器件，其技术方案可概括为槽栅半导体功率器件，其在半导体漂移区左右两侧增加了两个高K介质区，半导体漂移区中第一半导体区的两侧与两个第二半导体区相接触，两个高K介质区分别与两个第二半导体区的另一侧相接触。本发明的有益效果是，降低比导通电阻，提高耐压，适用于MOS器件或MOS控制的半导体器件。
文档编号H01L29/78GK102723355SQ20121022069
公开日2012年10月10日 申请日期2012年6月29日 优先权日2012年6月29日
发明者周坤, 张波, 王沛, 王 琦, 王骁伟, 罗小蓉, 罗尹春, 范叶, 蒋永恒, 蔡金勇 申请人:电子科技大学