金属栅极晶体管的制作方法
【专利摘要】一种金属栅极晶体管的制作方法，包括：在半导体衬底上形成高k栅介质层、位于高k栅介质层上的第一保护层，高k栅介质层与第一保护层在同一处理腔室中形成；利用化学气相沉积工艺在第一保护层上形成第二保护层；在第二保护层上形成多晶硅层；去除多晶硅层，在多晶硅层所在的位置形成沟槽；向沟槽中填充金属，以形成金属栅电极。与现有单层保护层相比，本发明中的保护层为两层，第一保护层可以保护高k栅介质层不会暴露在大气环境中以致影响高k栅介质层的质量，第二保护层利用化学气相沉积工艺形成，其在与多晶硅层的界面处不会发生界面反应，防止了金属栅极晶体管的阈值电压变大。
【专利说明】金属栅极晶体管的制作方法
【技术领域】
[0001]本发明属于半导体制造领域，特别是涉及一种金属栅极晶体管的制作方法。
【背景技术】
[0002]随着微电子技术的迅速发展，微电子技术的核心-CMOS技术已经成为现代电子产品中的支撑技术。几十年来，逻辑芯片制造商一直采用二氧化硅(SiO2)作为栅介质层并且采用重掺杂的多晶硅(POly-Si)作为栅电极材料，这种二氧化硅/多晶硅晶体管结构一直持续到90纳米技术节点。随着特征尺寸不断缩小，CMOS晶体管中的SiO2栅介质层尺寸已临近极限，例如，在采用65纳米工艺时，SiO2栅介质层的厚度已降至1.2纳米，约为5个硅原子的厚度，如果再进一步缩小，则漏电流和功耗将急剧增加。同时，由多晶硅栅电极所引起的掺杂硼原子扩散、多晶硅耗尽效应(poly-d印letion)以及过高的栅电阻等问题也变得越来越严重。对于32纳米及以下技术节点，急剧增加的漏电流和功耗等问题需通过新材料、新工艺及新器件结构的开发来解决。目前国际范围内的各主要半导体公司都已开始着手向高k栅介质/金属栅电极晶体管技术开发。据英特尔公司报道，采用高k栅介质材料之后，这种金属栅极晶体管的漏电流可降为原来的十分之一。
[0003]以下对一种金属栅极晶体管的制作方法作简要介绍:
[0004]如图1所示，提供半导体衬底1，在半导体衬底I上沉积界面层2、位于界面层2上的高k栅介质层3。界面层2的材料可为SiO2,高k栅介质层3的材料可为Hf02。HfO2的形成方法可为原子层沉积(Atomic Layer Deposition,简称为ALD)。在沉积完高k栅介质层3之后，需将形成有界面层2及高k栅介质层3的半导体衬底I运送至另一个反应腔室中，以在高k栅介质层3上形成多晶硅层5 (参见图2)。为避免在运送形成有高k栅介质层3的半导体衬底I及排队等待形成多晶硅层5的过程中，高k栅介质层3会暴露在大气环境中被氧化以致影响其质量，在沉积完高k栅介质层3之后，需在同一个反应腔室中继续在高k栅介质层3上形成保护层4，保护层4的材料可为TiN，TiN的形成方法可为原子层沉积。
[0005]如图2所示，将形成有保护层4的半导体衬底I运送至另一个反应腔室中，在保护层4上形成多晶硅层5，多晶硅层5用作伪栅极(dummy gate)，后续制作过程中会被去除。然后，形成金属栅极晶体管的源极、漏极(未图示)。
[0006]如图3所不,在半导体衬底I及多晶娃层5上形成层间介质层6,然后,对层间介质层6进行平坦化处理，直至露出多晶硅层5的表面。
[0007]如图4所示，去除多晶硅层5，在多晶硅层5所在的位置形成沟槽7。
[0008]如图5所示，向图4所示的沟槽7中填入金属8，以形成金属栅电极。
[0009]对由上述制作方法形成的金属栅极晶体管进行检测发现，其阈值电压(ThresholdVoltage)往往较大，严重影响了金属栅极晶体管的性能。
【发明内容】
[0010]本发明要解决的技术问题是提供一种金属栅极晶体管的制作方法，以减小金属栅极晶体管的阈值电压，从而提高其性能。
[0011]为解决上述问题，本发明提供了一种金属栅极晶体管的制作方法，包括:
[0012]提供半导体衬底；
[0013]在所述半导体衬底上形成高k栅介质层、位于所述高k栅介质层上的第一保护层，所述高k栅介质层、第一保护层在同一个反应腔室中形成；
[0014]将形成有高k栅介质层及第一保护层的半导体衬底移出所述反应腔室后，利用化学气相沉积工艺在所述第一保护层上形成第二保护层；
[0015]在所述第二保护层上形成多晶硅层；
[0016]去除所述多晶硅层，在所述多晶硅层所在的位置形成沟槽，向所述沟槽中填充金属，以形成金属栅电极。
[0017]可选地，所述高k栅介质层及第一保护层利用原子层沉积法形成。
[0018]可选地，所述高k栅介质层及第一保护层利用物理气相沉积法形成。
[0019]可选地，所述高k栅介质层的材料为氧化铪、氮氧化铪、氧化锆、氮氧化锆中的一种。
[0020]可选地，所述第一保护层或第二保护层的材料为氮化钽。
[0021]可选地，所述第二保护层的材料为氮化钛。
[0022]可选地，所述第一保护层的材料为氮化钛。
[0023]可选地，所述化学气相沉积工艺的工艺条件包括=TDMAT流量为2mg/mirTl0mg/min, N2 流量为 2000sccnT3000sccm，压强为 5Torr?lOTorr，温度为 400°C ?500°C，功率为
1000ff"2000ffo
[0024]可选地，形成所述高k栅介质层之前，在所述半导体衬底上形成界面层。
[0025]可选地，所述界面层的材料为SiO2或SiON。
[0026]与现有技术相比，本发明具有以下优点:
[0027]在半导体衬底上形成高k栅介质层、位于高k栅介质层上的第一保护层，高k栅介质层与第一保护层在同一处理腔室中形成；然后，利用化学气相沉积(CVD)工艺在第一保护层上形成第二保护层；接着，在第二保护层上形成多晶硅层；然后，去除多晶硅层，在多晶硅层所在的位置形成沟槽；然后，向沟槽中填充金属，以形成金属栅电极。与现有单层保护层相比，本发明中的保护层包含两层，第一保护层可以保护高k栅介质层不会暴露在大气环境中以致影响高k栅介质层的质量，第二保护层利用化学气相沉积工艺形成，其在与多晶硅层的界面处不会发生界面反应，防止了金属栅极晶体管的阈值电压变大，另外，在去除多晶硅层之后，不需再专门去除界面反应生成物以致带来其它制造问题。
【专利附图】
【附图说明】
[0028]图1至图5是一种金属栅极晶体管的制作示意图；
[0029]图6是本发明的一个实施例中金属栅极晶体管的制作流程图；
[0030]图7至图13是利用图6所示方法在制作金属栅极晶体管时金属栅极晶体管的剖视图。
【具体实施方式】[0031]【背景技术】中所提到的金属栅极晶体管的制作方法会导致金属栅极晶体管的阈值电压较大，严重影响了金属栅极晶体管的性能。
[0032]为解决上述技术问题，发明人对上述金属栅极晶体管的制作方法作了大量分析，在严格把控各项制作步骤质量的前提下，发明人排除了人为因素造成金属栅极晶体管阈值电压较大的原因，因此，发明人推测可能是金属栅极晶体管的制作方法本身导致金属栅极晶体管的阈值电压较大。通过进一步深入分析，发明人发现:结合图1至图5所示，在半导体衬底I上形成保护层4之后，需将半导体衬底I运送至另一个反应腔室中以在保护层4上形成多晶硅层5，在运送半导体衬底I及排队等待形成多晶硅层5的过程中，保护层4会暴露在大气环境中，若排队等待时间(queue time)过长的话,保护层4暴露在大气环境中的时间将会延长，如图2所示，在保护层4上形成多晶硅层5时，由于多晶硅层5是在高温条件下形成，导致保护层4与多晶娃层5会发生界面反应(interfacial reaction)并在界面S处生成一种物质W，此物质W是一种称作Si (0，N)的化合物。若此物质W继续保留在保护层4上方，会导致最终形成的金属栅极晶体管的阈值电压较大。
[0033]为了解决上述问题，发明人有提出一种解决办法:如图4所示，在去除图3所示的多晶硅层5以形成沟槽7之后，接着用干法刻蚀工艺去除位于保护层4表面上的物质W，相应的实验证明:物质W去除后，金属栅极晶体管的阈值电压有所减小。但这样会导致在刻蚀物质W的过程中，层间介质层6也会暴露在等离子体环境中，致使层间介质层6也会被刻蚀。
[0034]鉴于此，发明人提出了另一种解决办法:在半导体衬底上形成高k栅介质层、位于高k栅介质层上的第一保护层；然后，利用化学气相沉积(CVD)工艺在第一保护层上形成第二保护层；接着，在第二保护层上形成多晶硅层；然后，去除多晶硅层，在多晶硅层所在的位置形成沟槽；然后，向沟槽中填充金属，以形成金属栅电极。利用化学气相沉积工艺形成的第二保护层在与多晶硅层的界面处不会发生界面反应，因此，不会形成Si (0，N)界面反应生成物，防止了金属栅极晶体管的阈值电压变大；另外，在去除多晶硅层之后，不需再专门去除界面反应生成物以致带来其它制造问题。
[0035]下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
[0036]图6是本发明的一个实施例中金属栅极晶体管的制作流程图，如图6所示，所述金属栅极晶体管的制作方法包括:
[0037]步骤S1:提供半导体衬底。
[0038]步骤S2:在半导体衬底上形成高k栅介质层、位于高k栅介质层上的第一保护层，高k栅介质层、第一保护层在同一个反应腔室中形成。
[0039]步骤S3:将形成有高k栅介质层及第一保护层的半导体衬底移出反应腔室后，利用化学气相沉积工艺在第一保护层上形成第二保护层。
[0040]步骤S4:在第二保护层上形成多晶硅层。
[0041]步骤S5:在半导体衬底及多晶硅层上形成层间介质层，层间介质层的最低点高于多晶硅层的表面，对层间介质层进行化学机械研磨，直至露出多晶硅层的表面。[0042]步骤S6:去除多晶硅层，在多晶硅层所在的位置形成沟槽，向沟槽中填充金属，以形成金属栅电极。
[0043]图7至图13是利用图6所示方法在制作金属栅极晶体管时金属栅极晶体管的剖视图，下面将图7至图13与图6结合起来对本发明的技术方案进行详细说明。
[0044]首先执行图6中的步骤S1:提供半导体衬底。
[0045]如图7所示，提供半导体衬底100。
[0046]半导体衬底100可为娃衬底、娃锗衬底、绝缘体上娃(silicon on insulator,简称SOI)衬底等常规的半导体衬底。另外，半导体衬底100中可形成有半导体结构(未图示)，如浅沟槽隔离(STI)结构、P阱、N阱等等，在此不一一列举。
[0047]接着执行图6中的步骤S2:在半导体衬底上形成高k栅介质层、位于高k栅介质层上的第一保护层，高k栅介质层、第一保护层在同一个反应腔室中形成。
[0048]如图8所示，在半导体衬底100上形成高k栅介质层101、位于高k栅介质层101上的第一保护层102，高k栅介质层101、第一保护层102是在同一个反应腔室中形成。
[0049]高k栅介质层101的形成方法包括原子层沉积(Atomic Layer Deposition,简称 ALD)、金属有机气相沉积(Metal-Organic Chemical Vapor Deposition,简称 M0CVD)、分子束外延法(Molecular Beam Epitaxy,简称MBE)、化学气相沉积法(Chemical VaporDeposition,简称 CVD)或物理气相沉积法(Physical Vapor Deposition,简称 PVD)。当然，高k栅介质层101还可利用本领域普通技术人员所熟知的其它沉积方法形成。由于原子层沉积具有沉积速率均匀、填充能力强等优点，故优选地，高k栅介质层101的形成方法为原子层沉积。
[0050]高k栅介质层101的材料可为氧化铪(hafnium oxide)、氮氧化铪(hafniumsilicon oxide)、氧化错(zirconium oxide)、氮氧化错(zirconium silicon oxide)中的一种。当然，高k栅介质层101还可以是其它介电常数为7?20的介电材料。
[0051]第一保护层102的作用是:在运送形成有高k栅介质层101的半导体衬底100以进行后续制作步骤的过程中，第一保护层102可以防止高k栅介质层101暴露在大气环境中以致影响高k栅介质层101的质量,这样，即使排队时间(queue time)很长,也不必担心高k栅介质层101质量会变差。第一保护层102的形成方法包括原子层沉积(Atomic LayerDeposition, ALD)、物理气相沉积法(Physical Vapor Deposition, PVD)。当然,第一保护层102还可利用本领域普通技术人员所熟知的其它沉积方法形成。优选地，第一保护层102的材料为氮化钛(TiN)，以为高k栅介质层101提供更好的保护。当然，第一保护层102还可利用其它可用于保护高k栅介质层101的材料构成，如氮化钽(TaN)等。
[0052]在本发明中，高k栅介质层101、第一保护层102的形成方法需保证两者的反应能在同一反应腔室中进行。在本发明的优选实施例中，高k栅介质层101、第一保护层102均利用原子层沉积法形成。在本发明的一个实施例中，高k栅介质层101的厚度为10A100A，第一保护层102的厚度为10A?100A。
[0053]然而，高k栅介质层101存在一个缺点:其更容易提供较差品质的界面，即，如果直接在半导体衬底100上形成高k栅介质层101，较差品质的界面容易削弱最终形成的半导体器件的电学性能。为此，继续参图8所示，可在半导体衬底100与高k栅介质层101之间设置一界面层(interfacial layer, IL) 103,界面层103不仅能在半导体衬底100和界面层103之间提供较佳品质的界面，还能在高k栅介质层101和界面层103之间提供较佳品质的界面，从而改善了高k栅介质层101与半导体衬底100之间的界面特性。
[0054]由于氧化硅(SiO2)与半导体衬底100之间具有良好的界面特性，因此，可将氧化硅(SiO2)用作高k栅介质层101与半导体衬底100之间的界面层。另外，掺入氮的氧化硅会具有相对较高的介电常数、硼扩散阻挡功能(可以改善PMOS器件的负偏置温度不稳定性，NBTI)及与常规CMOS工艺流程兼容等优点，且掺入氮的氧化硅具有相对较大的介电常数，这意味着与纯氧化硅(SiO2)相比，其可以使用较厚的栅介质层，因而可以减少栅极的漏电流，并提高对栅介质层工艺控制的准确性。因此，也可将氮氧化硅(SiON)用作高k栅介质层101与半导体衬底100之间的界面层。
[0055]界面层103的形成方法包括热生长法(Rapid Thermal Oxidation, TR0)、化学生长法。在本发明的一个实施例中，界面层103的材料为氧化硅(SiO2),其厚度为IOA?50A。
[0056]接着执行步骤S3:将形成有高k栅介质层及第一保护层的半导体衬底移出反应腔室后，利用化学气相沉积工艺在第一保护层上形成第二保护层。
[0057]如图9所示，利用化学气相沉积(CVD)工艺在第一保护层102上形成第二保护层104。第二保护层104的材料可与第一保护层102相同，也可与第一保护层102不相同。在本发明的优选实施例中，第二保护层104的材料与第一保护层102相同。优选地，第二保护层104的材料为氮化钛(TiN)。当然，第二保护层104还可利用其它材料构成，如氮化钽(TaN)等。
[0058]在本发明的一个实施例中，第二保护层104的材料为氮化钛，其厚度为IOA?50A。在本发明的一个实施例中，形成氮化钛第二保护层104的工艺条件包括:TDMAT (四二甲基胺肽，化学式为Ti [N (CH3) 2]4)的流量为2mg/min?10mg/min，N2的流量为2000sccnT3000sccm，压强为 5Torr ?lOTorr，温度为 400°C ?500°C，功率为 1000W?2000W。
[0059]接着执行图6中的步骤S4:在第二保护层上形成多晶硅层。
[0060]如图10所示，在第二保护层104上形成多晶硅层105。在本发明的一个实施例中，多晶硅层105的厚度为400A?1000A，其制作温度为500°C?1000°C。
[0061]形成多晶硅层105之后，可在由高k栅介质层101、第一保护层102、第二保护层104、多晶硅层105构成的堆叠结构(当高k栅介质层101下方形成有界面层103时，所述堆叠结构还包括界面层103)两侧形成金属栅极晶体管的源极(未图示)、漏极(未图示)。此步骤为本领域普通技术人员所熟知，在此不详细叙述。
[0062]接着执行图6中的步骤S5:在半导体衬底及多晶硅层上形成层间介质层，层间介质层的最低点高于多晶硅层的表面，对层间介质层进行化学机械研磨，直至露出多晶硅层的表面。
[0063]如图11所不,在半导体衬底100及多晶娃层105上沉积层间介质层107,层间介质层107的最低点高于多晶娃层105的表面，即多晶娃层105被层间介质层107完全覆盖。然后，对层间介质层107进行化学机械研磨(CMP)，直至露出多晶硅层105的表面。在本发明的一个实施例中，层间介质层107的材料可为氧化硅。
[0064]接着执行图6中的步骤S6:去除多晶硅层，在多晶硅层所在的位置形成沟槽，向沟槽中填充金属，以形成金属栅电极。
[0065]如图12所示，去除如图11中的多晶硅层105，在多晶硅层105所在的位置形成沟槽108。由于利用化学气相沉积工艺形成的第二保护层在与多晶硅层的界面处不会发生界面反应，即不会生成Si (O, N)的化合物，因此，在去除多晶硅层形成沟槽108之后，不需再专门去除界面反应生成物以致层间介质层107也被刻蚀。
[0066]如图13所示，向图12所示的沟槽108中填充金属109。金属109由一层或多层金属构成。金属109可包括功函数金属、扩散阻挡金属及电性传输金属等。具体的，可先沉积功函数金属、再沉积扩散阻挡金属、接着沉积电性传输金属。功函数金属分为P型功函数金属、η型功函数金属，其中，P型功函数金属可包含钌、钯、钼、钴、镍或导电金属氧化物(如氧化钌)等，η型功函数金属包含铪、锆、钛、钽、铝或金属碳化物等，具体的，需根据金属栅极晶体管的类型来选择功函数金属的类型。扩散阻挡金属的作用是防止电性传输金属扩散至其下方的功函数金属，扩散阻挡金属可包含T1、TiN等。电性传输金属可为Al。金属109构成金属栅电极。
[0067]综上所述，与现有技术相比，本发明具有以下优点:
[0068]在半导体衬底上形成高k栅介质层、位于高k栅介质层上的第一保护层，高k栅介质层与第一保护层在同一处理腔室中形成；然后，利用化学气相沉积(CVD)工艺在第一保护层上形成第二保护层；接着，在第二保护层上形成多晶硅层；然后，去除多晶硅层，在多晶硅层所在的位置形成沟槽；然后，向沟槽中填充金属，以形成金属栅电极。与现有单层保护层相比，本发明中的保护层包括两层，第一保护层可以保护高k栅介质层不会暴露在大气环境中以致影响高k栅介质层的质量，第二保护层利用化学气相沉积工艺形成，其在与多晶硅层的界面处不会发生界面反应，防止了金属栅极晶体管的阈值电压变大，另外，在去除多晶硅层之后，不需再专门去除界面反应生成物以致带来其它制造问题。
[0069]上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。
【权利要求】
1.一种金属栅极晶体管的制作方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底上形成高k栅介质层、位于所述高k栅介质层上的第一保护层，所述高k栅介质层、第一保护层在同一个反应腔室中形成； 将形成有所述高k栅介质层及第一保护层的半导体衬底移出所述反应腔室后，利用化学气相沉积工艺在所述第一保护层上形成第二保护层； 在所述第二保护层上形成多晶硅层； 去除所述多晶硅层，在所述多晶硅层所在的位置形成沟槽，向所述沟槽中填充金属，以形成金属栅电极。
2.根据权利要求1所述的制作方法，其特征在于，所述高k栅介质层及第一保护层利用原子层沉积法形成。
3.根据权利要求1所述的制作方法，其特征在于，所述高k栅介质层及第一保护层利用物理气相沉积法形成。
4.根据权利要求1所述的制作方法，其特征在于，所述高k栅介质层的材料为氧化铪、氮氧化铪、氧化锆、氮氧化锆中的一种。
5.根据权利要求1所述的制作方法，其特征在于，所述第一保护层或第二保护层的材料为氮化钽。
6.根据权利要求1所述的制作方法，其特征在于，所述第二保护层的材料为氮化钛。
7.根据权利要求6所述的制作方法，其特征在于，所述第一保护层的材料为氮化钛。
8.根据权利要求6所述的制作方法，其特征在于，所述化学气相沉积工艺的工艺条件包括:TDMAT流量为2mg/min?10mg/min, N2流量为2000sccnT3000sccm,压强为5Torr?IOTorrJjlLgS 400°C ?500°C，功率为 1000W?2000W。
9.根据权利要求1所述的制作方法，其特征在于，形成所述高k栅介质层之前，在所述半导体衬底上形成界面层。
10.根据权利要求9所述的制作方法，其特征在于，所述界面层的材料为SiO2或SiON。
【文档编号】H01L21/336GK103531469SQ201210225983
【公开日】2014年1月22日 申请日期:2012年7月2日 优先权日:2012年7月2日
【发明者】韩秋华 申请人:中芯国际集成电路制造(上海)有限公司