半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本公开涉及半导体器件及其制造方法，具体地涉及在栅极电极与沟道层之间的势垒层中包括低电阻区域的半导体器件及其制造方法。
背景技术：
在便携式电话等的移动通信系统中，近几年来强烈要求便携式通信终端小型化且强烈要求降低便携式通信终端的功耗。为了实现这些，例如，应该减小与天线开关相关的导通电阻(on-resistance) Ron。作为实际上用于天线开关的半导体器件之一,存在结型场效应晶体管(JPHEMT :结型赝晶高电子迁移率晶体管(junction pseudo-morphic highelectron mobility transistor))。
JPHEMT是一种通过利用pn结和异质结进行电流调制的半导体器件。这种类型的半导体器件具有例如InGaAs制成的沟道层与例如AlGaAs制成的势垒层的异质结，其中势垒层(AlGaAs)具有比沟道层(InGaAs)宽的带隙。包括杂质的低电阻区域设置在势垒层(AlGaAs)的与沟道层相反的表面层中，栅极电极连接到该低电阻区域。源极电极和漏极电极在低电阻区域和栅极电极的两侧欧姆连接到势垒层。在具有上述结构的半导体器件中，二维电子气层在沟道层中形成在势垒层一侧的界面中，在该二维电子气层中要成为载流子的电子以高浓度被约束。然后，通过采用栅极电压控制二维电子气层的浓度来调制经由低电阻区域下方的沟道层部分而在源极电极和漏极电极之间流动的电流(例如参见，JP-A-11-150264 (专利文献I))。

发明内容
在上述半导体器件中，可以通过降低沟道层中的杂质浓度增加经由沟道层而在源极电极和漏极电极之间流动的载流子(电子)的迁移率。然而，因为通过在势垒层中提供低电阻区域而形成了 pn结,所以当施加超过内建(built-in)电压的正电压时正向电流在pn结中流动，这增加了不经由沟道层而在栅极电极和源极电极/漏极电极之间流动的栅极泄露电流。鉴于以上，希望提供一种半导体器件，该半导体器件在低电阻区域设置在于栅极电极和沟道层之间形成的势垒层中的结构中能够通过抑制栅极泄露电流而提升漏极电流的最大值。还期望提供一种该半导体器件的制造方法。本公开的实施例旨在一种半导体器件，该半导体器件包括沟道层，由化合物半导体制成；势垒层，设置在沟道层上方且由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级；低电阻区域，设置在势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；源极电极和漏极电极，在夹置低电阻区域的位置处连接到势垒层；栅极绝缘层，设置在低电阻区域上；以及栅极电极，隔着栅极绝缘层设置在低电阻区域上方。在具有上述结构的半导体器件中，由于势垒层结合到沟道层并且势垒层由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级，所以载流子以高的浓度被约束在其中的二维电子气层形成在沟道层中。在沟道层的与栅极电极下方的低电阻区域对应的部分中的载流子耗尽区域根据施加到栅极电极的栅极电压而扩展或收窄，由此调制了经由沟道层在源极电极和漏极电极之间流动的电流。具体地，栅极电极隔着栅极绝缘层提供在低电阻区域上方的结构是特有的。根据该结构，即使在相对于低电阻区域和围绕区域的正向电压施加到栅极电极时，也可以防止栅极泄露电流在栅极电极和源极电极/漏极电极之间流动。本公开的另一实施例旨在一种半导体器件的制造方法，该制造方法包括在由化合物半导体制成的沟道层上方形成势垒层，该势垒层由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级，且该势垒层在表面层中包括含杂质的低电阻区域；在势垒层上且在夹置低电阻区域的相应位置处形成源极电极和漏极电极；在低电阻区域上形成栅极绝缘层；以及隔着栅极绝缘层而在低电阻区域上方形成栅极电极。
具有上述结构的半导体器件可以通过上述制造方法获得。根据本公开的实施例，在具有低电阻区域设置在栅极电极和沟道层之间的势垒层中的结构的半导体器件中，可以通过抑制栅极泄露电流而提升漏极电流的最大值。


图I是示出根据第一实施例的半导体器件的相关部分的结构的截面图；图2是根据第一实施例的半导体器件的截止操作时的能带构成图；图3是根据第一实施例的半导体器件的导通操作时的能带构成图；图4是示出根据第一实施例的半导体器件的截止操作时形成载流子耗尽区域的截面图；图5A和5B是示出根据第一实施例的半导体器件的制造工序的截面工艺图(No. I)；图6A和6B是示出根据第一实施例的半导体器件的制造工序的截面工艺图(No. 2)；图7是示出根据第二实施例的半导体器件的相关部分的结构的截面图；图8是根据第二实施例的半导体器件的截止操作时的能带构成图；图9是示出根据第三实施例的半导体器件的相关部分的结构的截面图；图10是示出根据第四实施例的半导体器件的相关部分的结构的截面图；图11是根据第五实施例的半导体器件的相关部分的结构的截面图；图12是示出根据第六实施例的半导体器件的相关部分的结构的截面图；图13是示出根据第七实施例的半导体器件的相关部分的结构的截面图；图14A和14B是示出根据第七实施例的半导体器件的制造工序的截面工艺图(No. I)；图15A和15B是示出根据第七实施例的半导体器件的制造工序的截面工艺图(No. 2)；
图16是示出根据第八实施例的半导体器件的相关部分的结构的截面图；图17是示出根据第九实施例的半导体器件的相关部分的结构的截面图；图18A和18B是示出根据第九实施例的半导体器件的制造工序的截面工艺图；图19是示出根据第十实施例的半导体器件的相关部分的结构的截面图；以及图20A和20B是示出根据第十实施例的半导体器件的制造工序的截面工艺图。
具体实施例方式下面，将参考附图按照下列顺序解释本公开的实施例。I.第一实施例(半导体器件的结构示例及其制造方法)
2.第二实施例(势垒层具有堆叠结构的示例)3.第三实施例(势垒层全部形成为高电阻区域的示例)4.第四实施例(势垒层中的载流子供给区域接触低电阻区域的示例)5.第五实施例(势垒层中的载流子供给区域与低电阻区域之间的区域形成为低电阻区域的示例)6.第六实施例(盖层(cap layer)提供在势垒层与源极电极/漏极电极之间的示例)7.第七实施例(势垒层的整个表面被栅极绝缘层覆盖的示例)8.第八实施例(低电阻区域被栅极电极覆盖的示例)9.第九实施例(低电阻区域堆叠在势垒层上的示例)10.第十实施例(设置有与低电阻区域的导电类型相反的源极区域/漏极区域的示例)11.修改示例12.应用示例(无线通信装置)相同的附图标记和符号指示各个实施例中共同的元件，且省略重复描述。〈〈I.第一实施例》在第一实施例中，将参考相应的附图按下列顺序进行说明根据应用本公开的第一实施例的半导体器件的结构，根据第一实施例的半导体器件的操作，根据第一实施例的半导体器件的制造方法以及根据第一实施例的半导体器件的优点。<第一实施例中半导体器件的结构>图I是示出根据应用本公开的第一实施例的半导体器件的相关部分的结构的截面图。根据第一实施例的半导体器件的详细结构将参考附图被解释。图I所示的根据第一实施例的半导体器件1-1是所谓的JPHEMT，其中势垒层提供在栅极电极和沟道层之间，并且导电类型相反的低电阻区域提供在势垒层中。在半导体器件1-1中，由相应的化合物半导体材料制成的缓冲层12、下势垒层13、沟道层14和上势垒层15按照所描述的顺序堆叠在由化合物半导体材料制成的基板11上。载流子供给区域13a提供在下势垒层13中。另一方面，载流子供给区域15a和低电阻区域15g提供在上势垒层15中。绝缘层16提供在如上所述由化合物半导体材料制成的各层的层叠体上。在绝缘层16中，设置有源极开口 16s、漏极开口 16d及栅极开口 16g，并且栅极开口 16g提供在源极开口 16s与漏极开口 16d之间。而且，在绝缘层16上，提供了通过源极开口 16s和漏极开口 16d连接到上势垒层15的源极电极17s和漏极电极17d。具体地，第一实施例的特征在于在于栅极开口 16g的底部暴露的低电阻区域15g上方，隔着栅极绝缘层18提供栅极电极19。包括在半导体器件1-1中的各个部件的详细结构将从基板11开始顺次被说明。[基板11]基板11由半绝缘化合物半导体材料制成。基板11由例如III-V族化合物半导体材料制成。例如，采用半绝缘单晶GaAs基板或者InP基板。[缓冲层12]缓冲层12由例如在基板11上进行外延生长而获得的化合物半导体层形成，且由·与基板11和下势垒层13具有良好晶格匹配的化合物半导体制成。当基板11由单晶GaAs基板制成时，没有添加杂质的U-GaAs外延生长层("U-"表示不添加杂质)用作缓冲层12的示例。[下势垒层13]下势垒层13采用与缓冲层12和上沟道层14具有良好晶格匹配的化合物半导体形成。作为下势垒层13的示例，采用AlGaAs混晶的外延生长层。在这种情况下，下势垒层13由Ala2Gaa8As混晶制成，其中作为示例III族元素中的铝(Al)的组成比是O. 2。上述下势垒层13包括载流子供给区域13a，该载流子供给区域13a含有供给载流子的杂质。在这种情况下，电子用作载流子，包括η型杂质(作为供给电子的杂质)的η型载流子供给区域13a在下势垒层13的膜厚度方向上设置在中间层处。采用硅(Si)以作为由Ala2Gaa8As混晶制成的下势鱼层13中的η型杂质。下势垒层13中除载流子供给区域13a外的膜厚度部分可以形成为高电阻区域13b和13b'，该高电阻区域13b和13b'不添加杂质或者含有低浓度η型杂质或者P型杂质。这些高电阻区域13b和13b'优选具有IXlO1Vcm3以下的杂质浓度及I X 10_2 Ω cm以上的电阻率。下势垒层13的具体结构示例在下面被给出。不含杂质的高电阻区域13b提供在缓冲层12上且膜的厚度为约200nm。含大约I. 6X IO1Vcm2的硅(Si)的载流子供给区域13a堆叠在高电阻区域13b之上且膜厚度为大约4nm。不含杂质的高电阻区域13b'进一步堆叠在载流子供给区域13a之上且具有大约2nm的膜厚。而且，优选的是，下势垒层13不包括高电阻区域13b和13b'且下势垒层13的整个区域形成为载流子供给区域13a。[沟道层14]沟道层14是源极电极17s和漏极电极17d之间的电流路径，并且沟道层是从下势垒层13的载流子供给区域13a供给的载流子与从稍后将描述的上势垒层15的载流子供给区域15a供给的载流子累积在其中的层。沟道层14由异质连接到下势垒层13且与下势垒层13具有良好晶格匹配的化合物半导体制成。沟道层14采用这样的化合物半导体形成，其中在与下势垒层13的异质结中该化合物半导体在载流子行进侧的能带比形成下势垒层
13的界面区域的化合物半导体材料在载流子行进侧的能带靠近沟道层中的本征费米能级。因此，下势垒层13由这样的化合物半导体制成，在与沟道层14的结中该化合物半导体在载流子行进侧的能带比沟道层14中在载流子行进侧的能带远离沟道层中的本征费米能级。补充I换言之，通过采用这样的化合物半导体来形成沟道层14，在与下势垒层13的异质结中该化合物半导体在多数载流子行进侧的能带比形成下势垒层13的界面区域的化合物半导体材料在多数载流子行进侧的能带靠近在少数载流子行进侧的能带。如图2所示，沟道层中的本征费米能级Ef14位于沟道层14的导带的最小能量(以下写成导带能量Ec)与价带的最大能量(以下写成价带能量Ev)之间。补充2这里，在载流子是电子的情况下，载流子行进侧的能带是导带。因此，沟道层14采用III-V族化合物半导体材料形成，在与下势垒层13的结中至少该III-V族化合物半导体 材料的导带能量Ec低于形成下势垒层13的化合物半导体材料。在这样的沟道层14中，优选与下势垒层13的导带能量Ec差在与下势垒层13的结中尽可能地大。补充3另一方面，在载流子是空穴的情况下，载流子行进侧的能带是价带(价电子带)。因此，沟道层14采用这样的化合物半导体材料形成，在与下势垒层13的结中至少该化合物半导体材料的价带能量Ev高于形成下势垒层13的化合物半导体材料。在这样的沟道层14中，优选与下势垒层13的价带能量Ev差在与下势垒层13的结中尽可能地大。尽管下面通过将载流子是电子的情况作为示例来进行说明，但载流子是空穴时杂质和能带将解释为具有相反的导电类型。在下势垒层13由Ala2Gatl 8As混晶制成的情况下，上述沟道层14由例如InGaAs混晶制成。在这种情况下，当铟(In)的组成比较高时，InGaAs混晶中的带隙会变得更窄，因此，与由AlGaAs混晶制成的下势垒层13的导带能量Ec差会更大。因此，形成沟道层14的InGaAs混晶可以具有O. I以上的铟(In)组成比。上述沟道层14由Ina2Gaa8As制成，其中作为示例III族元素中的铟(In)的组成比为O. 2。因此，沟道层14能够获得足够的导带能量Ec差，并同时确保与下势垒层13的晶格匹配特性。上述的沟道层14可以是不含杂质的U-InGaAs混晶。因此，沟道层14中的载流子的杂质散射会被抑制且会实现高迁移率的载流子移动。沟道层14可以是膜厚为15nm以下的外延生长层，这使得在该层中结晶度可以被保证且载流子的行进特性是优秀的。[上势垒层15]上势垒层15与沟道层14具有良好的晶格匹配。上势垒层15采用这样的化合物半导体形成，在与沟道层14的结中该化合物半导体在载流子行进侧的能带比形成沟道层14的化合物半导体远离沟道层中的本征费米能级Ef14。也就是说，上势垒层15采用这样的化合物半导体形成，在与沟道层14的结中该化合物半导体在多数载流子行进侧的能带比形成沟道层14的化合物半导体远离沟道层中的本征费米能级。当载流子是电子时，采用III-V族化合物半导体材料形成上势垒层15，该III-V族化合物半导体材料的导带能量Ec高于形成沟道层14的化合物半导体材料。在这样的上势垒层15中，优选与沟道层14的导带能量Ec差在与沟道层14的结中尽可能地大。
在沟道层14由InGaAs混晶制成的情况下,上述上势鱼层15由例如带隙比InGaAs混晶宽的AlGaAs混晶制成。在这种情况下，铝(Al)的组成比保持为较低，由此防止所谓的源极电阻的增加，在通过扩散形成下面要解释的低电阻区域15g时抑制扩散速度且确保可控性。因此，在形成上势垒层15的AlGaAs混晶中，III族元素中铝(Al)的组成比优选为
O.25或更小。上势鱼层15如上所述由Ala2Gaa8As混晶制成,其中作为示例III族元素中的招(Al)的组成比是O. 2。因此，可以确保与沟道层14的晶格匹配。上势垒层15并非必须与下势垒层13具有相同的组成，上势垒层15可以由具有适合于各层的组成的AlGaAs混晶制成。例如，上势垒层15中的铝(Al)的组成比可以设定成比其中不必通过扩散形成低电阻区域15g的下势鱼层13低。如上所述的上势垒层15包括载流子供给区域15a，该载流子供给区域15a含有供给载流子的杂质。在这种情况下，包括硅(Si)(作为供给电子的η型杂质)的载流子供给区域15a在上势垒层15的膜厚度方向上布置在中间部分处，且具有大约4nm的膜厚。 上势垒层15中除载流子供给区域15a外的膜厚度部分可以形成为不添加杂质或者含有低浓度杂质的高电阻区域15b和15b'。当这些高电阻区域15b和15b'包括杂质时，提供在沟道层14上的高电阻区域15b含有η型杂质或者P型杂质。另一方面，沟道层
14相反侧的高电阻区域15b'，即，形成上势垒层15的表面侧的层含有η型杂质。这些高电阻区域15b和15b'优选具有I X IO1Vcm3或更小的杂质浓度及I X10_2Qcm或更大的电阻率。上势垒层15的具体结构示例将在下面给出。不含杂质的高电阻区域15b提供在沟道层14上且膜的厚度为约2nm。含有大约I. 6XlO1Vcm2的硅(Si)的载流子供给区域15a堆叠在高电阻区域15b上且膜厚度为大约4nm。不含杂质的高电阻区域15b'进一步堆叠在载流子供给区域15a上且具有大约30nm的膜厚。当沟道层14由InGaAs混晶制成时，上势垒层15并不局限于AlGaAs混晶且可以由为III-V族化合物半导体的In (AlGa)AsP混晶制成。因此，由InGaAs混晶制成的沟道层14中的In的组成比能够是高的，并且能够增加沟道层14中载流子的迁移率。上势垒层15与下势垒层13的不同之处在于上势垒层15的整个区域不形成为载流子供给区域。[低电阻区域15g]在与沟道层14相反的表面层上且在上势垒层15的载流子供给区域15a的表面侧的浅位置处，低电阻区域15g提供在上势垒层15内侧且与载流子供给区域15a具有一间隔。低电阻区域15g包括与沟道层14中行进的载流子导电类型相反的杂质，且保持为比周围部分的电阻低。因此，当载流子是电子时，P型杂质扩散在低电阻区域15g中。上述低电阻区域15g的厚度值和P型杂质的浓度值连同包围低电阻区域15g的高电阻区域15b'的厚度值和η型杂质的浓度值被设定为使得半导体器件1-1处于以下的状态。也就是说，这些厚度值和浓度值被设定为使得当负电压施加到栅极电极19时沟道层14中的电子被耗尽，而当正电压施加到栅极电极19时在低电阻区域15g中发生耗尽。当负电压施加到栅极电极19时，在沟道层14中发生电子耗尽是由于低电阻区域15g和上势垒层15的高电阻区域15W之间的pn结中的耗尽层。另一方面，当正电压施加到栅极电极19时，低电阻区域15g中发生耗尽是由于包括P型低电阻区域15g、栅极绝缘层18和栅极电极19的MIS结构产生的耗尽层。当耗尽发生在低电阻区域15g中时，低电阻区域15g和高电阻区域15b'之间的耗尽层消失，沟道层14中电子的耗尽被撤销，电子累积在沟道层14中。作为示例，上述低电阻区域15g可以包含IX IO1Vcm3或更多的P型杂质，例如包含IX IO1Vcm3的P型杂质。采用锌(Zn)作为由Ala2Gaa8As混晶或者In (AlGa) AsP混晶制成的上势垒层15中的P型杂质。[绝缘层16]绝缘层16设置成覆盖上势垒层15的整个表面。绝缘层16由这样的材料制成，该材料相对于形成上势垒层15的化合物半导体具有绝缘特性且具有保护基底(在这种情况下的上势垒层15)的表面免受杂质(诸如离子)的影响的功能，该材料为例如厚度为200nm 的氮化硅(Si3N4)。在绝缘层16中，到达上势垒层15的高电阻区域15b'的源极开口 16s和漏极开口16d设置在将提供在上势垒层15中的低电阻区域15g夹置在其间且不与低电阻区域15g交叠的位置处。具有暴露低电阻区域15g的形状的栅极开口 16g提供在源极开口 16s和漏极开口 16d之间。在此情况下作为示例，栅极开口 16g具有在底部仅暴露低电阻区域15g的开口宽度。源极开口 16s、漏极开口 16d和栅极开口 16g作为彼此独立的开口部分提供在绝缘层16中。[源极电极17s/漏极电极17d]源极电极17s和漏极电极17d通过源极开口 16s和漏极开口 16d欧姆连接到上势垒层15，其中该源极开口 16s和该漏极开口 16d分别位于夹置低电阻区域15g的位置处。源极电极17s和漏极电极17d由从上势垒层15按照所描述的顺序顺次地堆叠的金锗(AuGe)、镍(Ni)和金(Au)的合金制成。源极电极17s和漏极电极17d的每个的膜厚分别为例如 IOOOnm。[栅极绝缘层18]栅极绝缘层18提供在形成在绝缘层16中的栅极开口 16g的底部，该栅极绝缘层
18可以设置成使栅极开口 16g完全封闭，该栅极绝缘层18的周缘堆叠在绝缘层16之上。栅极绝缘层18由氧化物或者氮化物(例如，氧化铝(Al2O3))制成并且厚度为10nm。[栅极电极19]栅极电极19隔着栅极绝缘层18提供在低电阻区域15g上方。在这种情况下，栅极电极19设置成在低电阻区域15g上方的栅极开口 16g底部的整个区域之上填充在栅极开口 16g中。栅极电极19具有钛(Ti)、钼(Pt)和金(Au)从基板11开始按照所描述的顺序顺次地堆叠的结构。[能带结构]图2是在所施加的栅极电压Vg为大约OV的截止操作期间具有上述结构的半导体器件1-1的栅极电极19下方的能带的构成图。能带的构成图给出了下势垒层13和上势垒层15分别由Ala2Gaa8As混晶制成而沟道层14由Ina2Gaa8As混晶制成的情况。如图2所示，采用上面的图I解释的半导体器件1-1具有窄带隙的沟道层14被夹置在带隙比沟道层宽的下势垒层13和上势垒层15之间的结构。因此，沟道层14是当从下势垒层13和上势垒层15中的载流子供给区域13a和15a供给载流子时载流子被累积在其中的二维电子气层。此外，在沟道层14和上势垒层15之间的异质结中，载流子行进侧的导带的不连续量AEc足够高(在这种情况下是O. 31eV)。此外，半导体器件1_1被构造为使得上势垒层15中的导带能量Ec的最小值与沟道层14中的导带能量Ec之间的差值也足够高(在这种情况下为O. 20eV或更大)。因此，与沟道层14中分布的电子数量相比，分布在上势垒层15中的电子数量减小为几乎消失地小。<第一实施例中半导体器件的操作>接下来，将参考上述的图2、图3的能带构成图以及图4的半导体器件1-1的截面图描述具有参考图I描述的上述结构的半导体器件1-1的操作。图3是所施加的 栅极电压Vg为大约3V的导通操作时的图，与图2 —样给出了下势垒层13和上势垒层15分别由Ala2Gaa8As混晶制成而沟道层14由Ina2Gaa8As混晶制成的情况首先，参考图I和图2，在大约OV的栅极电压Vg施加到半导体器件1-1中的栅极电极19的状态下，栅极绝缘层18下方的P型低电阻区域15g的价带能量Ev被固定且对应于费米能级Ff。因为当栅极电压Vg是负偏压时在P型低电阻区域15g的表面上发生空穴累积，所以尽管导带能量Ec和价带能量Ev在表面附近降低但沟道层14附近的能带形状也与图2 —样。在上述状态中，如图4所示，电子被耗尽的载流子耗尽区域A在沟道层14内形成在半导体器件1-1中的低电阻区域15g正下方的区域处并且沟道层14将具有高电阻。因此，漏极电流Id不会经由沟道层14在源极电极17s和漏极电极17d之间流动，该器件处于截止状态。另一方面，参考图I和图3，当大约3. OV的正栅极电压施加到半导体器件1-1中的栅极电极19时，隔着栅极绝缘层18的P型低电阻区域15g中的导带能量Ec被降低。因此，低电阻区域15g中的空穴被耗尽。然后，图4所示的沟道层14中的载流子耗尽区域A消失，沟道层14中电子的数量增加，因此，漏极电流Id经由沟道层14在源极电极17s和漏极电极17d之间流动。漏极电流Id由栅极电压Vg调制。〈第一实施例中半导体器件的制造方法〉接下来，将基于图5A、图5B、图6A和图6B的截面工艺图解释具有上述结构的半导体器件1-1的制造方法的示例。[图5A]首先，如图5A所示，例如，不添加杂质的U-GaAs层通过外延技术生长在由例如GaAs制成的基板11上，以形成缓冲层12。然后，例如，通过外延技术生长AlGaAs(Alci 2Gatl 8As混晶)层，以由此在缓冲层12上形成下势垒层13。此时，由例如不添加杂质的U-AlGaAs层制成的高电阻区域13b、由添加硅(Si)的η型AlGaAs层制成的载流子供给区域13a以及由不添加杂质的U-AlGaAs层制成的高电阻区域13b'通过外延生长顺次地形成。因此，获得在膜厚度方向的中心处包括η型载流子供给区域13a的下势垒层13。接下来,例如,通过外延技术生长不添加杂质的U-InGaAs层，以在下势鱼层13之上形成沟道层14。沟道层14采用这样化合物半导体形成，在与下势垒层13的异质结中该化合物半导体在载流子行进侧的能带比形成下势垒层13的化合物半导体材料在载流子行进侧的能带靠近沟道层中的本征费米能级。然后，例如，通过外延技术生长AlGaAs (Alci 2Gatl 8As混晶)层，以在沟道层14上形成上势垒层15。此时，由例如不添加杂质的U-AlGaAs层制成的高电阻区域15b、由添加硅
(Si)的η型AlGaAs层制成的载流子供给区域15a以及由不添加杂质的U-AlGaAs层制成的高电阻区域15b'通过外延生长顺次地形成。因此，获得在膜厚度方向的中心处包括η型载流子供给区域15a的上势垒层15。上势垒层15由这样的化合物半导体制成，在与沟道层14的结中该化合物半导体在载流子行进侧的能带比沟道层14在载流子行进侧的能带远离沟道层中的本征费米能级。在上述工艺之后，形成这里未示出的元件隔离区域。在这种情况下，通过离子注入
诸如硼而具有高电阻的去活化区域形成为元件隔离区域。[图5B]接下来，如图5B所示，由氮化硅(Si3N4)制成的绝缘层16采用例如CVD (化学气相沉积)方法沉积在上势垒层15上。然后，暴露上势垒层15的表面的栅极开口 16g通过图案蚀刻绝缘层16而形成在绝缘层16中。在上述状态下，P型杂质从上势垒层15的暴露在栅极开口 16g底部的表面层注入，由此在上势垒层15中形成低电阻区域15g。在这种情况下，通过仅在不到达载流子供给区域15a的位置，即仅在高电阻区域15b'中的表面层上，扩散作为P型杂质的锌(Zn)来形成低电阻区域15g。通过在例如大约600度的温度下采用锌化合物气体的气相扩散来进行锌(Zn)的扩散。因此，低电阻区域15g自对准地形成在栅极开口 16g的底部。[图6A]接下来，如图6A所示，栅极绝缘层18沉积在绝缘层16上，以覆盖低电阻区域15g和栅极开口 16g的内壁。在这种情况下，由膜厚为大约IOnm的氧化铝(Al2O3)制成的栅极绝缘层18采用例如ALD (原子层沉积)方法而被以高的精度沉积。然后，具有填充在栅极开口 16g中的形状的栅极电极19隔着栅极绝缘层18形成在低电阻区域15g上。此时,钛(Ti)、钼(Pt)和金(Au)顺次地掩模沉积(mask-deposition)在栅极绝缘层18上，以由此通过图案加工形成栅极电极19。[图6B]接下来，如图6B所示，通过图案化蚀刻栅极绝缘层18和绝缘层16形成源极开口16s和漏极开口 16d，该源极开口 16s和该漏极开口 16d在夹置低电阻区域15g的位置处暴露上势垒层15的高电阻区域15b'。[图I]接下来，通过源极开口 16s和漏极开口 16d欧姆连接到上势垒层15的高电阻区域15b'的源极电极17s和漏极电极17d形成为如图I所示。此时，通过顺次地沉积并图案化金-锗(AuGe)、镍(Ni)和金(Au)而形成源极电极17s和漏极电极17d,进一步地,通过例如大约400摄氏度下的热处理形成金族合金，以完成半导体器件1-1。根据第一实施例的半导体器件1-1可以通过以上解释的上述制造方法形成。在上述方法中，通过从形成在绝缘层16中的栅极开口 16g进行P型杂质扩散而形成低电阻区域15g之后，栅极电极19隔着栅极绝缘层18形成以填充在栅极开口 16g中。因此，栅极电极
19隔着栅极绝缘层18自对准地形成在低电阻区域15g上方。因此，可以容易地获得根据第一实施例的半导体器件1-1。栅极开口 16g、低电阻区域15g、栅极绝缘层18和栅极电极19可以在形成漏极开口 16d/源极开口 16s以及源极电极17s/漏极电极17d之后形成。即使在这种情况下，栅极电极19也相对于低电阻区域15g自对 准地隔着栅极绝缘层18而形成，因此，可以容易地获得根据第一实施例的半导体器件1-1。<第一实施例的半导体器件的优点>以上所解释的半导体器件1-1在设置于不含杂质或含低浓度杂质的η型高电阻区域15b'中的P型低电阻区域15g上方隔着栅极绝缘层18设置有栅极电极19。因此，即使在正向电压(在这种情况中为正电压)施加到栅极电极19时，也可以防止栅极泄露电流在栅极电极19与源极电极17s/漏极电极17d之间流动。从而，与未设置栅极绝缘层18的现有技术结构的半导体器件(JPHEMT)相比，较高的正栅极电压Vg可以施加到栅极电极19。结果，可以使沟道层14中的导通电阻Ron降得更低，从而提高最大漏极电流idmax。也可以减小器件的尺寸并减小器件的寄生电容。半导体器件1-1在下势垒层13中设置有η型载流子供给区域13a且在上势垒层15中提供有η型载流子供给区域15a。随着电子从载流子供给区域13a和15a被供给到沟道层14,沟道层14中的片载流子密度(sheet carrier density)增加，并且沟道电阻减小。而且，根据以上，可以减小导通电阻Ron且可以提高最大漏极电流Idmax。此外，在负电压被施加到栅极电极19的截止操作期间，由所施加的负电压产生的电场全部施加到栅极绝缘层18。因此，包括低电阻区域15g的上势垒层15下方的由化合物半导体制成的各层中的耗尽层不发生改变。也就是，截止操作期间几乎看不到电容对栅极偏压的依赖，这改善了谐波失真特性(harmonic distortion characteristics)。在第一实施例中描述了半导体器件1-1为耗尽型的情况，然而，同样适用于增强型器件，且上述描述也更适用。〈〈2.第二实施例》(势垒层具有堆叠结构的示例)图7是示出根据第二实施例的半导体器件的相关部分的结构的截面图，图8是用于解释根据第二实施例的半导体器件的操作的能带图。以下，将参考附图以下述顺序进行描述根据应用本公开的第二实施例的半导体器件的结构，根据第二实施例的半导体器件的操作，根据第二实施例的半导体器件的制造方法以及根据第二实施例的半导体器件的优点。<第二实施例中半导体器件的结构>如图7所示，根据第二实施例的半导体器件1-2与参考图I所描述的第一实施例的半导体器件的不同之处在于上势垒层具有第一上势垒层15-1和第二上势垒层15-2的堆叠结构，而其他组件与第一实施例相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略了详细说明。下面将说明第一上势垒层15-1和第二上势垒层15-2的结构。[第一上势垒层15_1]第一上势垒层15-1设置为接触沟道层14的层，其可以以与第一实施例的上势垒层15相同的方式形成。也就是，第一上势垒层15-1通过采用与沟道层14具有良好晶格匹配的半导体材料而形成。此外，第一上势垒层15-1采用这样的化合物半导体形成，在与沟道层14的结中该化合物半导体在载流子行进侧的能带比形成沟道层14的化合物半导体材料远离沟道层中的本征费米能级Ef14。以上与第一实施例的上势垒层相同，并且在沟道层14由InGaAs混晶制成的情况下，作为示例，上述第一上势垒层15_1由Ala2Gaa8As混晶制成。第一上势垒层15-1也以与第一实施例的上势垒层相同的方式设置有载流子供给区域15a。作为示例，载流子 供给区域15a的膜厚为大约4nm，且在范围从距沟道层14大约2nm的位置到距表面大约2nm的膜厚度部分该载流子供给区域15a被设置为包括大约
I.6X IO1Vcm2的硅(Si)作为η型杂质。第一上势垒层15-1与第一实施例的上势垒层的不同之处在于整个区域可以形成为载流子供给区域15a且低电阻区域15g不形成在第一上势垒层15-1中。[第二上势垒层I5-2]第二上势垒层15-2是隔着第一上势垒层15-1布置在沟道层14上方的层，且与第一上势垒层15-1 —起形成上势垒层。低电阻区域15g设置在第二上势垒层15-2的表面层中。第二上势垒层15-2的特征在于由与第一上势垒层15-1晶格匹配且低电阻区域15g中包含的杂质在其中的扩散速度低的化合物半导体材料制成。第二上势垒层15-2的带隙并非必须与第一上势垒层15-1的带隙一致，且在不影响半导体器件1-2的特性的范围内该带隙不被特别地局限。当第一上势垒层15-1由AlGaAs混晶制成时，上述第二上势垒层15_2由例如GaAs制成。从而，作为低电阻区域15g中包含的P型杂质的锌(Zn)扩散进入第二上势垒层15-2的速度被抑制，因此，与锌(Zn)扩散进入形成第一上势垒层15-1的AlGaAs混晶的情况相t匕，低电阻区域15g可以以更高的准确度被形成。优选的是第二上势垒层15-2中不添加杂质或者第二上势垒层15-2中包含低浓度的η型杂质。[低电阻区域15g]低电阻区域15g具有与第一实施例相同的结构，第二实施例的特征在于如上所述，低电阻区域15g设置在第二上势垒层15-2的表面层中。[能带结构]图8是施加大约OV的栅极电压Vg的截止操作时具有上述结构的半导体器件1-2的能带的构成图。能带的构成图给出了下势垒层13和第一上势垒层15-1分别由Ala2Gaa8As混晶制成，第二上势垒层15-2由GaAs混晶制成而沟道层14由Ina2Gaa8As混晶制成的情况。如图8所示，如上所构造的半导体器件1-2也具有与第一实施例的半导体器件相同的结构，其中窄带隙的沟道层14被夹置在带隙比沟道层宽的下势垒层13和第一上势垒层15-1之间。因此，沟道层14将成为当从下势垒层13和第一上势垒层15-1的载流子供给区域13a和15a供给载流子时载流子在其中累积的二维电子气层。此外，在沟道层14和第一上势垒层15-1之间的异质结中，载流子行进侧的导带的不连续量Λ Ec足够高(在这种情况下为O. 31eV)。而且，半导体器件1-2被构造为使得第一上势垒层15-1中导带能量Ec的最小值与沟道层14中的导带能量Ec之间的差也足够高(在这种情况下为O. 20eV以上)。因此，与沟道层14中分布的电子数量相比，分布在第一上势垒层15-1中的电子数量减小为几乎消失地小。<第二实施例中半导体器件的操作>具有以上结构的半导体器件1-2以与根据第一实施例的半导体器件相同的方式工作。〈第二实施例中半导体器件的制造方法〉具有上述结构的半导体器件1-2的制造与根据第一实施例的半导体器件的制造工序的不同之处仅在于通过外延生长在沟道层14之上按照所描述的顺序顺次形成第一上势垒层15-1和第二上势垒层15-2的工艺。通过使P型杂质锌(Zn)扩散进入由例如GaAs混晶制成的第二上势垒层15-2而形成低电阻区域15g。 <第二实施例的半导体器件的优点>在P型低电阻区域15g设置在不含杂质或者含低浓度杂质的η型第二上势垒层15-2的结构中，以上描述的半导体器件1-2在低电阻区域15g上方隔着栅极绝缘层18设置有栅极电极19。因此，以与根据第一实施例的半导体器件相同的方式，在正向电压施加到栅极电极19时可以通过防止栅极泄露电流流动而提高最大漏极电流idmax，并且可以减小器件的尺寸，减小器件的寄生电容。此外，根据第二实施例的半导体器件1-2构造为使得形成有含P型杂质的低电阻区域15g的上势垒层具有第一上势垒层15-1和第二上势垒层15-2的堆叠结构。因此，可以选择相对于沟道层14具有大的带隙差的材料作为第一上势垒层15-1，选择P型杂质在其中的扩散速度慢的材料作为第二上势垒层15-2而不考虑带隙。这样，改善了 P型杂质相对于第二上势垒层15-2的扩散可控性，因此，可以获得P型杂质浓度的深度分布和P型杂质在横向方向的扩散以高的准确度被控制的低电阻区域15g。结果，可以以高的准确度减小栅极电极19和沟道层14之间的距离，且可以改善通过栅极电压降低导通电阻Ron的效果。而且，根据以上，可以预期最大漏极电流idmax增加，器件尺寸减小，器件的寄生电容减小。此外，因为低电阻区域15g的深度以高的准确度被控制，所以低电阻区域15g和沟道层14之间的距离可以以高的准确度被设定，这稳定了阈值电压、导通电阻Ron和最大漏极电流 idmaxο〈〈3.第三实施例》(势垒层全部形成为高电阻区域的示例)图9是示出根据第三实施例的半导体器件的相关部分的结构的截面图。以下，将参考

根据应用本公开的第三实施例的半导体器件的结构。<第三实施例中的半导体器件的结构>图9所示的根据第三实施例的半导体器件1-3与参考图I说明的第一实施例的半导体器件的不同之处在于下势垒层13-3和上势垒层15-3没有载流子供给区域且η型杂质包含在沟道层14'中。其它组件与第一实施例相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略对其的详细说明。[下势垒层13-3，上势垒层15-3]下势垒层13-3和上势垒层15-3通过采用与接触这些层的各层具有良好晶格匹配的相应的化合物半导体材料形成。这些化合物半导体材料包括这样的化合物半导体，在与沟道层14的结中该化合物半导体在载流子行进侧的能带比沟道层14中在载流子行进侧的能带远离沟道层中的本征费米能级。以上与其他实施例相同。下势垒层13-3和上势垒层15-3的特征在于它们不包括含η型杂质的载流子供给区域，且每个层构造成为在膜厚度方向上的整个区域为高电阻区域的单层结构。这里，下势垒层13-3形成为η型高电阻区域或者P型高电阻区域。另一方面，上势垒层15-3形成为η型高电阻区域。下势垒层13-3和上势垒层15-3优选具有I X IO1Vcm3以下的杂质浓度及I X10_2Qcm以上的电阻率。在上述结构中，P型低电阻区域15g提供在形成为η型高电阻区域的上势垒层15-3的表面层中。 [沟道层If ]沟道层14'由与下势垒层13-3和上势垒层15_3具有良好晶格匹配的化合物半导体材料制成。每种化合物半导体材料包括这样的化合物半导体，其中在与下势垒层13-3和上势垒层15-3的异质结中该化合物半导体在载流子行进侧的能带比形成下势垒层13-3和上势垒层15-3的相应的化合物半导体材料在载流子行进侧的能带接近沟道层中的本征费米能级。以上与其他实施例相同。沟道层14'的特征在于包含η型杂质以作为供给载流子(例如，在这种情况下为电子)的杂质。沟道层14'中包含的η型杂质的浓度根据半导体器件1-3中的最大漏极电流Idmax而适当地确定。在这种情况下，假定例如大约2. OX IO18/cm3的η型杂质被添加到沟道层14'。<第三实施例中的半导体器件的操作和制造方法>具有上述结构的半导体器件1-3以与根据第一实施例的半导体器件相同的方式工作。半导体器件1-3通过在根据第一实施例的半导体器件的制造工序中省略形成载流子供给区域的工艺而制造。<第三实施例的半导体器件的优点>以上说明的半导体器件1-3具有这样的结构，其中P型低电阻区域15g提供在形成为η型高电阻区域的上势垒层15-3的表面层中，且栅极电极19隔着栅极绝缘层18提供在低电阻区域15g上方。因此，以与根据第一实施例的半导体器件相同的方式，可以通过防止栅极泄露电流而提高最大漏极电流idmax，减小器件的尺寸并降低器件的寄生电容。此外，根据第三实施例的半导体器件1-3构造为使得沟道层14'包含η型杂质，下势垒层13-3和上势垒层15-3中的每个通过从每层省略载流子供给区域而具有单层高电阻区域的结构。因此，可以利用更简单的结构而获得与根据第一实施例的半导体器件相同的优点。因为即使当为了增加最大漏极电流idmax而增加沟道层14'的η型杂质的浓度时下势垒层13-3和上势垒层15-3的杂质浓度也是低的，所以电子在下势垒层13-3和上势垒层15-3中不累积且不在其中行进。因此，能够防止互导Gm由于以上因素而劣化。〈〈4.第四实施例》(势垒层中的载流子供给区域接触低电阻区域的示例)图10是示出根据第四实施例的半导体器件的相关部分的结构的截面图。以下，将参考

根据应用本公开的第四实施例的半导体器件的结构。
<第四实施例中半导体器件的结构>图10所示的根据第四实施例的半导体器件1-4与参考图I说明的第一实施例的半导体器件的不同之处在于提供在上势垒层15-4的表面层中的P型低电阻区域15g设置成接触载流子供给区域15a。其它组件与第一实施例相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略对其的详细说明。也就是说，提供在上势垒层15-4的表面层中的P型低电阻区域15g的深度与形成上势垒层15-4的顶层的高电阻区域15b'的膜厚相同。P型低电阻区域15g设置成接触含η型杂质的η型载流子供给区域15a。<第四实施例中的半导体器件的操作和制造方法>具有上述结构的半导体器件1-4以与根据第一实施例的半导体器件相同的方式工作。通过在根据第一实施例的半导体器件的制造工序中使形成上势垒层15-4的顶层的·高电阻区域15b'形成为具有与之后形成的P型低电阻区域15g的深度一致的膜厚而制造半导体器件1-4。<第四实施例的半导体器件的优点>以上说明的半导体器件1-4具有这样的结构，其中以与第一实施例相同的方式P型低电阻区域15g提供在不含杂质或者含低浓度杂质的η型高电阻区域15b'中，且栅极电极19隔着栅极绝缘层18提供在低电阻区域15g上方。因此，以与根据第一实施例的半导体器件相同的方式，可以通过防止栅极泄露电流而提高最大漏极电流idmax，减小器件的尺寸并降低器件的寄生电容。此外，因为根据第四实施例的半导体器件1-4特别地具有P型低电阻区域15g设置成接触载流子供给区域15a的结构，P型低电阻区域15g和沟道层14之间的距离被缩短。因此，可以提升栅极电压对沟道层14中电位的可控性，且可以提高最大漏极电流idmax，减小器件的尺寸并减小器件的寄生电容。此外，可以减小低电阻区域15g到沟道层14的距离，因此阈电压值可以设定为相对较高的值。此外，在载流子供给区域15a的杂质浓度与p型低电阻区域15g相比相对较高的条件下，扩散进入载流子供给区域15a的锌(p型杂质)被载流子供给区域15a中的杂质抵消。因此，通过扩散诸如锌(Zn)的P型杂质形成的P型低电阻区域15g的深度可以等于顶层的η型高电阻区域15b'的膜厚。因此，利用载流子供给区域15a上的高电阻区域15b'的膜厚可以以高的精确度控制P型低电阻区域15g的深度，从而可以精确地形成薄的低电阻区域15g。而且根据这些，可以缩短P型低电阻区域15g和沟道层14之间的距离并增加栅极电压对沟道层14中电位的可控性。在第四实施例中，已经说明了在第一实施例中参考图I说明的结构中P型低电阻区域15g设置成接触载流子供给区域15a的结构。然而，第四实施例并不局限于应用于第一实施例，而是可以与第二实施例进行组合。在这种情况下，在参考图7的第二实施例的结构中，提供在第二上势垒层15-2的表面层中的P型低电阻区域15g设置成接触第一上势垒层15-1中的载流子供给区域15a。而且，根据该结构，可以以高精度来控制P型低电阻区域15g沿横向方向在第二上势垒层15-2中的扩展。〈〈5.第五实施例》(势垒层中载流子供给区域和低电阻区域之间的区域形成为低电阻区域的示例)
图11是根据第五实施例的半导体器件的相关部分的结构的截面图。以下，将参考

根据应用了本公开的第五实施例的半导体器件的结构。<第五实施例中半导体器件的结构>图11所示的根据第五实施例的半导体器件1-5与参考图I说明的第一实施例的半导体器件的不同之处在于上势垒层15-5的顶层形成为低电阻区域15b〃而不是高电阻区域。其它组件与第一实施例相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略对其的详细说明。也就是说，提供在上势垒层15-5的表面层中的低电阻区域15b〃形成为含η型杂质且具有低电阻，而且P型低电阻区域15g提供在表面层中。<第五实施例中的半导体器件的操作和制造方法>
具有上述结构的半导体器件1-5以与根据第一实施例的半导体器件相同的方式工作。在根据第一实施例的半导体器件的制造工序中通过利用外延生长形成含η型杂质的低电阻区域15b〃作为上势垒层15-5的顶层而制造半导体器件1-5。<第五实施例的半导体器件的优点>以上说明的半导体器件1-5具有这样的结构，其中P型低电阻区域15g提供在形成上势垒层15-5的顶层的η型低电阻区域15b〃中，且栅极电极19隔着绝缘层18提供在低电阻区域15g上方。因此，以与根据第一实施例的半导体器件相同的方式，可以通过防止栅极泄露电流而提高最大漏极电流idmax，减小器件的尺寸并降低器件的寄生电容。此外，因为根据第五实施例的半导体器件1-5特别地具有P型低电阻区域15g提供在η型低电阻区域15b"中的结构，所以沟道层14中的片载流子密度可以增加并可以减小沟道电阻和存取电阻(access resistance)。结果,可以预期减小导通电阻Ron并增加最大漏极电流Idmax。在第五实施例中，已经说明了在第一实施例中参考图I说明的结构中围绕P型低电阻区域15g的高电阻区域变成η型低电阻区域15b"的结构。然而，第五实施例并不局限于应用于第一实施例，而是可以与第二到第四实施例进行组合。在这种情况下，围绕P型低电阻区域15g的区域在第二到第四实施例中形成为导电类型相反(η型)的低电阻区域。因此，可以与第二到第四实施例的优点一起获得与第五实施例相同的优点。〈〈6.第六实施例》(盖层提供在势垒层和源极电极/漏极电极之间的示例)图12是示出根据第六实施例的半导体器件的相关部分的结构的截面图。以下，将参考

根据应用本公开的第六实施例的半导体器件的结构。<第六实施例中半导体器件的结构>图12所示的根据第六实施例的半导体器件1-6与参考图I说明的第一实施例的半导体器件的不同之处在于盖层21提供在上势垒层15和源极电极17s/漏极电极17d之间。盖层21设置成包含与低电阻区域15g的导电类型相反的杂质的层。其它组件与第一实施例相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略对其的详细说明。盖层21提供在上势垒层15和源极电极17s/漏极电极17d之间，并且作为包含与低电阻区域15g的导电类型相反的杂质(在这种情况下，为η型杂质)的层。盖层21可以通过采用与上势垒层15具有晶格匹配的化合物半导体材料形成，且该材料的带隙并非必须与上势垒层15的带隙一致。因为当这些带隙彼此之间极端不同时在结处产生电位势垒，所以存在欧姆结中的电阻增加的危险。因此，在不影响半导体器件1-6的特性的范围内容许盖层21的带隙与作为基层的上势垒层15的带隙相对应。当上势垒层15由AlGaAs混晶制成时，上述盖层21由例如含η型杂质的GaAs制成。<第六实施例中半导体器件的操作和制造方法>具有上述结构的半导体器件1-6以与根据第一实施例的半导体器件相同的方式工作。在根据第一实施例的半导体器件的制造工序中通过在沉积上势垒层15之后利用外 延生长形成将成为盖层21的η型GaAs层而制造半导体器件1-6。接下来，通过离子注入硼而具有高电阻的去活化区域形成为元件隔离区域，之后，η型GaAs层被图案蚀刻以形成盖层21，然后绝缘层16被沉积并进行后续工艺。<第六实施例的半导体器件的优点>以上说明的半导体器件1-6具有这样的结构，其中以与根据第一实施例的半导体器件相同的方式P型低电阻区域15g提供在不含杂质或者含低浓度杂质的η型高电阻区域15b'中，且栅极电极19隔着栅极绝缘层18提供在低电阻区域15g上方。因此，以与根据第一实施例的半导体器件相同的方式，可以通过防止栅极泄露电流而提高最大漏极电流Idmax,减小器件的尺寸并降低器件的寄生电容。此外，根据第六实施例的半导体器件1-6特别地具有由化合物半导体制成的盖层21提供在上势垒层15和源极电极17s/漏极电极17d之间的结构。因此，可以增加盖层21正下方的沟道层14中的片载流子密度且可以减小沟道电阻和存取电阻。结果，可以预期减小导通电阻Ron并增加最大漏极电流Idmax。在第六实施例中，已经说明了在第一实施例中参考图I说明的结构中盖层21提供在上势垒层15和源极电极17s/漏极电极17d之间以作为含有与低电阻区域15g的导电类型相反的杂质的层的结构。然而，第六实施例并不局限于应用于第一实施例，而是可以与第二到第五实施例进行组合。在这种情况下，盖层21提供在第二到第五实施例中的上势垒层(或者第二上势垒层)和源极电极17s/漏极电极17d之间以作为含有导电类型与P型低电阻区域15g相反的η型杂质的层。因此，可以与第二到第五实施例的优点一起获得与第六实施例相同的优点。〈〈7.第七实施例》(势垒层的整个表面被栅极绝缘层覆盖的示例)图13是示出根据第七实施例的半导体器件的相关部分的结构的截面图。以下，将参考

根据应用本公开的第七实施例的半导体器件的结构。<第七实施例中半导体器件的结构>图13所示的根据第七实施例的半导体器件1-7与参考图I说明的第一实施例的半导体器件的不同之处在于上势垒层15的整个表面被栅极绝缘层18覆盖且栅极绝缘层18下方的绝缘层16被去除。其它组件与第一实施例相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略对其的详细说明。也就是说，上势垒层15的整个表面被栅极绝缘层18覆盖。在栅极绝缘层18中，到达上势垒层15的高电阻区域15b'的源极开口 18s/漏极开口 18d设置在夹置上势垒层15中设置的低电阻区域15g的位置处且设置在不与低电阻区域15g交叠的位置处。通过源极开口 18s和漏极开口 18d连接到高电阻区域15b'的源极电极17s和漏极电极17d设置在上势垒层15的上方。<第七实施例中半导体器件的操作>具有上述结构的半导体器件1-7以与根据第一实施例的半导体器件相同的方式工作。〈第七实施例中半导体器件的制造方法〉接下来，将参考图14A、图14B、图15A和图15B的截面工艺图解释具有上述结构的半导体器件1-7的制造方法的示例。[图14A] 首先，如图14A所示，缓冲层12、下势垒层13、沟道层14和上势垒层15通过外延生长依次形成在基板11上，然后这里未示出的元件隔离区域以与第一实施例中参考图5A说明的工序相同的工序而形成。然后，由GaAs制成的盖层23通过外延生长形成在作为上势垒层15的顶层的高电阻区域15b'上。[图14B]接下来，如图14B所示，绝缘层25形成在盖层23之上，且绝缘层25被图案化蚀刻，以由此在绝缘层25中形成暴露盖层23的表面的栅极开口 25g。[图15A]接下来，如图15A所示，通过从盖层23的在栅极开口 25g底部处暴露的表面层注入P型杂质而在从盖层23到上势垒层15的高电阻区域15b'的表面层的部分中形成低电阻区域15g。在这种情况下，仅在不到达载流子供给区域15a的位置处，也就是，仅在高电阻区域15b'中的表面层，通过扩散作为P型杂质的锌(Zn)而形成低电阻区域15g。例如通过在大约600摄氏度的温度下采用锌化合物气体的气相扩散而进行锌(Zn)的扩散。[图15B]然后，如图15B所示，通过蚀刻去除绝缘层25和盖层23，以在表面层上留下形成上势垒层15的顶层的高电阻区域15b'和P型杂质注入其中的低电阻区域15g。在上述工艺之后，栅极绝缘层18沉积在如图13所示形成有低电阻区域15g的上势垒层15之上。接下来，在栅极绝缘层18中源极开口 18s和漏极开口 18d形成在夹置低电阻区域15g的位置处，且形成通过源极开口 18s/漏极开口 18d连接到高电阻区域15b'的源极电极17s/漏极电极17d。然后，在低电阻区域15g上方且在与低电阻区域15g交叠的位置处，栅极电极19形成在栅极绝缘层18上，以完成半导体器件1-7。<第七实施例的半导体器件的优点>以上说明的半导体器件1-7具有这样的结构，其中以与根据第一实施例的半导体器件相同的方式，P型低电阻区域15g提供在不含杂质或者含低浓度杂质的η型高电阻区域15b'中，且栅极电极19隔着栅极绝缘层18提供在低电阻区域15g上方。因此，以与根据第一实施例的半导体器件相同的方式，可以通过防止栅极泄露电流而提高最大漏极电流Idmax,减小器件的尺寸并降低器件的寄生电容。具体地，在第七实施例的制造方法中，如参考图15A所描述的，当低电阻区域15g形成在上势垒层15中时，作为P型杂质的锌(Zn)经由盖层23扩散进入上势垒层15中的高电阻区域15b'。因此，P型杂质在高电阻区域15b'中的扩散深度会较小，因此，可以容易地将通过使P型杂质扩散进入高电阻区域15b'而形成低电阻区域15g形成为浅浅的。也就是说，在不经由盖层23对高电阻区域15b进行直接扩散而形成低电阻区域15g的方法中，难以形成50nm或更小的杂质区域，然而，通过采用上述方法可以形成具有极浅深度的低电阻区域15g。在第七实施例中，已经说明了在第一实施例中描述的结构中上势垒层15的整个表面覆盖有栅极绝缘层18且栅极绝缘层18下方的绝缘层16被去除的结构。然而，第七实施例可以将上势垒层15的整个表面覆盖有栅极绝缘层18且栅极绝缘层18下方的绝缘层16被去除的结构应用于第二到第六实施例中说明的结构中。此外，第七实施例中描述的制造方法也可以应用于具有除栅极绝缘层18之外还设置有绝缘层16的结构的半导体器件的制造。在这种情况下，在如参考图15A所描述的形成低电阻区域15g且去除盖层23之后，绝缘膜16如参考图5B所描述的被形成，然后，形成栅极绝缘层18，由此获得相同的优点。 在第七实施例中描述的方法中，如图15B所描述，绝缘层25和盖层23在低电阻区域15g形成后被去除。然而，绝缘层25和盖层23被容许原样保留且栅极绝缘层18形成在其上，由此获得参考图12描述的第六实施例的半导体器件1-6且获得相同的优点。 8.第八实施例》(低电阻区域被栅极电极覆盖的示例)图16是示出根据第八实施例的半导体器件的相关部分的结构的截面图。以下，将参考

根据应用本公开的第八实施例的半导体器件的结构。<第八实施例中的半导体器件的结构>图16所示的根据第八实施例的半导体器件1-8与参考图I说明的第一实施例的半导体器件的不同之处在于上势垒层15的整个表面被栅极绝缘层18覆盖且栅极绝缘层18下方的绝缘层16被去除，而且不同之处还在于栅极电极19'的栅极长度Lg。其它组件与第一实施例相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略对其的详细说明。上势垒层15的表面覆盖有栅极绝缘层18。在栅极绝缘层18中，到达上势垒层15的高电阻区域15b'的源极开口 18s/漏极开口 18d设置在夹置上势垒层15中设置的低电阻区域15g的位置处且设置在不与低电阻区域15g交叠的位置处。通过源极开口 18s/漏极开口 18d连接到高电阻区域15b'的源极电极17s和漏极电极17d设置在上势垒层15上方。该结构与已经参考图13描述的第七实施例相同。栅极电极19'的特征在于该栅极电极19'具有完全覆盖低电阻区域15g的上部的形状。在栅极电极19'中，在源极电极17s和漏极电极17d之间的方向上的长度，S卩，栅极长度Lg设定成大于低电阻区域15g的长度L。这里，栅极电极19'的栅极长度Lg具体地是指仅隔着栅极绝缘层18布置在上势垒层15上方的部分的长度，这是有效的栅极长度。<第八实施例中的半导体器件的操作>具有上述结构的半导体器件1-8以与根据第一实施例的半导体器件相同的方式工作。<第八实施例中半导体器件的制造方法>
接下来，具有上述结构的半导体器件1-8的制造方法与第七实施例中参考图14A、图14B、图15A和15B的截面工艺图所描述的工序相同，二者的不同工序仅在于栅极电极19'的形状(栅极长度Lg)。<第八实施例的半导体器件的优点>以上说明的半导体器件1-8具有这样的结构，其中以与根据第一实施例的半导体器件相同的方式，P型低电阻区域15g提供在不含杂质或者含低浓度杂质的η型高电阻区域15b'中，且栅极电极19'隔着栅极绝缘层18提供在低电阻区域15g上方。因此，以与根据第一实施例的半导体器件相同的方式，可以通过防止栅极泄露电流而提高最大漏极电流I dmax,减小器件的尺寸并降低器件的寄生电容。此外，根据第八实施例的半导体器件1-8特别地包括栅极电极19'完全覆盖低电阻区域15g的上部的形状。因此，当栅极电压(正电压)施加到栅极电极19'时，可以容易 地实现P型低电阻区域15g的完全耗尽。也就是说，可以防止在沟道层14中在栅极端部处产生载流子耗尽区域并抑制导通操作时寄生电容的增加。结果，可以预期减小导通电阻Ron并增加最大漏极电流Idmax。根据第八实施例的半导体器件的结构可以与如第一到第五实施例中所描述的除栅极绝缘层18外还设置有绝缘层16的半导体器件组合。作为在这种情况下的制造方法，在形成低电阻区域15g且去除盖层23后绝缘层16以与参考图5B描述的相同方式形成，然后，当在绝缘层16中形成栅极开口 16g时，栅极开口 16g形成为具有超过低电阻区域15g的长度L的开口长度，然后，形成栅极绝缘层18，并形成源极电极17s/漏极电极17d和栅极电极W。 9.第九实施例>>(低电阻区域堆叠在势垒层上的示例)图17是示出根据第九实施例的半导体器件的相关部分的结构的截面图。以下，将参考

根据应用本公开的第九实施例的半导体器件的结构。<第九实施例中半导体器件的结构>图17所示的根据第九实施例的半导体器件1-9与参考图I说明的第一实施例的半导体器件的不同之处在于上势垒层具有第一势垒层15-1和第二势垒层15-2'的堆叠结构。半导体器件1-9的不同之处还在于堆叠结构的上势垒层的整个表面覆盖有栅极绝缘层18且栅极绝缘层18下方的绝缘层16被去除。其它组件与第一实施例相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略对其的详细说明。第一上势垒层15-1设置成接触沟道层14的层，其以与第一实施例的上势垒层15相同的方式被构造。然而，第一上势垒层15-1与第一实施例的上势垒层的不同之处在于第一上势垒层15-1的整个区域可以形成为载流子供给区域15a且不设置低电阻区域。具体地，第二上势垒层15-2'是通过图案化而隔着第一上势垒层15-1在沟道层14上方形成的层，且与第一上势垒层15-1—起形成上势垒层。第二上势垒层15-2'的整个区域形成为含P型杂质的低电阻区域15g'。上述第二上势垒层15-2'通过采用与第一上势垒层15-1具有晶格匹配的化合物半导体材料形成，且该材料的带隙并非必须与第一上势垒层15-1的带隙一致。
上述第二上势垒层15-2'以与第一上势垒层15-1相同的方式由例如AlGaAs混晶制成，且包含铍(Be)、碳(C)、镁(Mg)和锌(Zn)中的至少一种作为P型杂质。第二上势垒层15-2'和第一上势垒层15-1上的整个表面覆盖有栅极绝缘层18。到达第一上势垒层15-1的源极开口 18s/漏极开口 18d设置在夹置形成低电阻区域的第二上势垒层15-2'的位置处。通过源极开口 18s/漏极开口 18d连接到第一上势垒层15-1的高电阻区域15b'的源极电极17s/漏极电极17d设置在第一上势垒层15-1之上。在隔着栅极绝缘层18覆盖第二上势垒层15-2'的上部和侧面的状态下，栅极电极19'形成为大于作为低电阻区域(15g')的第二上势垒层15-2'的长度。栅极电极19'可以设置成仅堆叠在作为低电阻区域15g'的第二上势垒层15-2'的上部。<第九实施例中的半导体器件的操作>具有上述结构的半导体器件1-9以与根据第一实施例的半导体器件相同的方式 工作。<第九实施例中的半导体器件的制造方法>接下来，将基于图18A和18B的截面工艺图描述具有上述结构的半导体器件1_9的制造方法的示例。[图18A]首先，如图18A所示，缓冲层12、下势垒层13、沟道层14和第一上势垒层15_1通过外延生长依次形成在基板11上。到目前为止的工艺以与参考图5A在第一实施例中描述的相同工序进行。接下来，例如，添加有铍(Be)、碳(C)、镁(Mg)和锌(Zn)中的至少一种作为P型杂质的AlGaAs (Ala2Gaa8As混晶)层通过外延技术而生长，以由此在第一上势鱼层15-1之上形成第二上势垒层15-2'。接下来，通过离子注入诸如硼而具有高电阻的去活化区域形成为这里未示出的元件隔离区域。[图18B]接下来，如图18B所示，通过在第二上势垒层15-2'上将光刻方法应用到将成为P型低电阻区域的预定区域而形成抗蚀剂图案27。接下来，通过采用光致抗蚀剂图案27作为掩模的各向异性蚀刻，第二上势垒层15-2'被图案化为P型低电阻区域15g'。完成图案化之后，抗蚀剂图案27被去除。接下来，如图17所示，由氧化铝制成的栅极绝缘层18形成在第一上势垒层15-1上，以覆盖要作为低电阻区域15g'的第二上势垒层15-2'。接下来，通过图案化栅极电极19'隔着栅极绝缘层18形成在第二上势垒层15-2'上方，且源极开口 18s/漏极开口 18d形成在绝缘层18中，然后，形成源极电极17s/漏极电极17d，从而完成半导体器件1-9。<第九实施例的半导体器件的优点>以上说明的半导体器件1-9具有这样的结构，其中作为P型低电阻区域15g'的第二上势垒层15-2'设置在不含杂质或者含低浓度杂质的η型高电阻区域15b'上方，且栅极电极19'隔着栅极绝缘层18提供在第二上势垒层15-2'上方。因此，以与根据第一实施例的半导体器件相同的方式，可以通过防止栅极泄露电流而提高最大漏极电流Idmax，减小器件的尺寸并降低器件的寄生电容。此外，根据第九实施例的半导体器件1-9特别地采用通过外延生长形成且图案化为P型低电阻区域15g'的第二上势垒层15-2'。因此，可以以高精度控制低电阻区域15g'的厚度。结果，与具有通过扩散杂质形成的低电阻区域的结构相比，可以稳定阈电压值、导通电阻Ron和最大漏极电流Idmax。根据第九实施例的半导体器件的结构可以与具有如第一到第五实施例中所描述的除栅极绝缘层18外还设置有绝缘层16的结构的半导体器件组合。作为这种情况下的制造方法，在如图18B所示通过图案化形成由第二上势垒层15-2'制成的低电阻区域15g'后，以与参考图5B描述的相同方式形成绝缘层16且在该绝缘层16中形成栅极开口 16g。然后形成栅极绝缘层18，然后形成源极电极17s/漏极电极17d和栅极电极W。 10.第十实施例>>(源极区域/漏极区域与低电阻区域导电类型相反的示例)
图19是示出根据第十实施例的半导体器件的相关部分的结构的截面图。以下，将参考

根据应用本公开的第十实施例的半导体器件的结构。<第十实施例中的半导体器件的结构>图19所示的根据第十实施例的半导体器件1-10与参考图I说明的第一实施例的半导体器件的不同之处在于上势垒层具有第一上势垒层15-1和第二势垒层15-2〃的堆叠结构。半导体器件1-10的不同之处还在于n型源极区域15s/漏极区域15d设置在第一上势垒层15-1和第二上势垒层15-2〃中，堆叠结构的上势垒层的整个表面覆盖有栅极绝缘层18且栅极绝缘层18下方的绝缘层16被去除。其它组件都相同。因此，相同的附图标记和符号指示与第一实施例相同的组件，且在本实施例中省略对其的详细说明。第一上势垒层15-1是接触沟道层14的层，且其以与第一实施例的上势垒层15相同的方式形成。然而，第一上势垒层15-1的整个区域可以形成为载流子供给区域15a而不设置低电阻区域，这与根据第一实施例的上势垒层不同。具体地，第二上势垒层15-2〃是隔着第一上势垒层15-1而在沟道层14上方形成的层，且与第一上势垒层15-1 —起形成上势垒层。第二上势垒层15-2〃构造为使得栅极电极19下方的部分形成为含P型杂质的低电阻区域15g"。具有上述结构的第二上势垒层15-2〃采用与第一上势垒层15-1具有晶格匹配的化合物半导体材料形成，但该材料的带隙并非必须与第一上势垒层15-1的带隙一致。上述第二上势垒层15-2〃例如以与第一上势垒层15-1相同的方式由AlGaAs混晶制成。具体地，形成低电阻区域15g〃的部分包含铍(Be)、碳(C)、镁(Mg)和锌(Zn)中的至少一种作为P型杂质在第一上势垒层15-1和第二上势垒层15-2〃中，作为含η型杂质的低电阻区域的源极区域15s/漏极区域15d设置在夹置栅极电极19的位置处，即，设置在夹置P型低电阻区域15g〃的位置处。源极区域15s/漏极区域15d到达设置在第一上势垒层15-1中的η型载流子供给区域15a。第二上势垒层15-2〃的整个表面覆盖有栅极绝缘层18。对栅极绝缘层18提供源极开口 18s/漏极开口 18d，该源极开口 18s/漏极开口 18d到达配置成夹置低电阻区域15g〃的源极区域15s/漏极区域15d。通过源极开口 18s/漏极开口 18d连接到源极区域15s/漏极区域15d的源极电极17s和漏极电极17d设置在第二上势垒层15-2〃上方。栅极电极19隔着栅极绝缘层18提供在第二上势垒层15-2〃中的低电阻区域15g〃上方。
<第十实施例中的半导体器件的操作>具有上述结构的半导体器件1-10以与根据第一实施例的半导体器件相同的方式工作。<第十实施例中的半导体器件的制造方法>接下来，将基于图20A和20B的截面工艺图描述具有上述结构的半导体器件1_10的制造方法的示例。[图20A]首先，如图20A所示，缓冲层12、下势垒层13、沟道层14和第一上势垒层15_1通过外延生长依次形成在基板11上。到目前为止的工艺以与参考图5A在第一实施例中描述 的工序相同的工序进行。接下来，例如，添加有铍(Be)、碳(C)、镁(Mg)和锌(Zn)中的至少一种作为P型杂质的AlGaAs (Ala2Gaa8As混晶)层通过外延技术而生长，以由此在第一上势垒层15-1之上形成第二上势垒层15-2"。接下来，通过离子注入诸如硼而具有高电阻的去活化区域形成为这里未示出的元件隔离区域。[图20B]接下来，如图20B所示，通过在第二上势垒层15-2〃上将光刻方法应用到将成为P型低电阻区域15g〃的预定区域上而形成抗蚀剂图案29。接下来，通过采用抗蚀剂图案29作为掩模的杂质扩散，η型杂质注入到P型第二上势垒层15-2〃以及第一上势垒层15-1的在第二上势垒层15-2〃下方的高电阻区域15b'中。从而，到达η型载流子供给区域15a的η型源极区域15s/漏极区域15d形成在P型低电阻区域15g"的两侧。杂质扩散通过例如离子注入而实施。扩散杂质之后，抗蚀剂图案29被去除。接下来，如图19所示，由氧化铝制成的栅极绝缘层18形成在第二上势垒层15-2〃上，在该第二上势垒层15-2〃中形成有P型低电阻区域15g〃和η型源极区域15s/漏极区域15d。接下来，通过图案化隔着栅极绝缘层18而在P型低电阻区域15g"上方形成栅极电极
19。到达η型源极区域15s/漏极区域15d的源极开口 18s/漏极开口 18d形成在栅极绝缘层18中。然后，形成通过源极开口 18s/漏极开口 18d连接到源极区域15s/漏极区域15d的源极电极17s/漏极电极17d，以完成半导体器件1-10。<第十实施例的半导体器件的优点>以上说明的半导体器件1-10具有这样的结构，其中隔着栅极绝缘层18栅极电极19设置在夹置在η型源极区域15s和漏极区域15d之间的p型低电阻区域15g〃之上。因此，以与根据第一实施例的半导体器件相同的方式，可以通过防止栅极泄露电流而提高最大漏极电流Idmax，减小器件的尺寸并降低器件的寄生电容。此外，根据第十实施例的半导体器件1-10特别地设置有夹置P型低电阻区域15g〃的η型源极区域15s/漏极区域15d，由此增加了 η型源极区域15s/漏极区域15d正下方的沟道层14中的片载流子密度并且降低了沟道电阻和存取电阻。也就是说，可以减小导通电阻Ron并可以增加最大漏极电流Idmax。此外，通过外延生长形成的第二上势垒层15-2〃用作P型低电阻区域15g〃。因此，可以以高精度控制低电阻区域15g"的厚度。结果，与具有通过杂质扩散形成的低电阻区域的结构相比，可以稳定阈电压值、导通电阻Ron和最大漏极电流Idmax。根据第十实施例的半导体器件的结构可以与具有如第一到第五实施例中所描述的除栅极绝缘层18外还设置有绝缘层16的结构的半导体器件组合。作为这种情况下的制造方法，在如图20B所示形成源极区域15s和漏极区域15d且去除抗蚀剂图案29之后，以与通过采用图5B描述的相同方式形成绝缘层16且于该绝缘层16中形成栅极开口 16g。然后形成栅极绝缘层18，然后形成源极电极17s/漏极电极17d和栅极电极19。〈〈11.修改示例》在上述描述的第一到第十实施例中，采用化合物半导体形成在基板11上方的各层与相应的各层具有晶格匹配。然而，本公开并不局限于上述结构，作为采用化合物半导体形成在基板11上方的各层，可以采用通过赝晶技术(pseudomorphic technology)生长的化合物半导体层或者通过异变技术(metamorphic technology)生长的具有不同晶格常数的化合物半导体层。补充 例如，采用异变技术的构造示例如下所示基板11和缓冲层12. · · GaAs下势鱼层...InAlAs(Ina52Ala48As)沟道层...InGaAs(Ina53Gaa47As)上势垒层(或者第一上势垒层)...InAlAs(In。. 52A10.48As ) 12.应用示例>>(无线通信装置)各实施例中描述的半导体器件用于例如移动通信系统等中的无线通信装置，特别地用于该装置所用的天线开关。对于通信频率高于UHF (超高频)的无线通信装置，其优点特别有效。也就是说，第一到第十实施例中描述的具有高的最大漏极电流Idmax和优良的谐波失真特性的半导体器件用于无线通信装置的天线开关，由此可以减小无线通信装置的尺寸并降低功耗。尤其在便携式通信终端中，由于通过减小器件的尺寸及降低功耗而带来的操作时间的延长可以改善便携性。本公开可以采用以下构造。(I)半导体器件包括沟道层，由化合物半导体制成；势垒层，设置在沟道层上方且由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级；低电阻区域，设置在势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；源极电极和漏极电极，在夹置低电阻区域的位置处连接到势垒层；栅极绝缘层，设置在低电阻区域上；以及栅极电极，隔着栅极绝缘层设置在低电阻区域上方。(2)上述(I)中描述的半导体器件，其中势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触沟道层，包含在低电阻区域中的杂质在该第二势垒层中的扩散速度比在该第一势垒层中慢，并且低电阻区域设置在第二势垒层中。( 3 )上述(I)或者(2 )描述的半导体器件，其中另一势垒层设置在沟道层被夹置在上述势垒层和该另一势垒层之间的位置处，该另一势垒层由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载 流子行进侧的能带远离沟道层中的本征费米能级。(4)上述(I)到(3)中的任一个描述的半导体器件，其中包含导电类型与低电阻区域相反的杂质的层设置在势垒层和源极电极/漏极电极之间。(5)上述(I)到(4)中的任一个描述的半导体器件，其中势垒层具有接触沟道层的第一势垒层和通过图案化形成在第一势垒层上的第二势垒层的堆叠结构。( 6 )上述(I)到(5 )中的任一个描述的半导体器件，其中栅极电极具有完全覆盖低电阻区域的上部的形状。(7)上述(I)到(6)中的任一个描述的半导体器件，其中通过向栅极电极施加负电压，沟道层内的电子耗尽，并且通过向栅极电极施加正电压，在低电阻区域中发生耗尽。(8)上述(I)到(7)中的任一个描述的半导体器件，其中栅极绝缘层采用氧化物或者氮化物形成。(9)上述(I)到(8)中的任一个描述的半导体器件，其中沟道层由作为III-V族化合物半导体的InGaAs混晶制成，并且势垒层由作为III-V族化合物半导体的AlGaAs混晶制成。(10)上述(I)到(9)中的任一个描述的半导体器件，其中低电阻区域含铍、碳、镁和锌中的至少一种作为杂质。(11)上述(I)到(8)中的任一个描述的半导体器件，其中沟道层由作为III-V族化合物半导体的InGaAs混晶制成，并且势垒层由作为III-V族化合物半导体的In (AlGa) AsP混晶制成。(12)上述(I)到(11)中的任一个描述的半导体器件，其中沟道层设置在由GaAs制成的基板上。(13)上述(12)中描述的半导体器件，其中由晶格常数不同于GaAs且异变生长在基板上的化合物半导体形成沟道层。(14)上述(I)到(11)中的任一个描述的半导体器件，其中沟道层设置在由InP制成的基板上。( 15)半导体器件的制造方法包括在由化合物半导体制成的沟道层上方形成势垒层，该势垒层由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级，且该势垒层在表面层中包括含杂质的低电阻区域；在势垒层上且在夹置低电阻区域的相应位置处形成源极电极和漏极电极；
在低电阻区域上形成栅极绝缘层；以及隔着栅极绝缘层而在低电阻区域上方形成栅极电极。(16)上述(15)中描述的半导体器件的制造方法，其中在形成栅极绝缘层时，通过采用原子层沉积方法来沉积栅极绝缘层。(17)上述(15)或者(16)中描述的半导体器件的制造方法，其中在形成势垒层时，在沉积由化合物半导体制成的势垒层之后，通过使杂质扩散进入势垒层的表面层而形成低电阻区域。(18)上述(17)中描述的半导体器件的制造方法， 其中锌作为杂质被扩散。(19)上述(15)或者(16)中描述的半导体器件的制造方法，其中在形成势垒层时，在形成第一势垒层之后形成第二势垒层，然后通过对第二势垒层扩散上述杂质而形成低电阻区域，该第一势垒层由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级，该第二势垒层由上述杂质在其中的扩散速度比在第一势垒层中的扩散速度慢的化合物半导体制成。(20)上述(15)或者(16)中描述的半导体器件的制造方法，其中在形成势垒层时，在于所述沟道层上形成第一势垒层之后，通过外延生长而在第一势垒层上形成被添加杂质的第二势垒层，第二势垒层用作低电阻区域。本公开包含分别于2011年7月28日和2012年6月I日提交到日本专利局的日本优先权专利申请JP 2011-165873和JP 2012-126040中所公开的相关的主题，二者的全部内容通过引用结合于此。本领域的技术人员应当理解的是，在所附权利要求或其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。
权利要求
1.一种半导体器件，包括 沟道层，由化合物半导体制成； 势垒层，设置在所述沟道层上方且由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级； 低电阻区域，设置在所述势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻； 源极电极和漏极电极，在夹置所述低电阻区域的位置处连接到所述势垒层； 栅极绝缘层，设置在所述低电阻区域上；以及 栅极电极，隔着所述栅极绝缘层设置在所述低电阻区域上方。
2.如权利要求I所述的半导体器件， 其中所述势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触所述沟道层，包含在所述低电阻区域中的杂质在该第二势垒层中的扩散速度比在该第一势垒层中慢，并且 所述低电阻区域设置在所述第二势垒层中。
3.如权利要求I所述的半导体器件， 其中另一势垒层设置在所述沟道层被夹置在所述势垒层和该另一势垒层之间的位置处，该另一势垒层由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级。
4.如权利要求I所述的半导体器件， 其中包含导电类型与所述低电阻区域相反的杂质的层设置在所述势垒层和所述源极电极/漏极电极之间。
5.如权利要求I所述的半导体器件， 其中所述势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触所述沟道层，该第二势垒层通过图案化形成在所述第一势垒层上。
6.如权利要求I所述的半导体器件， 其中所述栅极电极具有完全覆盖所述低电阻区域的上部的形状。
7.如权利要求I所述的半导体器件， 其中通过向所述栅极电极施加负电压，所述沟道层内的电子耗尽，并且 通过向所述栅极电极施加正电压，在所述低电阻区域中发生耗尽。
8.如权利要求I所述的半导体器件， 其中采用氧化物或者氮化物形成所述栅极绝缘层。
9.如权利要求I所述的半导体器件， 其中所述沟道层由作为III-V族化合物半导体的InGaAs混晶制成，并且所述势垒层由作为III-V族化合物半导体的AlGaAs混晶制成。
10.如权利要求I所述的半导体器件， 其中所述低电阻区域包含铍、碳、镁和锌中的至少一种作为杂质。
11.如权利要求I所述的半导体器件，其中所述沟道层由作为III-V族化合物半导体的InGaAs混晶制成，并且所述势垒层由作为III-V族化合物半导体的In(AlGa)AsP混晶制成。
12.如权利要求I所述的半导体器件， 其中所述沟道层设置在由GaAs制成的基板上。
13.如权利要求12所述的半导体器件， 其中由晶格常数不同于GaAs且异变生长在所述基板上的化合物半导体形成所述沟道层。
14.如权利要求I所述的半导体器件， 其中所述沟道层设置在由InP制成的基板上。
15.一种半导体器件的制造方法，包括 在由化合物半导体制成的沟道层上方形成势垒层，该势垒层由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级，且该势垒层在表面层中包括含杂质的低电阻区域； 在所述势垒层上且在夹置所述低电阻区域的相应位置处形成源极电极和漏极电极； 在所述低电阻区域上形成栅极绝缘层；以及 隔着所述栅极绝缘层而在所述低电阻区域上方形成栅极电极。
16.如权利要求15所述的半导体器件的制造方法， 其中在形成所述栅极绝缘层时，通过采用原子层沉积方法来沉积所述栅极绝缘层。
17.如权利要求15所述的半导体器件的制造方法， 其中在形成所述势垒层时，在沉积由所述化合物半导体制成的所述势垒层之后，通过使杂质扩散进入所述势垒层的表面层而形成所述低电阻区域。
18.如权利要求17所述的半导体器件的制造方法， 其中锌作为所述杂质而被扩散。
19.如权利要求15所述的半导体器件的制造方法， 其中在形成所述势垒层时，在形成第一势垒层之后形成第二势垒层，然后通过对所述第二势垒层扩散所述杂质而形成所述低电阻区域，该第一势垒层由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级，该第二势垒层由所述杂质在其中的扩散速度比在所述第一势垒层中的扩散速度慢的化合物半导体制成。
20.如权利要求15所述的半导体器件的制造方法， 其中在形成所述势垒层时，在于所述沟道层上形成所述第一势垒层之后，通过外延生长而在所述第一势垒层上形成被添加杂质的所述第二势垒层，所述第二势垒层用作所述低电阻区域。
全文摘要
本公开提供一种半导体器件及其制造方法，该半导体器件包括沟道层，由化合物半导体制成；势垒层，设置在沟道层上方且由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级；低电阻区域，设置在势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；源极电极和漏极电极，在夹置低电阻区域的位置处连接到势垒层；栅极绝缘层，设置在低电阻区域上；以及栅极电极，隔着栅极绝缘层设置在低电阻区域上方。
文档编号H01L29/778GK102903737SQ20121025248
公开日2013年1月30日 申请日期2012年7月20日 优先权日2011年7月28日
发明者竹内克彦, 谷口理 申请人:索尼公司