半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，更具体地涉及当应用于在SOI衬底上具有CMOS或SRAM的半导体器件时有效的技术。
背景技术：
SRAM(静态随机存取存储器)是一种半导体存储器，并且它通过使用触发器存储数据。例如，在SRAM中，将数据(“I”或“O”)存储在由四个晶体管构成的两个交叉耦合 的CMOS反相器中。另外，它需要两个晶体管用于读取和写入存取，所以在通常的SRAM中，存储器单元具有六个晶体管。CMOS是互补型MOS(金属氧化物半导体)的简写。例如，专利文献(国际专利公开W0/2010/082504)公开了一种减少在低功耗和高速操作方面优良的S0I-MISFET的元件面积的技术。具体而言，根据该文献公开的技术，形成SOI型MISFET中的N导电型MISFET区域和P导电型MISFET区域以共用扩散层区域，并且通过STI层将N导电型MISFET区域和P导电型MISFET区域的相应阱区域扩散层彼此隔离。例如，公开了图15和第37段中所示的阈值电压控制扩散层区域(25)和(26)电耦合到外部线(例如电源供给线)。括号中的数字示出了在上述文献中所描述的参考数字。[专利文献I]国际专利公开W0/2010/08250
发明内容
例如，如在专利文献1(图I等)中所述，为了获得具有高性能(诸如低功耗和高速操作)的LSI，已经研究了 SOI (绝缘体上硅)衬底的使用。此外，如稍后将具体描述的，通过将SOI衬底用于CMOS以包括所谓的双栅极结构来控制晶体管的阈值。在采用双栅极结构时，可以实际地使用于单个CMOS，但是难以将其用于具有许多晶体管的存储器。此外，当双栅极结构用于衬底电势的控制时，由于PN结的正向偏压，泄漏电流成为问题。本发明的目的在于提供具有优良特性的半导体器件，特别是提供具有改善特性的CMOS半导体器件，并且提供具有改善特性的SRAM存储器单元的半导体器件。本发明的上述目的和其它目的以及新颖特征从本文的描述和附图将变得明显。在本文公开的发明中，根据典型实施例的半导体器件具有下列(al)至(e2)。(al)第一晶体管，耦合在第一电势和第一节点之间。(a2)第二晶体管，耦合在第一节点和低于第一电势的第二电势之间。(a3)第三晶体管，耦合在第一电势和第二节点之间。(a4)第四晶体管，耦合在第二节点和第二电势之间。(bl)第一有源区域，由元件隔离区域围绕并且其中布置第一晶体管。(b2)第二有源区域，由元件隔离区域围绕并且其中布置第二晶体管。(c)绝缘层，布置在第一有源区域和第二有源区域下方。(dl)第一半导体区域，经由绝缘层布置在第一有源区域下方并且由元件隔离区域围绕。(d2)第二半导体区域，经由绝缘层布置在第二有源区域下方并且由元件隔离区域围绕。(el)第三半导体区域，布置在第一半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。(e2)第四半导体区域，布置在第二半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。第一半导体区域耦合到第一晶体管的栅极电极；第二半导体区域耦合到第二晶体管的栅极电极；第三半导体区域是具有与第一半导体区域的导电类型相反的导电类型并且耦合到第一电势的区域；并且第四半导体区域是具有与第二半导体区域的导电类型相反的导电类型并且耦合到第二电势的区域。在本文公开的发明中，根据另一典型实施例的半导体器件具有下列(al)至(e2)。(al)第一晶体管，耦合在第一电势和第一节点之间。(a2)第二晶体管，耦合在第一节点和低于第一电势的第二电势之间。(a3)第三晶体管，耦合在第一电势和第二节点之间。(a4)第四晶体管，耦合在第二节点和第二电势之间。(bl)第一有源区域，由元件隔离区域围绕 并且其中布置第一晶体管。(b2)第二有源区域，由元件隔离区域围绕并且其中布置第二晶体管。(C)绝缘层，布置在第一有源区域和第二有源区域下方。(dl)第一半导体区域，经由绝缘层布置在第一有源区域下方并且由元件隔离区域围绕。(d2)第二半导体区域，经由绝缘层布置在第二有源区域下方并且由元件隔离区域围绕。(el)第三半导体区域，布置在第一半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。(e2)第四半导体区域，布置在第二半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。第一半导体区域耦合到第一晶体管的栅极电极；第二半导体区域耦合到第二晶体管的栅极电极；第三半导体区域是具有与第一半导体区域的导电类型相反的导电类型并且耦合到第二电势的区域；并且第四半导体区域是具有与第二半导体区域的导电类型相反的导电类型并且耦合到第一电势的区域。在本文公开的发明中，根据又一典型实施例的半导体器件具有下列(a)至(C)。(a)n沟道晶体管，布置在由元件隔离元件围绕的有源区域中。(b)第一半导体区域，经由绝缘层布置在有源区域下方并由元件隔离区域围绕。(C)第二半导体区域，布置在第一半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。第一半导体区域耦合到η沟道晶体管的栅极电极，并且第二半导体区域的导电类型与第一半导体区域的导电类型相反。在本文公开的发明中，根据又一典型实施例的半导体器件具有下列(a)至(C)。(a)p沟道晶体管，布置在由元件隔离区域围绕的有源区域中。(b)第一半导体区域，经由绝缘层布置在有源区域下方并且由元件隔离区域围绕。(C)第二半导体区域，布置在第一半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。第一半导体区域耦合到P沟道晶体管的栅极电极，第二半导体区域的导电类型与第一半导体区域的导电类型相反。在本文公开的发明中，根据以下典型实施例的半导体器件可以具有改善的特性。


图I是示出根据第一实施例的SRAM存储器单元的等效电路图2是包括第一实施例的SRAM存储器单元的驱动晶体管的示意性横截面图；图3是示出驱动晶体管中的电势的施加状态的表；图4是包括第一实施例的SRAM存储器单元的负载晶体管的示意性横截面图；图5是示出负载晶体管中的电势的施加状态的表；图6是示出第一实施例的η型晶体管的电流-电压特性的曲线图；图7是示出比较示例的η型晶体管的电流-电压特性的曲线图；图8是包括第一晶体管的SRAM存储器单元的存取晶体管的示意性横截面图；图9是示出根据第一实施例的SRAM存储器单元的配置的平面图；
图10是示出根据第一实施例的SRAM存储器单元的配置的平面图；图11是示出根据第一实施例的SRAM存储器单元的配置的横截面图；图12是示出根据第一实施例的SRAM存储器单元的配置的横截面图；图13是根据第一实施例的SRAM的接通(tap)单元区域的横截面图；图14是根据第一实施例的SRAM的接通单元区域的横截面图；图15是概念性地示出根据第一实施例的SRAM的第一插塞之间的电耦合的平面图；图16是示出根据第一实施例的SRAM存储器单元的配置的平面图；图17是示出根据第一实施例的SRAM存储器单元的配置的平面图；图18是示出根据第一实施例的SRAM存储器单元的配置的平面图；图19是示出根据第一实施例的SRAM存储器单元的另一配置的平面图；图20是示出根据第一实施例的SRAM存储器单元的另一配置的平面图；图21是示出根据第一实施例的SRAM存储器单元的另一配置的平面图；图22是示出根据第一实施例的SRAM存储器单元阵列的概念的平面图；图23是概念性地示出根据第一实施例的SRAM存储器单元阵列中的接通单元区域的位置的平面图；图24是示出根据第一实施例的SRAM的接通单元的配置的平面图；图25是示出根据第一实施例的SRAM的接通单元的配置的平面图；图26是示出根据第一实施例的SRAM的接通单元的配置的平面图；图27是示出根据第一实施例的SRAM的接通单元的配置的平面图；图28是示出根据第一实施例的SRAM的制造步骤的横截面图；图29是示出根据第一实施例的SRAM的制造步骤的横截面图；图30是示出根据第一实施例的SRAM的制造步骤的横截面图；图31是示出根据第一实施例的SRAM的制造步骤的横截面图；图32是示出根据第一实施例的SRAM的制造步骤的横截面图；图33是示出根据第一实施例的SRAM的制造步骤的横截面图；图34是示出根据第一实施例的SRAM的制造步骤的横截面图；图35是示出根据第一实施例的SRAM的制造步骤的横截面图；图36是示出根据第一实施例的SRAM的制造步骤的横截面图；图37是示出根据第一实施例的SRAM的制造步骤的横截面图；图38是示出根据第三实施例的SRAM的配置的平面图39是示出根据第四实施例的SRAM的制造步骤的横截面图；图40是示出根据第四实施例的SRAM的制造步骤的横截面图；图41是示出根据第四实施例的SRAM的制造步骤的横截面图；图42是示出根据第四实施例的SRAM的制造步骤的横截面图；图43是示出根据第五实施例的SRAM的接通单元区域的横截面图；以及图44是示出根据第五实施例的SRAM的接通单元区域的横截面图。
具体实施例方式在下述实施例中，为方便起见，必要时将在把实施例划分成多个部分或者多个实 施例之后进行描述。这多个部分或者实施例彼此并非不相关，而是存在如下关系除非另外特别指出，否则一个是另一个的部分或者全部的修改示例、应用示例、细节或补充描述。在下述实施例中，当涉及元件数目(包括数字、数值、数量和范围)时，除非另外特别指出或者原则上明显是该数目限于特定数目，否则元件的数目并不限于特定数目，而是可以大于或小于特定数目。此外，在下述实施例中，无需说，构成元件(包括要素步骤)并不总是必需的，除非另外特别指出或者原则上明显它们是必需的。类似地，在下述实施例中，当涉及构成元件的形状、位置关系等时，也包括那些与之基本上类似或者相似的形状、位置关系等，除非另外特别指出或者原则上不同。这也适用于上述数目(包括数字、数值、数量和范围)。以下将基于附图详细地描述本发明的实施例。在所有用于描述下述实施例的附图中，具有类似功能的部件将由相同或相关的参考标号标识，并且将省略重复描述。当存在彼此类似的两个或多个部件(位置)时，可以对参考标号添加符号以示出各自或者特定的位置。在以下实施例中，原则上将不重复对相同或类似部分的任何描述，除非另外特别需要。在实施例中使用的附图中，以便于查看它们有时即使横截面图也不加阴影。另一方面，有时即使平面图也加上阴影以便于查看它们。(第一实施例)[电路配置]本实施例的半导体器件(半导体集成电路器件、半导体存储器器件)具有SRAM存储器单元。图I是示出本实施例的SRAM存储器单元的等效电路图。如该图中所示，存储器单元布置在一对位线(位线BL和位线/BL或(bar)BL)与字线WL之间的交叉处。该存储器单元具有一对负载晶体管(负载M0S、负载晶体管、负载MISFET)Lol和Lo2、一对存取晶体管(存取M0S、存取晶体管、存取MISFET、传送晶体管)Accl和Acc2以及一对驱动晶体管(驱动MOS、驱动晶体管、驱动MISFET) Drl和Dr2。在包括存储器单元的六个晶体管中，负载晶体管(Lol和Lo2)为P型(P沟道型)晶体管、存取晶体管(Accl和Acc2)和驱动晶体管(Drl和Dr2)是η型(η沟道型)晶体管。MISFET是金属绝缘体半导体场效应晶体管(场效应晶体管)的简写并且有时称为“M0S”。负载晶体管、存取晶体管和驱动晶体管以下可以简单地称为“晶体管”。也可以分别用符号(Lol，Lo2，Accl，Acc2，DrI, Dr2)来称谓它们。在包括存储器单元的六个晶体管中，Lol和Accl包括CMOS反相器，Lo2和Acc2包括另一 CMOS反相器。这对CMOS反相器的输入/输出端子(存储节点A和B)彼此交叉耦合并且包括触发器电路作为用于存储I位数据的数据存储部分。
接下来将详细描述包括SRAM存储器单元的这六个晶体管之间的耦合关系。Lol耦合在电源电势(第一电势)Vdd和存储节点A之间，Drl耦合在存储节点A与接地电势(GND，0V，参考电势，比第一电势低的第二电势)VSS之间，并且Lol和Drl的栅极电极稱合到存储节点B。Lo2耦合在电源电势Vdd和存储节点B之间，Dr2耦合在存储节点B与接地电势VSS之间，并且Lo2和Dr2的栅极电极耦合到存储节点A。Accl耦合在位线BL和存储节点A之间，Acc2耦合在位线/BL和存储节点B之间，并且Accl和Acc2的栅极电极耦合到字线WL (将为字线)。[电路操作]接下来将描述SRAM存储器单元的电路操作。当CMOS反相器的存储节点A处于高 电势(H)时，Dr2处于导通状态，从而另一 CMOS反相器的存储节点B变为低电势(L)。Drl因此变为截止状态，并且存储节点A保持在高电势(H)。这意味着存储节点A和B的相应状态由其中已经交叉耦合一对CMOS反相器的锁存器电路保持，并且因此在加电的同时存储数据。字线WL耦合到Accl和Acc2的相应栅极电极。这意味着当字线WL处于高电势(H)时，Accl和Acc2处于导通状态。由于触发器电路和位线(BL和/BL)电耦合，所以存储节点A和B的电势状态(H和L的组合，或者L和H的组合)出现在位线BL和/BL中并且作为存储器单元的数据而读出。通过将字线WL设置在高电势(H)并且将Accl和Acc2设置为导通状态，以电耦合触发器电路和位线(BL和/BL)、将位线BL和/BL的数据(H和L的组合或者L和H的组合)传送到存储节点A和B并且如上所述那样存储数据，从而将数据写入存储器单元中。接下来将参照图2和图3描述根据本实施例的SRAM存储器单元的配置的特性。图2是包括本实施例的SRAM存储器单元的驱动晶体管(Drl或Dr2)的示意性横截面图，图3是示出驱动晶体管(Drl)中的电势的施加状态的表。驱动晶体管(Dr2)具有类似配置。也为η型晶体管的存取晶体管(Accl和Acc2)也具有类似配置。图4是包括本实施例的SRAM存储器单元的负载晶体管(Lol)的示意性横截面图。图5是示出负载晶体管(Lol)中的电势的施加状态的表。负载晶体管(Lo2)具有类似配置。如图2和图4所示，包括本实施例的SRAM存储器单元的六个晶体管形成于SOI衬底上。该SOI衬底具有支撑衬底I、在其上的绝缘层BOX以及在该绝缘层上的半导体区域(元件形成区域)3。该元件形成区域通过元件隔离区域STI隔离，并且由该元件隔离区域STI划分的区域成为有源区域(元件形成区域、晶体管形成区域)Ac。如图2所示,驱动晶体管Drl形成于包括SOI衬底的半导体区域3的主表面上。该晶体管具有经由栅极绝缘膜GO放置在半导体区域3上的栅极电极G和放置在电极G两侧上的源极/漏极区域。源极/漏极区域具有LDD (轻掺杂漏极)结构并且具有η型轻掺杂杂质区域EXl和η型重掺杂杂质区域ΕΧ2。将注意到的是，术语“源极/漏极区域”是指将为源极或漏极的区域。该源极/漏极区域有时称为晶体管的“一端”或“另一端”。参考标号13指示的是金属硅化物层。在将布置晶体管的半导体区域3下方，经由绝缘层BOX布置η型背栅区域nBG。该背栅区域nBG也由元件隔离区域STI围绕和划分。η型背栅区域nBG在其下方具有P阱区域Pwell。该P阱区域如后面所述的那样在元件隔离区域STI下方无中断地延伸。在本实施例的η型晶体管中，该晶体管的栅极电极G电耦合到位于其下方的η型背栅区域nBG。P阱区域固定在接地电势(VSS)。因而，通过将栅极电极G电耦合到位于其下方的η型背栅区域nBG，可以在栅极电压处于截止偏压状态中时，换句话说，当η型背栅区域nBG和栅极电极G的电势为OV (接地电势，VSS)时，将阈值电势(Vth)设置为高电平。即使阈值电势(Vth)设置为高电平，当栅极处于导通状态时，背侧上的电势同时也变高，使得可以增加晶体管的通态电流并且改善晶体管的操作特性。此外，改善了阈值电势(Vth)的控制能力，这意味着便于将阈值电势(Vth)设置为高电平或低电平。而且，由于正向偏压并不施加在P讲区域Pwell和η型背栅区域nBG之间,所以可以减少它们之间的泄漏电流。例如，当CMOS反相器的存储节点B处于高电势电平⑶时，作为η型晶体管的Drl 变为导通状态(on)。这意味着，如图3所示，电源电势(Vdd)施加到栅极电极G和η型背栅区域nBG。此时，P讲区域固定在接地电势(VSS),反向偏压施加在P讲区域Pwell与η型背栅区域nBG之间。当CMOS反相器的存储节点B处于低电势电平(L)时，作为η型晶体管的Drl截止(off)。如图3所示，接地电势(VSS)施加到栅极电极G和η型背栅区域nBG。此时，p阱区域固定在接地电势(VSS)，从而P阱区域Pwell和η型背栅区域nBG处于相同电势电平。因而，没有正向偏压施加在P阱区域Pwell和η型背栅区域nBG之间。如图4所示，负载晶体管Lol形成在包括SOI衬底的半导体区域3的主表面中。该晶体管具有经由栅极绝缘膜G布置在半导体区域3之上的栅极电极G和布置在该栅极电极G的两侧上的源极/漏极区域。该源极/漏极区域具有LDD结构并且具有P型轻掺杂杂质区域EXl和P型重掺杂杂质区域EX2。在其中布置负载晶体管Lol的半导体区域3下方，经由绝缘层BOX布置p型背栅区域pBG。该背栅区域pBG也由元件隔离区域STI围绕和划分。此外，P型背栅区域pBG在其下方具有η阱区域Nwell。如稍后描述的那样，η阱区域在元件隔离区域STI下方不中断地延伸。在本实施例的负载晶体管Lol中，该晶体管的栅极电极G电耦合到其下方的P型背栅区域pBG。η阱区域固定在电源电势(Vdd)。因而，通过将P型背栅区域pBG布置在栅极电极G下方，它们之间的状态变得大致相称，并且例如当不施加偏压时可以将阈值电势(Vth)设置在OV附近，换言之，不向栅极电极G和P型背栅区域PBG施加电势。阈值电势(Vth)可以设置在低电平，使得可以增加晶体管的通态电流和改善晶体管的操作特性。此外，这改善阈值电势(Vth)的控制能力，意味着便于将阈值电势(Vth)设置为高电平或低电平。在P型晶体管(负载晶体管)中，类似于η型晶体管(驱动晶体管和存取晶体管)，可以增加截止状态中的阈值电压并且随着背侧(背栅)的电势变化而增加导通状态中的通态电流。此外，正向偏压不施加在η阱区域Nwell和ρ型背栅区域pBG之间，从而可以减少它们之间的泄漏电流。
例如，当CMOS反相器的存储节点B处于低电势电平(L)时，作为ρ型晶体管的Lol变为导通状态(on)。如图5所示，接地电势VSS施加到栅极电极G和ρ型背栅区域pBG。此时，η讲区域固定在电源电势(Vdd),从而反向偏压施加在η讲区域Nwell与ρ型背栅区域pBG之间。当CMOS反相器的存储节点B处于高电势电平⑶时，作为P型晶体管的Lol变为截止状态。这意味着，如图5所示，电源电势Vdd施加到栅极电极G和ρ型背栅区域pBG。此时，η阱区域固定在电源电势(Vdd)，从而η阱区域Nwell的电势电平变为等于ρ型背栅区域PBG的电势电平。因而，没有正向偏压施加在P阱区域Pwell和η型背栅区域nBG。图6是示出根据本实施例的η型晶体管的电流-电压特性的曲线图。图7是示出根据比较示例的η型晶体管的电流-电压特性的曲线图。漏极电流(Id)沿着纵坐标绘制，而栅极电压(Vg)沿着横坐标绘制。如图6所示，当背栅电势为正(nBG > O)时，电流-电 压特性如曲线图(a)所示。另一方面，当背栅电势=0(nBG = O)时，电流-电压特性如曲线图(b)所示。因此，当晶体管处于导通状态时，可以通过将背栅电势设置为正值(nBG>O)并且减小晶体管的阈值电势(Vth)，获得曲线图(a)中的高通态电流(Ion)。另一方面，当晶体管处于截止状态时，可以通过将背栅电势设置为零(nBG = O)并且增加晶体管的阈值电势(Vth)，获得曲线图(b)中的低关态电流(Ioff)。另一方面，在其中将背栅电势固定在零(nBG = O)的比较示例I中，通态电流(Ion)变得更小，如图7的曲线图(c)所示。在其中已经调整沟道区域(半导体区域3)的杂质浓度从而调整阈值电压(Vth)的比较示例2中，尽管晶体管的电流-电压特性可以移位，但阈值电压(Vth)如曲线图(d)所示那样变化，导致通态电流(Ion)的宽变化。另一方面，根据本实施例，通过将背栅区域电耦合到栅极电极，可以动态地控制背栅电势，使得当晶体管处于导通状态时使阈值电势(Vth)低并且当晶体管处于截止状态时使阈值电势高(参照图6的曲线图(a)和(b))。结果，如上所述，可以增加晶体管的通态电流与关态电流的比率，并且可以获得高开关特性。即使基于精细规则设计的低电压驱动(例如，具有从约O. 4V到O. 8V的电源电势Vdd)晶体管也可以具有改善的晶体管特性。在图7中，作为比较示例2示出了具有通过沟道区域(半导体区域3)中的杂质调整的阈值电压(Vth)的晶体管。同样在本实施例中，可以将杂质注入到沟道区域(半导体区域3)中用于进一步调整阈值电压(Vth)。然而，如上所述，使用在其沟道区域中不具有杂质的(未掺杂)晶体管可以减小特性的变化。而且，当η讲区域Nwell设置在电源电势Vdd (例如,O. 5V)并且ρ讲区域Pwell设置在作为负电势的第二参考电势VSSB (例如，-O. 5V)时，即使Drl处于截止状态，反向偏压也施加在P阱区域Pwell (-0. 5V)和η型背栅区域nBG(OV)之间。因而，变得可以在-O. 5V到+0. 5V的范围内设置阈值电压(Vth，驱动电势)，而不向阱区域和背栅区域之间的PN结施加正向偏压。这意味着，尽管背栅区域接地(OV)并且在正常条件下，但可以将阈值电势(Vth)设置在高电平或低电平。通过以这样的方式设置阈值电势(Vth)并且增加晶体管的通态电流与关态电流的比率，即使在低电压驱动下也可以实现高开关特性。也可以将η阱区域Nwell设置在作为电源电势Vdd+α的第二电源电势VddB (例如，O. 5+α V)，并且将ρ阱区域Pwell设置在接地电势VSS (例如，OV)。同样在该情况下，在不将正向偏压施加到阱区域和背栅区域之间的PN结的情况下，可以使晶体管的通态电流与关态电流的比率更大，并且可以达到闻开关特性。在包括本实施例的SRAM存储器单元的η型晶体管(Drl、Dr2、Accl和Acc2)中，存取晶体管(Accl和Acc2)和驱动晶体管(Drl、Dr2)有时形成在同一有源区域Ac中(参照图10)。图8为包括本实施例的SRAM存储器单元的存取晶体管Accl的示意性横截面图，图9为示出存取晶体管Accl中的电势的施加状态的一个示例的表。将注意到的是，存取晶体管Acc2具有类似配置。如图8所示，在该存取晶体管Accl中，位于其下方的η型背栅区域nBG电耦合到驱动晶体管(Drl)的栅极电极G。存取晶体管Accl并不总是处于与驱动晶体管Drl相同的通态/关态。例如，如图9所示，即使当存取晶体管Accl处于导通状态时，也可以向η型背栅区域nBG施加接地电势(VSS = 0V)，并且可以将ρ阱区域Pwell固定在接地电势(VSS)。在这样的情况下，如图6的曲线图(b)所示，阈值电势(Vth)趋向于显示增加并且关态电流(Ion)趋向于减小。因而，背栅区域nBG的电势有时防止存取晶体管(Accl，Acc2)进入导通状态。在·这种情况下，为了完成操作，使得栅极电极G的电势(也就是，字线WL的电势)(第二电源电势VddB = Vdd+α)大于将施加到驱动晶体管(Drl，Dr2)的栅极电势(例如Vdd)。这意味着提升字线WL的电势。例如，相对于电源电势Vdd提升约O. IV到O. 2V (从O. 4V到O. 8V)。换言之，存取晶体管(ACC1，ACC2)驱动电势(阈值电势，用于使其进入导通状态的电势)设置为大于驱动晶体管(Drl,Dr2)的驱动电势。这使得可以增加存取晶体管(Accl，Acc2)的导通状态电流并且改善其操作特性。特别是，字线WL并不耦合到另一布线或者另一位置并且作为独立布线使得可以如上所述那样容易地向其单独施加电势。也可以在不同于形成驱动晶体管(Accl，Acc2)的区域的有源区域中形成该存取晶体管(Accl，Acc2)，并且将背栅区域电耦合到栅极电极。[SRAM的结构][存储器单元的配置]参照平面图和横截面图，接下来将描述本实施例的SRAM存储器单元的结构。图10为示出本实施例的SRAM存储器单元的配置的平面图。图11和图12是示出本实施例的SRAM存储器单元的配置的横截面图。图11对应于图10的A-A横截面，而图12对应于图10的B-B横截面。在本说明书中，为简化附图仅示出稍后将描述的有源区域AcPl和AcNl的横截面图，但有源区域AcP2和AcN2的对应横截面也具有类似结构。图13和图14为稍后将描述的接通单元区域(图24)的横截面图。图13对应于图24的C-C横截面，图14对应于图24的D-D横截面。如图10至图12所示，本实施例的SRAM存储器单元形成在SOI衬底中。SOI衬底如上所述具有支撑衬底I、绝缘层BOX和其上的半导体区域(元件形成区域)3。该半导体区域(元件形成区域)3由元件隔离区域STI隔离。由该元件隔离区域STI划分的区域也称为“有源区域Ac”。如图11和图12所示，有源区域(半导体区域3)Ac在其下方具有绝缘层BOX。此夕卜，在本实施例中，绝缘层BOX在其下方具有背栅区域(BG)并且背栅区域在其下方具有阱区域(well)。由η型半导体区域制成的背栅区域BG为η型背栅区域nBG，而由ρ型半导体区域制成的背栅区域BG为ρ型背栅区域pBG。由η型半导体区域制成的阱区域为η阱区域Nwell,而由p型半导体区域制成的讲区域为ρ讲区域Pwell。图10中由虚线围绕的基本矩形区域为I个(I位)存储器单元区域。如该图中所示，在存储器单元区域中，P讲区域(Pwell)、n讲区域(Nwell)和P讲区域(Pwell)按此顺序布置在X方向(第一方向，图10中的水平方向)中。尽管在图10中仅示出I个(I位)存储器单元区域，但存储器单元如稍后将描述的那样(参照图22)在X方向(第一方向)中和在Y方向(与第一方向交叉的第二方向，图10中的垂直方向)中重复地布置，这些阱区域(Pwell, Nwell, Pwell)在Y方向中延伸。此时,P讲区域Pwell主要在Y方向中延伸，但以预定宽度按照Z字形的方式延伸(参照图22)。尽管在存储器单元区域中，η阱区域Nwell在P阱区域Pwell的两侧上按照Y方向延伸，但存储器单元区域之外的P阱和与之相邻的存储器单元中的P阱相接触，从而当作为整个存储器单元阵列观察时，P阱区域(Pwell)和η阱区域(Nwell)交替地布置在X方向中(参照图22)。在存储器单元区域中，四个有源区域(AcPl，AcNl，AcN2，和AcP2)以此顺序布置在X方向中。这里，指代有源区域的符号“Ac”与另一符号附接来指示各个区域。这些有源区 域(Ac)在它们之间具有如上所述的元件隔离区域(STI)。换言之，这些有源区域(Ac)由元件隔离区域(STI)划分。此外，如上所述，有源区域(Ac)在其下方经由绝缘层BOX具有背栅区域BG。该背栅区域BG也由元件隔离区域(STI)划分和隔离。背栅区域BG在其下方具有阱区域(Pwell，Nwell, Pwell)并且每个阱区域在元件隔离区域STI下方无中断地延伸(参照图22)。换言之，有源区域Ac (半导体区域3)的深度(从衬底表面到底部的距离)DAc小于元件隔离区域STI的深度DSTI (DAc < DSTI)。背栅区域BG的深度DBG小于元件隔离区域STI的深度DSTI (DBG < DSTI)。阱区域的深度Dwell大于元件隔离区域STI的深度DSTKDwell > DSTI)。更具体而言，有源区域AcPl为长边在Y方向上的四边形。更具体而言，其为其中布置稍后将描述的插塞Plb的部分的宽度长的梯形。换而言之，有源区域AcPl具有宽部分使得一个Y方向端部的X方向宽度(长度)大于另一 Y方向端部的X方向宽度。在图10中，该宽部分存在于上部中。该有源区域AcPl在其下方经由绝缘层BOX具有η型背栅区域nBG。该η型背栅区域nBG在其下方具有ρ阱区域(Pwell)(参照图11)。有源区域AcNl为长边在Y方向上的平行四边形(图10)。该有源区域AcNl在其下方经由绝缘层BOX具有ρ型背栅区域pBG。该ρ型背栅区域pBG在其下方具有η阱区域(Nwell)(参照图 12)。有源区域AcN2为具有在Y方向上的长边的平行四边形(图10)。该有源区域AcN2在其下方经由绝缘层BOX具有ρ型背栅区域pBG。该ρ型背栅区域pBG在其下方具有η阱区域(Nwell)(参照图12)。有源区域AcP2为长边在Y方向上的四边形。更具体而言，其为其中布置将稍后描述的插塞Plb的部分的宽度长的梯形。换而言之，有源区域AcP2具有宽部分使得一个Y方向端部的X方向宽度(长度)大于另一 Y方向端部的X方向宽度。在图10中，该宽部分存在于下部。这意味着，该有源区域在与有源区域AcPl相对的侧部上的端部处具有宽部分。该有源区域AcP2在其下方经由绝缘层BOX具有η型背栅区域nBG。该η型背栅区域nBG在其下方具有P阱区域(Pwell)(参照图11)。
如图10所示，这四个有源区域(AcPl，AcNl, AcN2，和AcP2)在其上方分别经由栅极绝缘膜(G0，参照图U、图12等)具有栅极电极(栅极布线，线性栅极)。栅极电极延伸使得跨X方向中的每个有源区域，并且包括上面在[电路配置]栏中描述的六个晶体管。在栅极电极的两侧上的有源区域(Ac)变成晶体管的源极/漏极区域(参照图11、图12等)。更具 体而言，由有源区域AcPl和AcNl共用的栅极电极G布置为使得横跨它们，由此Drl布置在有源区域AcPl上方并且Lol布置在有源区域AcNl上方，并且它们的栅极电极(G)彼此耦合。该共用的栅极电极G在有源区域AcN2上方延伸并且通过稍后将描述的共用插塞SPl耦合到Lo2的源极/漏极区域。有源区域AcPl在其上方具有与共用栅极电极G平行的另一栅极电极G，由此Accl布置在有源区域AcPl上方并且耦合(共用)Drl的源极/漏极区域和Accl的源极/漏极区域。此外，由有源区域AcP2和AcN2共用的栅极电极G布置成横跨它们，由此Dr2布置在有源区域AcP2上方并且Lo2布置在有源区域AcN2上方，并且它们的栅极电极(G)彼此耦合。该共用的栅极电极G在有源区域AcNl上方延伸并且通过稍后将描述的共用插塞SPl耦合到Lol的源极/漏极区域。有源区域AcP2在其上方具有与共用栅极电极G平行的另一栅极电极G，由此Acc2布置在有源区域AcP2上方并且耦合(共用)Dr2的源极/漏极区域和Acc2的源极/漏极区域。这四个栅极电极G中每两个布置在同一线(直线)上。更具体而言，横跨有源区域AcPl和AcNl的共用栅极电极G和有源区域AcP2上方的栅极电极G布置在X方向上延伸的同一线上。横跨有源区域AcP2和AcN2的共用栅极电极G和有源区域AcPl上方的栅极电极G布置在X方向上延伸的同一线上。在六个晶体管(01"14(^1，1^1，1^2，4(^2和0^)的源极/漏极区域上方，布置第一插塞P1。此外，在参照图2描述的四个栅极电极上方,布置第一插塞P1。在栅极电极上方的第一插塞(Pl)中，仅稱合到栅极电极的第一插塞称为“Pig”并且包括稍后将描述的共用插塞的第一插塞称为“SP1”。在本实施例中，除了上述第一插塞(Pl，Plg和SPl)之外，存储器单元区域还具有到达背栅区域BG的插塞Plb (参照图11和图12)。此外，稍后将描述的接通单元区域具有到达讲区域well的插塞Plw (参照图13和图14)。在这些第一插塞Pl (包括Plg，SPl，Plb和Plw)上方，布置第一级布线Ml。第一插塞Pl之间的电耦合可以经由位于其上方的第一级布线Ml和第二级布线M2等实现。在本实施例中，如上所述，在除了存取晶体管(Accl和Acc2)之外的四个晶体管(Drl, Lol, Lo2和Dr2)中的每个晶体管中，栅极电极和背栅区域BG彼此电耦合。图15为概念上示出第一插塞Pl (包括Plg，SP1，Plb和Plw)之间的电耦合的平面图。具体而言，用于将Lo2和Dr2的共用栅极电极G与Lol的另一源极/漏极区域相连接的共用插塞(共用接触)SPl电耦合到在Drl和Accl的共用源极/漏极区域上的第一插塞P1。该耦合部分可以对应于图I的存储节点A。该耦合部分耦合到经由布置在Dr2的另一源极/漏极区域侧上的插塞Plb而布置在有源区域(半导体区域3)AcP2下方的η型背栅区域nBG。该耦合部分耦合到经由插塞Plb而布置在有源区域(半导体区域3)AcN2下方的P型背栅区域pBG。此外，用于将Lol和Drl的共用栅极电极G与Lo2的另一源极/漏极区域相连接的共用插塞(共用接触)SPl电耦合到在Dr2和Acc2的共用源极/漏极区域上的第一插塞Pl0该耦合部分可以对应于图I的存储节点B。该耦合部分耦合到经由布置在Drl的另一源极/漏极区域侧上的插塞Plb而布置在有源区域(半导体区域3) AcPl下方的η型背栅区域nBG。该耦合部分耦合到经由插塞Plb而布置在有源区域(半导体区域3)AcN1下方的P型背栅区域pBG。对于它们的具体耦合形式，例如第一级布线Ml、第二插塞P2、第二级布线M2、第三插塞P3和第三级布线M3的布局，并不施加任何限制，只要它们满足图15所示的第一插塞Pl之间的耦合状态即可。布局的一个示例在图16至图18中示出。图16至图18是示出本实施例的SRAM存储器单元的配置的平面图。图10示出有源区域Ac、栅极电极G和第一插塞Pl的布置,而图16不出第一插塞P1、第一级布线Ml和 第二插塞P2的布置。图10和图16的平面图因此通过在图中所示图案的第一插塞Pl处重叠它们而清楚地示出了图中所示图案之间的位置关系。图17示出了第二插塞P2、第二级布线M2和第三插塞P3的布置。图16和图17因此通过在图中所示图案的第二插塞P2处重叠它们而清楚地示出了图中所示图案之间的位置关系。图18示出第三插塞P3和第三级布线M3的布置。图17和图18因此通过在图中所示图案的第三插塞P3处重叠它们而清楚地示出了图中所示图案之间的位置关系。更具体而言，将耦合到布置在有源区域(半导体区域3)AcPl下方的η型背栅区域nBG的插塞Plb和将耦合到布置在有源区域(半导体区域3) AcNl下方的ρ型背栅区域pBG的插塞Plb (均在图10中示出)经由L形第一级布线Ml彼此耦合(图16)。将耦合到布置在有源区域(半导体区域3)AcP2下方的η型背栅区域nBG的插塞Plb和将耦合到布置在有源区域(半导体区域3)AcN2下方的ρ型背栅区域pBG的插塞Plb经由L形第一级布线Ml彼此耦合(图16)。这些第一级布线Ml在其上具有第二插塞P2 (图16)。将耦合到图10的下侧上示出的Lo2的源极/漏极区域的第一插塞在其上具有第一级布线Ml并且该第一级布线Ml延伸到相邻的存储器单元区域(这里，位于该图中下侧上的存储器单元区域)。将耦合到该图的下侧上的Dr2的源极/漏极区域的第一插塞在其上具有第一级布线Ml并且该第一级布线Ml延伸到相邻的存储器单元区域(这里，位于该图的下侧上的存储器单元区域)。将耦合到图中上侧上Lol的源极/漏极区域的第一插塞在其上具有第一级布线Ml并且该第一级布线Ml延伸到相邻的存储器单元区域(这里为位于该图中的上侧上的存储器单元区域)。将耦合到图中上侧上Drl的源极/漏极区域的第一插塞在其上具有第一级布线Ml并且该第一级布线Ml延伸到相邻的存储器单元区域(这里为位于该图中的上侧上的存储器单元区域)。甚至延伸到相邻存储器单元区域的第一级布线Ml在其上分别具有第二插塞P2 (图16)。除了共用插塞SPl之外的其余第一插塞Pl具有在第一插塞Pl上的第一级布线(焊盘区域)Ml并且第一级布线在其上具有第二插塞P2 (图16)。如图17所示，L形第一级布线Ml (即，耦合有源区域(半导体区域3) AcPl下方的η型背栅区域nBG和ρ型背栅区域pBG的第一级布线Ml)上的第二插塞P2和将耦合到Dr2和Acc2的共用源极/漏极区域的第一级布线Ml上的第二插塞P2经由第二级布线M2彼此耦合。此外，反向的L形第一级布线Ml (即，耦合有源区域(半导体区域3)AcP2下方的η型背栅区域nBG和ρ型背栅区域pBG的第一级布线Ml)上的第二插塞P2和将耦合到Drl和Acc2的共用源极/漏极区域的第一级布线Ml上的第二插塞P2经由第二级布线M2彼此耦合。这些第二级布线M2在其上分别具有第三插塞P3。其余第二插塞P2在其上分别具有第二级布线(焊盘区域)M2，并且第二级布线在其上具有第三插塞P3 (图17)。在第三插塞中，将耦合到Lol和Drl的共用栅极电极G的第三插塞P3在该第三插塞上具有第三级布线M3，而将耦合到Lo2和Dr2的共用栅极电极G的第三插塞P3在该第三插塞上具有第三级布线M3 (图18)。这些第三级布线M3通过作为上层布线的字线(WL，在图18中未示出)彼此耦合。
将耦合到在图10的上侧上的Drl的源极/漏极区域的第三插塞P3在该第三插塞上具有作为第三级布线M3的接地电势线(VSS)，而将耦合到在该图的下侧上的Dr2的源极/漏极区域的第三插塞P3在该第三插塞上具有作为第三级布线M3的接地电势线(VSS)。将耦合到在该图的下侧上的Accl的源极/漏极区域的第三插塞P3在该第三插塞上具有作为第三级布线M3的位线(BL)。将耦合到在该图的上侧上的Acc2的源极/漏极区域的第三插塞P3在该第三插塞上具有作为第三级布线M3的位线(/BL)。将耦合到在该图的上侧上的Lol的源极/漏极区域的第三插塞P3和将耦合到在该图的下侧上的Lo2的源极/漏极区域的第三插塞P3在这些第三插塞上具有作为第三级布线M3的电源电势线(Vdd)(图18)。这些第三级布线M3如图18所示在Y方向上延伸。因而，图10等中所示的第一插塞Pl经由第一至第三级布线(Ml至M3)的电耦合使得可以激活图I所示晶体管的耦合状态，并且实现图10所示四个晶体管中每个晶体管的栅极电极G和背栅区域⑶之间的电耦合以及向阱区域(well)施加预定电势。如上所述，图16至图18示出了能够激活图15所示第一插塞Pl之间的耦合状态的布线布局的一个示例。可以对该布线布局进行各种修改。例如，在图19至图21中示出另一布线布局。图19至图21为示出本实施例的SRAM存储器单元的另一配置的平面图。图19示出第一级布线Ml和第二插塞P2的布置。图20示出第二级布线M2和第三插塞P3的布置。图21示出第三级布线M3的布置。图19至图21中由虚线所示的基本矩形区域为存储器单元区域。通过将图10和图19至图21的平面图在它们的存储器单元区域处彼此覆盖，可以使得每个图中指示的图案的位置关系清楚。电耦合关系类似于图I、图15等中详细描述的电耦合关系，从而这里省略对图19至图21中图案的布局的详细描述。与图19至图21中所示的布线布局相比，图16至图18所示的布局在布线对称性上优良，便于设计和制造，并且有助于改善器件的特性。例如，图10和图16至图18所示的图案形状关于存储器单元区域的中心点对称布置。[存储器单元阵列的配置]图22是示出本实施例的SRAM存储器单元阵列的概念的平面图。如图22所示，假设参照图10、图15等描述的存储器单元区域由“F”表示，则存储器单元区域在存储器单元阵列中在该图中的垂直方向(Y方向)上重复布置，同时关于在X方向(关于X轴映射)延伸的线(X轴)对称地布置它们。此外，存储器单元区域在图中的水平方向(X方向)上重复布置，同时关于在Y方向(关于Y轴映射)上延伸的线(Y轴)对称地布置它们。由“F”指示的存储器单元区域(由虚线围绕的矩形区域)的布局和横截面结构如参照图10、图15等的平面图以及图11和图12的横截面图具体描述的那样。在除了由“F”表示的存储器单元区域之外的存储器单元区域中，每个图案的形状关于X方向或Y方向中延伸的线对称地设置。如上所述,存储器单元区域中的每个讲区域(Pwell、Nwell、Pwell)在Y方向上延伸。存储器单元区域外部的P阱与相邻存储器单元区域中的P阱接触，从而当作为整个存储器单元阵列观察时，P阱区域(Pwell)和η阱区域(Nwell)似乎在X方向上交替布置。ρ阱区域Pwell主要在Y方向上延伸，但按照Z字形方式以预定宽度延伸。[对接通单元区域的描述]如参照图22描述的那样，在存储器单元阵列中布置多个单元区域。在存储器单元 阵列中，提供接通单元区域(供电区域)。经由接通单元区域，向每个阱区域供给预定电势(例如接地电势VSS或电源电势Vdd)。图23概念性地示出本实施例的SRAM存储器单元阵列中的接通单元区域的位置。如该图中所示，该接通区域(供电单元)针对布置在Y方向上的每η个存储器单元区域而布置，并且在X方向上重复布置，同时关于在Y方向上延伸的线对称地布置它。换言之，针对由mXn个存储器单元区域形成的阵列区域而布置一个接通单元区域，并且该接通单元区域在X方向上具有多个接通单元。在图23中，由“F”示出在X方向上布置的接通单元中的一个接通单元。图24至图27为示出本实施例的SRAM的接通单元(F’ )的配置的平面图。图24示出有源区域(供电部分，电势施加部分)AcS和第一插塞Plw的布置。图25示出第一插塞Plw、第一级布线Ml和第二插塞P2的布置。图26示出第二插塞P2、第二级布线M2和第三插塞P3的布置。图27示出第三插塞P3和第三级布线M3的布置。在这些附图中，通过按照预定图案将这些平面图彼此重叠，可以使得每个图中指示的图案的位置关系清楚。将注意到的是，由虚线围绕的矩形区域对应于一个接通单元，并且例如具有与存储器单元区域的尺寸相等的尺寸。在图24中，将耦合到位于有源区域AcS下方的ρ阱区域Pwell的第一插塞Plw的横截面部分(C-C)对应于图13。在图24中，将耦合到位于有源区域AcS下方的η阱区域Nell的第一插塞Plw的横截面部分(D-D)对应于图14。在存储器单元区域中，在Y方向上延伸的每个阱区域(Pwell、Nwell、Pwell)也在图24所示的接通单元中在Y方向上延伸，并且P讲区域(Pwell)、n讲区域(Nwell)和ρ讲区域(Pwell)在X方向上并排布置。在接通单元上，三个有源区域AcS在X方向上并排布置。这些有源区域(AcS)在它们之间具有元件隔离区域(STI)。换言之，通过元件隔离区域(STI)，划分有源区域(AcS)(参照图13和图14)。如上所述，有源区域(AcS)在其下方经由绝缘层BOX具有背栅区域BG(参照图13和图14)。该背栅区域BG也由元件隔离区域(STI)划分和隔离。背栅区域BG如上所述在其下方具有阱区域(Pwell、Nwell, Pwell)，但这些阱区域在元件隔离区域STI下方在Y方向上无中断地延伸。换言之，有源区域AcS (半导体区域3)的深度DAcS小于元件隔离区域STI的深度DSTI (DAcS < DSTI)。该背栅区域BG的深度DBG小于元件隔离区域STI的深度DSTI (DBG< DSTI)。阱区域的深度Dwell大于元件隔离区域STI的深度DSTI (Dwell < DSTI)。如从图13和图14也明白的那样，第一插塞Plw到达甚至每个阱区域，并且经由第一插塞Plw将预定电势(Vdd, Vss)施加到讲区域。换言之，经由该第一插塞Plw,每个讲区域固定在预定电势(Vdd，VSS)。更具体而言，每个第一插塞PlW在其上具有第一级布线Wl。第一级布线Wl在其上具有第二插塞P2 (图25)。该第二插塞P2在其上具有第二级布线M2 (焊盘区域)(图26)并且该第二插塞P2在其上具有第三级布线M3 (图27)。在第三级布线M3中，接地电势线(VSS)为在“存储器单元配置”栏中描述的接地电势线。在第三级布线M3中，电源电势线(Vdd)为在“存储器单元的配置”栏中描述的电源电势线。顺便提及，在接通单元上，在“存储器单元的配置”栏中描述的位线(第三级布线M3 (BL)、第三级布线M3 (/BL))延伸(图27)。
在X方向上延伸的虚栅极电极(虚栅极布线，虚栅极)可以布置在接通单元的元件隔离区域STI上。术语“虚栅极电极”是指提供在元件隔离区域(STI)上但无法作为晶体管操作的导电膜。该导电膜在与栅极电极的相同步骤中由相同材料制成。当设置该虚栅极电极时，由于以恒定的间隔重复栅极电极引起的平坦性导致布局规则性的改善。这导致具有改善特性的半导体器件的制造，同时减轻制造的变化。在这样的方式中，通过利用接通单元可以将η阱区域(Nwell)耦合到电源电势线(Vdd)并且将ρ阱区域(Pwell)耦合到接地电势线(VSS)。图24至图27所示的每个图案只是一个示例，可以采用其他布局。例如，接通单元的有源区域AcS可以具有与存储器单元的有源区域(AcPl，AcNl，AcN2，AcP2)的形状类似的形状。[存储器单元等的形成步骤]接下来，将在参照图28至图37所示的横截面图的同时，描述本实施例的SRAM存储器单元等的制造步骤，并且将使得本实施例的SRAM存储器单元等的配置更清楚。图28至图37为示出本实施例的SRAM的制造步骤的横截面图。图28至图31示出在开口部分的形成之前的步骤。图28对应于图10的A-A横截面，图29对应于图10的B-B横截面，图30对应于图24的C-C横截面，图31对应于图24的D-D横截面。图32和图33示出在晶体管的形成之前的步骤。图32对应于A-A横截面，图33对应于B-B横截面。图34至图37示出在第三级布线的形成之前的步骤。图34对应于A-A横截面，图35对应于B-B横截面，图36对应于C-C横截面，图37对应于D-D横截面。如图28至图31所示，制备SOI衬底。该SOI衬底如上所述具有支撑衬底I、绝缘层BOX和位于其上的半导体区域(元件形成区域)3。支撑衬底I例如为单晶硅衬底。绝缘层BOX例如为氧化硅膜并且它具有例如从约4nm至约20nm的膜厚度。半导体区域3例如为单晶娃层并且具有例如从约4nm至约20nm的厚度。接下来，在SOI衬底中形成元件隔离区域STI。通过该元件隔离区域STI，划分有源区域(Ac)。该元件隔离区域STI可以使用STI (浅沟槽隔离)工艺形成。具体而言，通过使用光刻和刻蚀，将到达支撑衬底I的元件隔离沟槽形成在SOI衬底中。元件隔离沟槽具有例如从约200nm到约500nm的深度。诸如氧化硅膜之类的绝缘膜形成在半导体衬底上以填充元件隔离沟槽。该氧化硅膜使用CVD(化学汽相沉积)等形成，并且具有例如从约300nm到约700nm的厚度。然后，通过化学机械抛光(CMP)移除在半导体衬底上形成的氧化硅膜的不必要部分。结果，可以形成仅在元件隔离沟槽中掩埋有氧化硅膜的元件隔离区域STI。该元件隔离沟槽具有例如从约200nm到约500nm的深度。在氧化硅膜形成步骤中，可以采用SA-CVD (亚常压化学汽相沉积)或HDP-CVD (高密度等离子体化学汽相沉积)。使用这样的工艺改善元件隔离沟槽中的掩埋性质。当元件隔离沟槽为细长和高纵横比的沟槽时，通过使用如下膜堆叠可以进一步改善掩埋性质，该膜堆叠是通过在由SA-CVD形成的膜上由HDP-CVD形成膜而得到的。备选地，在CMP步骤之后 ，可以使用氢氟酸刻蚀元件隔离区域STI的上部以改善其平坦度。接下来,在支撑衬底I中形成包含P型杂质(例如硼)的P讲区域(Pwell,半导体区域)和包含η型杂质(例如磷或砷)的η讲区域(Nwell,半导体区域)。ρ讲区域(Pwell)可以例如通过使用离子注入将P型杂质引入到支撑衬底I中而形成。例如，以从5Χ IO12/cm2到5Χ IO1Vcm2的浓度离子注入硼⑶，以形成具有从5X IO1Vcm3到5Χ IO1Vcm3的杂质浓度的P阱区域(Pwell)。这里使用的术语“杂质浓度”是指对应区域中的最大浓度。η阱区域(Nwell)可以例如通过使用离子注入将η型杂质引入到支撑衬底I中而形成。例如以从5Χ IO1Vcm2到5Χ 1013/cm2的浓度离子注入磷⑵或砷(As)，以形成具有从5X IO1Vcm3到5 X IO1Vcm3的杂质浓度的η讲区域(Nwell)。当引入杂质时，在半导体区域(元件形成区域)3的表面上形成诸如氧化硅膜之类的掩蔽膜(未图示)之后，经由该掩蔽膜进行离子注入。无需说，在不需要离子注入的区域中，根据需要形成掩膜以防止杂质引入到该区域中。在将离子范围的目标定在比元件隔离区域STI更深的位置处的同时，进行杂质的离子注入。当因而调整离子范围时，由于之后发生的杂质的扩散，阱区域的上端在元件隔离区域STI的底部上方并且散布到比元件隔离区域STI的底部更深的位置。如果离子范围无法通过一次离子注入调整，则可以在改变离子注入能量的同时进行多次离子注入。术语“离子范围”是指当杂质(离子)进入将要注入的材料(这里为支撑衬底I)时，直到它们在材料中完全停止之前的杂质(离子)的平均距离。结果，这些阱区域的底部在比元件隔离区域STI更深的位置处，并且每个阱区域在Y方向上以预定深度延伸，同时在元件隔离区域STI下方无中断地延伸(参照图10)。接下来，在支撑衬底I中相对浅的位置处，即在绝缘层BOX和阱区域的底部之间，形成包含P型杂质(例如硼)的P型背栅区域PBG和包含η型杂质(例如磷或砷)的η型背栅区域nBG。ρ型背栅区域pBG可以例如通过使用离子注入将ρ型杂质引入到支撑衬底I中而形成。例如，以从5X1013/cm2到IXlO1Vcm2的浓度离子注入硼或铟(In)。η型背栅区域nBG可以例如通过使用离子注入将η型杂质引入到支撑衬底I中而形成。例如，以从5 X IO1Vcm2到IX IO1Vcm2的浓度离子注入例如磷、砷或锑(Sb)。如上所述，这些背栅区域BG的底部位于比元件隔离区域STI的底部更浅的位置处，并且每个背栅区域BG由元件隔离区域STI隔离。可以通过控制离子注入的注入能量来调整背栅区域的深度。通过将离子范围的目标定在比元件隔离区域STI的深度更浅的位置来控制注入能量，从而甚至通过之后杂质的扩散，背栅区域的底部都达到比元件隔离区域STI的底部更浅的位置。这里，在形成阱区域之后，形成背栅区域，反之亦然。优选地如上所述那样调整离子注入条件，以防止包括阱区域或背栅区域的杂质的注入到半导体区域3中。换言之，优选地不向半导体区域3中注入杂质，使得晶体管的沟道区域变为未掺杂。尽管可以将用于调整阈值电压的杂质注入到该半导体区域3 (将为沟道的区域)中，但在这种情况下，晶体管特性由于如上所述杂质浓度的变化而大大改变(参照图7)。另一方面，当把沟道区域制成未掺杂时，可以减小晶体管特性的变化。接下来，在第一插塞Plb的形成区域中形成开口部分OAb。如图28所示，将半导体区域3和绝缘层BOX从第一插塞Plb的形成区域中移除，以露出η型背栅区域nBG。此外，如图29所示，半导体区域3和绝缘层BOX从第一插塞Plb的形成区域移除以露出ρ型背栅区域pBGo在接通单元中，在第一插塞Plw的形成区域中形成开口部分OAw。具体而言，如图30所示，将半导体区域3、绝缘层BOX和η型背栅区域nBG从第一插塞Plw的形成区域中移除以露出P阱区域Pwell。此外，如图31所示，将半导体区域3、绝缘层BOX和ρ型背栅区域pBG从第一插塞Plw的形成区域移除以露出η讲区域Nwell。 讲区域(Nwell或Pwell)和背栅区域(nBG或pBG)可以在开口部分OAw和OAb的形成之后形成。接下来，如图32和图33所示，每个晶体管形成在半导体区域3的主表面上。首先，栅极绝缘膜GO形成在有源区域(Ac)的主表面上。作为该栅极绝缘膜G0，例如可以使用氧化硅膜。例如，通过使用热氧化，形成具有厚度例如为从约O. Inm到约2. 5nm的氧化硅膜。相反，可以采用CVD形成氧化硅膜。也可以使用通过用氮等离子体工艺将约3%到10%的氮引入到氧化硅膜中而得到的氮氧化硅膜。栅极绝缘膜GO可以由另一绝缘膜(例如，高介电常数膜)组成。栅极绝缘膜GO可以由氧化硅膜和其上的高介电常数膜(高k膜)的膜堆叠组成。在这种情况下，在通过热氧化形成具有厚度为约O. 5nm到约I. 5nm的氧化硅膜之后，通过使用CVD形成具有厚度约为O. 5nm到2. Onm的氧化铪膜(HfO2膜)等。备选地，栅极绝缘膜GO的组分可以随着区域而改变。接下来，由导电膜制成的栅极电极G形成在栅极绝缘膜GO上。作为栅极电极G，例如可以使用多晶硅膜。例如，通过使用CVD等在栅极绝缘膜GO上沉积具有厚度为约50nm至150nm的多晶硅膜以及然后对它们进行构图而形成栅极电极G。例如，利用诸如氮化硅膜之类的掩膜(未示出)作为掩膜，刻蚀导电膜。作为栅极电极G，可以采用金属膜。备选地，栅极电极G可以由多晶硅膜和金属膜的堆叠膜组成。取决于预期的晶体管特性，可以根据需要选择栅极电极G的材料。接下来，在栅极电极G两侧上的有源区域AcPl和AcP2中的每一个中形成η型轻掺杂杂质区域ΕΧ1。在使用栅极电极G(包括上部氮化硅膜)作为掩膜的同时，通过离子注入将η型杂质引入到每个有源区域(AcPl和AcP2)中，可以形成该η型轻掺杂杂质区域EX1。然后，在栅极电极G的两侧上的有源区域AcNl和AcN2中的每一个中形成ρ型轻掺杂杂质区域ΕΧ1。在使用栅极电极G作为掩膜的同时，通过离子注入将ρ型杂质引入到每个有源区域(AcNl和AcN2)中，可以形成该ρ型轻掺杂杂质区域EXl。接下来，在栅极电极G的两侧上的侧壁上形成侧壁SW。该侧壁SW由例如氮化硅膜制成。其可以通过例如CVD在栅极电极G上沉积诸如氮化硅膜之类的绝缘膜以及执行各向异性刻蚀以在栅极电极G的侧壁上留下绝缘膜作为侧壁SW而形成。当形成该侧壁SW时，沉积为侧壁的绝缘膜也可以保留在开口部分OAb和OAw中的每一个的侧壁上(未示出)。在从每个开口部分(OAb和OAw)露出底部之前没有引起任何问题。换言之，即使沉积为侧壁的绝缘膜保留，每个开口部分(OAb和OAw)也形成有大到足以防止完全填充的尺寸。因而，在开口部分中留有绝缘膜在从每个开口部分(OAb和OAw)露出底部之前不引起任何问题。然而，优选在开口部分上保留沉积为侧壁的绝缘膜，因为开口部分的侧壁可以受到绝缘膜的保护。接下来，在栅极电极G (包括在上部上的氮化硅膜)和侧壁SW的组合的两侧上在有源区域(AcPl和AcP2)的每一个中形成η型重掺杂杂质区域EX2。该η型重掺杂杂质区域ΕΧ2可以通过引入η型杂质(例如磷或砷)形成。例如，以从IX IO1Vcm2到IX IOlfVcm2的浓度离子注入磷、砷等。此外，在该组合的两侧上在有源区域(AcPl和AcP2)的每一个中形成P型重掺杂杂质区域EX2。该ρ型重掺杂杂质区域EX2可以通过以该组合作为掩膜通过离子注入引入P型杂质(例如硼)形成。例如，以从I X IO1Vcm2到I X IO1Vcm2的浓度离子注入硼。 重掺杂杂质区域EX2具有比轻掺杂杂质区域EXl的杂质浓度和深度更大的杂质浓度和深度。这些轻掺杂杂质区域EXl和重掺杂杂质区域EX2包括具有LDD (轻掺杂漏极)结构的源极/漏极区域。上述步骤基本完成六个晶体管(DrI，Accl, Lol, Lo2, Acc2和Dr2)。接下来，通过使用自对准娃化物(自对准娃化物Self Aligned Silicide)技术，将金属硅化物层13形成在栅极电极G和源极/漏极区域(EX2)上。当诸如氮化硅膜之类的掩膜(未示出)保留在栅极电极G上时，在去除该膜之后进行硅化。例如，在晶体管上形成诸如镍(Ni)膜之类的金属膜，之后进行热处理以在栅极电极G和Ni膜之间以及在源极/漏极区域(EX2)和Ni膜之间的接触区域中引起硅化反应。然后，移除已经保留不反应的Ni膜以形成硅化镍膜。接下来，如图34至图37所示，在开口部分OAw和OAb内部以及在各个晶体管(Drl，Accl, Lol, Lo2, Acc2和Dr2)上形成第一插塞Pl (包括Pig、SPUPlb和Plw)，并且然后在其上形成第一至第三级布线(Ml至M3)。首先，作为层间绝缘膜IL1，在开口部分OAw和OAb内部以及在各个晶体管(Drl，AccLLoI等)上形成氮化硅膜和氧化硅膜的膜堆叠。然后，在层间绝缘膜ILl中制成接触孔并且在包括该接触孔的内部的层间绝缘膜ILl上沉积导电膜。在形成接触孔时，将其形成在第一插塞Plb和Plw的形成区域中的开口部分OAb和OAw内部。这使得可以防止将掩埋在接触孔中的金属膜(第一插塞)与开口部分外部的区域(半导体区域3，背栅区域BG等)之间的电导通。作为导电膜，可以使用阻挡膜(未示出)和金属膜的膜堆叠。作为阻挡膜，例如可以使用Ti (钛)膜或TiN(氮化钛)膜或其膜堆叠。作为金属膜，例如可以使用W(钨)膜。通过CMP等移除除了在接触孔中沉积的导电膜之外的导电膜以利用导电膜填充接触孔，由此形成第一插塞Pl。接下来，在插塞Pl上形成第一级布线Ml。该第一级布线Ml可以通过对导电膜进行构图而形成。第一级布线Ml可以形成为掩埋布线(大马士革布线)。接下来，在第一级布线Ml上形成层间绝缘膜IL2之后，形成第二插塞P2和第二级布线M2。第二插塞P2可以如在第一插塞Pl的形成中那样在层间绝缘膜IL2中形成。第二级布线M2可以如形成第一级布线Ml那样形成。该第二级布线M2可以形成为掩埋布线。在这种情况下，可以使用所谓的双大马士革工艺，其中通过利用导电膜填充接触孔和布线沟槽，同时形成第二插塞P2和第二级布线M2。接下来，在第二级布线M2上形成层间绝缘膜IL3之后，形成第三插塞P3和第三级布线M3。第三插塞P3可以以类似于形成第一插塞Pl的方式形成在层间绝缘膜IL3中。该第三级布线M3可以形成为掩埋布线。此时，可以采用所谓的双大马士革工艺，其中通过利用导电膜填充接触孔和布线沟槽，同时形成第三插塞P3和第三级布线M3。对于形成包括上述横截面结构的图案的步骤不施加任何限制，并且可以根据需要对它们进行互换或者修改。
(第二实施例)在第一实施例中，在其中布置包括SRAM的η型晶体管(Drl)的半导体区域3下方，经由绝缘层BOX布置η型背栅区域nBG，并且在其下方布置P阱区域Pwell (参照图2)，但它们的导电类型可以反转。具体而言，在其中布置η型晶体管的半导体区域3下方，经由绝缘层BOX布置ρ型背栅区域PBG，并且在该ρ型背栅区域pBG下方布置η阱区域Nwell。在该η型晶体管中，该晶体管(Drl)的栅极电极G电耦合到其下方的ρ型背栅区域PBG并且η阱区域固定在电源电势(Vdd)。而且在该情况下，可以产生与第一实施例的优势类似的优势。具体而言，可以动态地控制背栅电势使得当晶体管处于导通状态时它变低并且当晶体管处于截止状态时它变高。在阱区域和背栅区域之间不施加正向偏压，从而可以减小它们之间的泄漏电流。此外，在该情况下，η型晶体管的阈值电势(Vth)增加，这在阈值电势(Vth)必须设计为高时是优选的。由于阈值电势(Vth)增加，可以抑制关态电流。在第一实施例中，在其中布置包括SRAM的ρ型晶体管(Lol等)的半导体区域3下方，经由绝缘层BOX布置ρ型背栅区域pBG，并且在该ρ型背栅区域pBG下方，布置η阱区域Nwell(参照图4)。它们的导电类型可以反转。这意味着，在其中布置ρ型晶体管的半导体区域3下方，经由绝缘层BOX布置η型背栅区域nBG，并且在该η型背栅区域nBG下方，布置ρ阱区域Pwell。在该ρ型晶体管中，该晶体管的栅极电极G电耦合到位于其下方的η型背栅区域nBG，此外ρ阱区域Pwell固定在接地电势(VSS)。同样在该情况下，可以产生与第一实施例类似的优势。换言之，可以动态地控制背栅电势，使得当晶体管处于导通状态时使得阈值电势(Vth)更低，并且相反，当晶体管处于截止状态时使得阈值电势更高。此外，由于没有在阱区域与背栅区域之间施加正向偏压，所以可以减小它们之间的泄漏电流。此外，在该情况下，η型晶体管的阈值电势(Vth)增加，这在阈值电势(Vth)必需设计为高时是优选的。由于阈值电势(Vth)增加，可以抑制关态电流。在本实施例中，除了阱区域和背栅区域的导电类型与第一实施例中的相反之外，配置类似于第一实施例的配置。因此省略对配置的详细描述。(第三实施例)
在第一实施例中，有源区域(Ac)是梯形的(参照图10)，但它可以具有其它形状。图38是示出该实施例的SRAM的配置的平面图。在图38中，有源区域AcPl具有台阶差。第一插塞Plb的布置部分具有增加的宽度。换言之，有源区域AcPl具有宽部分从而在一个Y方向端部处的X方向宽度(长度)大于在另一 Y方向端部处的X方向宽度。在图38中，宽部分存在于该图的上部中。有源区域AcP2也具有台阶差。第一插塞Plb的布置部分具有增加的宽度。换言之，有源区域AcP2具有宽部分从而在一个Y方向端部处的X方向宽度(长度)大于在另一Y方向端部处的X方向宽度。在图38中，宽部分存在于该图的下部中。这意味着，该区域在与有源区域AcPl相对侧的端部处具有宽部分。在第一实施例中和图38中，在存储器单元区域中，η阱区域Nwell倾斜(平行四边形)，但η阱区域可以具有矩形形状。通过使η阱区域倾斜(平行四边形)以应对有源区域(Ac)的宽部分(突出)，Χ方向上的存储器单元区域的长度减小，导致存储器单元的面积 减小。(第四实施例)在第一实施例中，在开口部分OAb和OAw的形成之后，形成层间绝缘膜ILl以及第一插塞Plb和Plw。可以在层间绝缘膜ILl中形成用于第一插塞Plb和Plw的接触孔，而无需提供开口部分OAb和OAw。这意味着，可以形成从阱区域(well)到背栅区域(BG)的深度不同的接触孔。图39至图42为示出本实施例的SRAM的制造步骤的横截面图。图39对应于例如图10的A-A横截面，图40对应于图10的B-B横截面。图41对应于例如图24的C-C横截面，图42对应于图24的D-D横截面。如图中所示，在形成元件隔离区域STI、背栅区域(BG)和阱区域(well)之后，在半导体区域3上形成各个晶体管(Lol，Lo2, Accl，Acc2, Drl和Dr2)。然后，在各个晶体管(Drl，Accl, Lol等)上形成氮化硅膜和氧化硅膜的膜堆叠作为层间绝缘膜IL1。然后，在层间绝缘膜ILl中制作接触孔。当形成接触孔时，在第一插塞Plb的形成区域中，不仅移除层间绝缘膜ILl而且移除位于其下方的半导体区域3以及绝缘层Β0Χ，以形成甚至到达背栅区域(pBG或nBG)的接触孔。在接通单元的第一插塞Plw的形成区域中，不仅移除层间绝缘膜ILl而且移除位于其下方的半导体区域3、绝缘层BOX和背栅区域(pBG或nBG),以形成甚至到达讲区域(Nwell或Pwell)的接触孔。然后，氧化接触孔的内部以在接触孔的底部和侧壁上形成氧化硅膜20。进行各向异性刻蚀以从接触孔的底部移除氧化硅膜20。通过此步骤，利用氧化硅膜20覆盖从接触孔的侧壁露出的背栅区域(pBG或nBG)和半导体区域3。这使得可以防止第一插塞Plb或Plw与半导体区域3或背栅区域BG之间的短路。代替氧化硅膜20，可以形成侧壁膜(未示出)。在该情况下，通过在包括接触孔的内部的层间绝缘膜ILl上沉积诸如薄氮化硅膜之类的绝缘膜，之后进行各向异性刻蚀，在接触孔的侧壁上形成侧壁膜。同样在该情况下，可以防止掩埋在接触孔中的导电膜(第一插塞Plb、Plw)与半导体区域3或背栅区域BG等之间的短路。(第五实施例)在第一实施例中，同样在接通单元区域中，背栅区域(BG)的导电类型与下面的阱区域(well)的导电类型相反(参照图13和图14)，但它们可以是相同的。图43和图44是示出本实施例的SRAM的接通单元区域的横截面图。图43对应于例如图24的C-C横截面，图44对应于图24的D-D横截面。如图43所示，有源区域(AcS)在其下方经由绝缘层BOX具有ρ型背栅区域pBG，并且P型背栅区域在其下方具有P阱区域Pwell。该P型背栅区域pBG可以与有源区域AcNl或AcN2下方的ρ型背栅区域pBG同时形成(参照图12)。如图44所示，有源区域(AcS)在其下方经由绝缘层BOX具有η型背栅区域nBG，并且η型背栅区域在其下方具有η阱区域Nwell。该η型背栅区域nBG可以与有源区域AcPl或AcP2下方的η型背栅区域nBG同时形成(参照图11)。因而，在接通单元中，通过在阱区域(well)上布置具有相同导电类型的背栅区域(BG)，可以减小第一插塞Plw(接触孔)的深度。这意味着，如图43和图44所示，通过刻蚀层间绝缘膜ILl直到露出背栅区域(BG)以形成接触孔并利用导电膜填充该接触孔，可以形·成第一插塞Plw。在这种情况下，第一插塞Plw具有与第一插塞Plb的深度类似的深度。因而，在本实施例中，可以经由背栅区域(BG)实现来自第一插塞Plw的阱。(第六实施例)尽管不对上述实施例中详细描述的使用SRAM的半导体器件(包括半导体部件和电子器件)施加任何限制，但是可以将其并入例如具有包括微计算机的系统的半导体芯片或者SoC (片上系统)中。半导体芯片具有CPU (中央处理单元)、SRAM和逻辑电路(LOGIC)。除SRAM外，该芯片可以具有诸如EEPR0M(电可擦除可编程只读存储器)之类的另一存储器器件，或者它可以具有模拟电路。CPU也称为“中央处理单元”，并且其为计算机的大脑。该CPU从存储器器件读取命令、分析该命令并基于该命令执行计算或者控制。该CPU内部具有CPU核心(CUP核心)并且CPU核心内部具有SRAM。作为CPU核心中的SRAM，采用高性能SRAM。在上述实施例中具体描述的SRAM是适合的。这里并入有上述实施例中描述的SRAM的微计算机可以具有改善的特性。至此基于一些实施例已经具体描述了本发明人作出的本发明。然而，应注意的是，本发明并不限于这些实施例或者并不受这些实施例的限制。无需说，在不脱离本发明范围的情况下，可以对其进行各种修改。例如，可以在根据需要组合之后使用本实施例的配置。具体示例包括第四实施例的配置(图41和图42)和第五实施例的背栅区域的配置(BG，图43和图44)的组合。已经使用SRAM作为示例对上述实施例进行了描述。如从图2至图4中明白的那样，本实施例可以广泛地应用于具有晶体管(η沟道晶体管或ρ沟道晶体管)的半导体器件。本发明涉及半导体器件，特别是涉及具有在SOI衬底上布置的CMOS或SRAM的半导体器件。
权利要求
1.一种半导体器件，包括 (al)第一晶体管，耦合在第一电势和第一节点之间； (a2)第二晶体管，耦合在所述第一节点和比所述第一电势低的第二电势之间； (a3)第三晶体管，耦合在所述第一电势和第二节点之间； (a4)第四晶体管，耦合在所述第二节点和所述第二电势之间； (bl)第一有源区域，其由元件隔离区域围绕并且其中将布置所述第一晶体管； (b2)第二有源区域，其由所述元件隔离区域围绕并且其中将布置所述第二晶体管； (C)绝缘层，布置在所述第一有源区域和所述第二有源区域下方； (dl)第一半导体区域，经由所述绝缘层布置在所述第一有源区域下方并且由所述元件隔离区域围绕； (d2)第二半导体区域，经由所述绝缘层布置在所述第二有源区域下方并且由所述元件隔离区域围绕； (el)第三半导体区域，布置在所述第一半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置；以及 (e2)第四半导体区域，布置在所述第二半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置， 其中所述第一半导体区域耦合到所述第一晶体管的栅极电极， 其中所述第二半导体区域耦合到所述第二晶体管的栅极电极， 其中所述第三半导体区域是具有与所述第一半导体区域的导电类型相反的导电类型并且耦合到所述第一电势的区域，以及 其中所述第四半导体区域是具有与所述第二半导体区域的导电类型相反的导电类型并且耦合到所述第二电势的区域。
2.根据权利要求I所述的半导体器件，还包括 (b3)第三有源区域，其由元件隔离区域围绕并且其中将布置所述第三晶体管； (b4)第四有源区域，其由所述元件隔离区域围绕并且其中将布置所述第四晶体管； (c2)所述第三有源区域和所述第四有源区域在其下方具有所述绝缘层； (d3)第五半导体区域，经由所述绝缘层布置在所述第三有源区域下方并且由所述元件隔离区域围绕； (d4)第六半导体区域，经由所述绝缘层布置在所述第四有源区域下方并且由所述元件隔离区域围绕； (e3)第七半导体区域，布置在所述第五半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置；以及 (e4)第八半导体区域，布置在所述第六半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置； 其中所述第五半导体区域耦合到所述第三晶体管的栅极电极； 其中所述第六半导体区域耦合到所述第四晶体管的栅极电极； 其中所述第七半导体区域具有与所述第五半导体区域的导电类型相反的导电类型并且耦合到所述第一电势，以及 其中所述第八半导体区域具有与所述第六半导体区域的导电类型相反的导电类型并且耦合到所述第二电势。
3.根据权利要求I所述的半导体器件， 其中所述第一半导体区域包含P型杂质，所述第二半导体区域包含η型杂质，所述第三半导体区域包含η型杂质，并且所述第四半导体区域包含P型杂质。
4.根据权利要求2所述的半导体器件， 其中所述第一半导体区域和所述第五半导体区域包含P型杂质，所述第二半导体区域和所述第六半导体区域包含η型杂质，所述第三半导体区域和所述第七半导体区域包含η型杂质，并且所述第四半导体区域和所述第八半导体区域包含P型杂质。
5.根据权利要求I所述的半导体器件， 其中所述第一有源区域和所述第二有源区域无P型或η型杂质。
6.根据权利要求2所述的半导体器件， 其中所述第一有源区域、所述第二有源区域、所述第三有源区域和所述第四有源区域无P型或η型杂质。
7.根据权利要求2所述的半导体器件，还包括 (a5)第五晶体管，耦合在所述第一节点和第一位线之间，以及 (a6)第六晶体管，耦合在所述第二节点和第二位线之间。
8.根据权利要求7所述的半导体器件， 其中所述第五晶体管布置在所述第一有源区域中，并且所述第六晶体管布置在所述第三有源区域中。
9.根据权利要求8所述的半导体器件， 其中所述第五晶体管和第六晶体管的驱动电势高于所述第二晶体管和所述第四晶体管的驱动电势。
10.根据权利要求9所述的半导体器件， 其中所述第一有源区域、所述第二有源区域、所述第三有源区域和所述第四有源区域在第一方向上按照所述第二有源区域、所述第一有源区域、所述第三有源区域和所述第四有源区域的顺序布置。
11.根据权利要求10所述的半导体器件， 其中所述第一有源区域在与所述第一方向交叉的第二方向上延伸，并且在所述第二方向的一端处具有宽部分，使得在所述第二方向的一端处的第一方向宽度大于在所述第二方向的另一端处的第一方向宽度。
12.根据权利要求11所述的半导体器件， 其中所述第三有源区域在与所述第一方向交叉的第二方向上延伸，并且在与形成所述第一有源区域的所述宽部分的一侧相对的一侧上的端部处具有宽部分。
13.根据权利要求12所述的半导体器件， 其中所述第一有源区域在其所述宽部分处具有到达所述第一半导体区域的第一耦合部分，以及 其中所述第三有源区域在其所述宽部分处具有到达所述第五半导体区域的第二耦合部分。
14.根据权利要求13所述的半导体器件，其中所述第一半导体区域经由所述第一耦合部分耦合到所述第一晶体管的栅极电极，以及 其中所述第五半导体区域经由所述第二耦合部分耦合到所述第三晶体管的栅极电极。
15.根据权利要求13所述的半导体器件， 其中所述第二有源区域具有到达所述第二半导体区域的第三耦合部分，以及 其中所述第四有源区域具有到达所述第六半导体区域的第四耦合部分。
16.根据权利要求15所述的半导体器件， 其中所述第二半导体区域经由所述第三耦合部分耦合到所述第二晶体管的栅极电极，以及 其中所述第六半导体区域经由所述第四耦合部分耦合到所述第四晶体管的栅极电极。
17.根据权利要求2所述的半导体器件，包括存储器单元阵列，所述存储器单元阵列具有含所述第一晶体管至第六晶体管的多个存储器单元，并且其中所述存储器单元关于在所述第一方向上延伸的线重复地对称布置并且关于在所述第二方向上延伸的线重复地对称布置。
18.根据权利要求I所述的半导体器件，其中所述存储器单元阵列具有第一阵列区域和第二阵列区域，所述第一阵列区域具有在所述第一方向上的m个存储器单元和在所述第二方向上的η个存储器单元，所述第二阵列区域具有在所述第一方向上的m个存储器单元和在所述第二方向上的η个存储器单元，其中所述第一阵列区域和所述第二阵列区域在它们之间具有在所述第一方向上延伸的供电区域， 其中在所述供电区域中，所述第三半导体区域耦合到所述第一电势并且所述第四半导体区域耦合到所述第二电势。
19.一种半导体器件，包括 (al)第一晶体管，耦合在第一电势和第一节点之间； (a2)第二晶体管，耦合在所述第一节点和比所述第一电势低的第二电势之间； (a3)第三晶体管，耦合在所述第一电势和第二节点之间；和 (a4)第四晶体管，耦合在所述第二节点和所述第二电势之间；还包括 (bl)第一有源区域，其由元件隔离区域围绕并且其中将布置所述第一晶体管； (b2)第二有源区域，其由元件隔离区域围绕并且其中将布置所述第二晶体管； (C)绝缘层，布置在所述第一有源区域和所述第二有源区域下方； (dl)第一半导体区域，经由所述绝缘层布置在所述第一有源区域下方并且由所述元件隔离区域围绕； (d2)第二半导体区域，经由所述绝缘层布置在所述第二有源区域下方并且由所述元件隔离区域围绕； (el)第三半导体区域，布置在所述第一半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置；以及 (e2)第四半导体区域，布置在所述第二半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置， 其中所述第一半导体区域耦合到所述第一晶体管的栅极电极，其中所述第二半导体区域耦合到所述第二晶体管的栅极电极， 其中所述第三半导体区域是具有与所述第一半导体区域的导电类型相反的导电类型并且耦合到所述第二电势的区域，以及 其中所述第四半导体区域是具有与所述第二半导体区域的导电类型相反的导电类型并且耦合到所述第一电势的区域。
20.—种半导体器件，包括 (a)n沟道晶体管，布置在由元件隔离区域围绕的有源区域中； (b)第一半导体区域，经由所述绝缘层布置在所述有源区域下方并且由所述元件隔离区域围绕； (C)第二半导体区域，布置在所述第一半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置， 其中所述第一半导体区域耦合到所述η沟道晶体管的栅极电极，并且所述第二半导体区域具有与所述第一半导体区域的导电类型相反的导电类型。
21.一种半导体器件，包括 (a)p沟道晶体管，布置在由元件隔离区域围绕的有源区域中； (b)第一半导体区域，经由所述绝缘层布置在所述有源区域下方并且由所述元件隔离区域围绕； (C)第二半导体区域，布置在所述第一半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置， 其中所述第一半导体区域耦合到所述P沟道晶体管的栅极电极，并且所述第二半导体区域具有与所述第一半导体区域的导电类型相反的导电类型。
全文摘要
为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。
文档编号H01L27/11GK102891146SQ20121025999
公开日2013年1月23日 申请日期2012年7月20日 优先权日2011年7月22日
发明者堀田胜之, 岩松俊明, 槙山秀树 申请人:瑞萨电子株式会社