Ldmos器件及其制造方法
【专利摘要】本申请公开了一种LDMOS器件，在沟道和漏端之间具有第二导电类型的漂移区，所述漂移区的上表面水平，在所述漂移区中紧邻漏端分布有第一导电类型的漂移区埋层；从漏端到沟道的方向上所述漂移区埋层的深度递减，以使得LDMOS器件工作时漂移区总是完全被耗尽；所述第一导电类型、第二导电类型分别是p型、n型；或者相反。本申请还公开了所述LDMOS器件的制造方法。本申请的LDMOS器件可同时获得高击穿电压和低导通电阻，器件特性比传统器件有很大的提高。
【专利说明】LDMOS器件及其制造方法
【技术领域】
[0001]本申请涉及一种半导体集成电路器件,特别是涉及LDMOS (Laterally DiffusedM0S，横向扩散MOS晶体管)器件。
【背景技术】
[0002]LDMOS器件经常被用作功率开关器件。请参阅图la，这是一种现有的η型LDMOS器件的示意图。在P型衬底(或外延层)10中具有横向相邻的P型掺杂区11和η型漂移区12。η型漂移区12的上表面呈水平状。在P型掺杂区11的中间位置具有η型重掺杂源端19。栅氧化层13的一端在η型漂移区12之上，另一端在η型重掺杂源端19之上，中间部分在P型掺杂区11之上。栅氧化层13之上具有栅极14。栅氧化层13和栅极14的两侧具有侧墙15。在η型漂移区12远离P型掺杂区11的一端具有η型重掺杂漏端20。在ρ型掺杂区11远离η型漂移区12的一端具有ρ型重掺杂沟道引出端21。栅氧化层13下方的P型掺杂区11是器件的沟道。如将上述η型LDMOS器件的各部分掺杂类型变为相反，就是P型LDMOS器件。
[0003]如果在图1a的基础上增加一个η阱，该η阱在ρ型衬底(或外延层)10中，而η型掺杂区11’和P型漂移区12’均在该新增加的η阱中，其余各部分结构相同，但掺杂类型相反，则为P型LDMOS器件。
[0004]上述LDMOS器件是非沟道隔离型的，还有一类沟道隔离型的LDMOS器件。如果在图1a的基础上增加一个η阱，该η阱在ρ型衬底(或外延层)10中，而ρ型掺杂区11和η型漂移区12均在该新增加的η阱中，其余各部分结构相同，掺杂类型也相同，则为沟道隔离型的η型LDMOS器件。
[0005]为了减小功耗，需要LDMOS器件具有尽可能低的导通电阻。因此在器件设计时总是尽可能地减小漂移区的长度(图1a中的尺寸Α)、和/或提高漂移区的掺杂浓度，以降低漂移区的串联电阻。LDMOS器件都是高压器件，击穿电压是其重要的特性参数。为了提高击穿电压，需要LDMOS器件尽可能具有较大的漂移区长度和较低的漂移区掺杂浓度。显然，LDMOS器件的导通电阻和击穿电压是一对需要平衡的技术指标，现有的LDMOS器件难以兼顾。
【发明内容】
[0006]本申请所要解决的技术问题是提供一种全新结构的LDMOS器件，可以同时取得较低的导通电阻和较高的击穿电压。
[0007]为解决上述技术问题，本申请LDMOS器件在沟道和漏端之间具有第二导电类型的漂移区，所述漂移区的上表面水平，且在所述漂移区中紧邻漏端具有第一导电类型的漂移区埋层；从漏端到沟道的方向上所述漂移区埋层的深度递减，以使得LDMOS器件工作时漂移区总是完全被耗尽。
[0008]所述第一导电类型、第二导电类型分别是ρ型、η型；或者相反。[0009]本申请所述的LDMOS器件的制造方法包括如下步骤:
[0010]第I步，在第一导电类型的衬底中采用离子注入工艺形成横向相邻的第一导电类型的掺杂区和第二导电类型的漂移区；
[0011]第2步，在硅片上形成栅氧化层及其上的多晶硅栅极，栅氧化层横跨掺杂区和漂移区的分界线；
[0012]第3步，在栅氧化层和多晶硅栅极的两侧形成侧墙；
[0013]第4步，采用多次离子注入在漂移区的远离栅氧化层的一端形成第一导电类型的漂移区埋层；其在从漏端到沟道的方向上深度递减；
[0014]第5步，在掺杂区中的中间位置形成第二导电类型的重掺杂源端，重掺杂源端与漂移区之间且紧挨栅氧化层的那部分掺杂区就是LDMOS器件的沟道；
[0015]在漂移区远离栅氧化层的那一端形成第二导电类型的重掺杂漏端；
[0016]在掺杂区中远离栅氧化层的那一端形成第一导电类型的重掺杂沟道引出端；
[0017]所述第一导电类型、第二导电类型分别是ρ型、η型；或者相反。
[0018]本申请所述的LDMOS器件，由于漂移区的厚度从沟道到漏端递减，整个漂移区很容易全部耗尽，这使得漂移区可以承受较高的击穿电压。同时也可允许漂移区的掺杂浓度进一步提高，这使得器件的导通电阻得到较大幅度的降低。因此，本申请的LDMOS器件可同时获得高击穿电压和低导通电阻，器件特性比传统器件有很大的提高。
【专利附图】
【附图说明】
[0019]图1a是现有的非沟道隔离型的η型LDMOS器件的垂直剖面示意图；
[0020]图1b是图1a所示LDMOS器件在雪崩击穿时的耗尽区的示意图；
[0021]图2a是本申请的非沟道隔离型的η型LDMOS器件的垂直剖面示意图；
[0022]图2b是图2a所示LDMOS器件在漏端加高压时的耗尽区的示意图；
[0023]图3a?图3f是本申请的η型LDMOS器件(非沟道隔离)的制造方法的各步骤示意图。
[0024]图中附图标记说明:
[0025]10为ρ型硅衬底(或外延层)；11为P型沟道；12为η型漂移区；13为栅氧化层；14为多晶硅栅极；15为侧墙；16为漂移区埋层第一段；17为漂移区埋层第二段；18为漂移区埋层第三段；19为η型重掺杂源端；20为η型重掺杂漏端；21为ρ型重掺杂沟道引出端；91为第一离子注入区；92为第二离子注入区；93为第三离子注入区。
【具体实施方式】
[0026]现有的非沟道隔离型的η型LDMOS器件在雪崩击穿时的耗尽区如图1b所示。所述耗尽区即图1b中的左斜线填充区域，包括了 ρ型衬底(或外延层)10和η型漂移区12的一部分。该LDMOS器件的沟道会使得耗尽区向η型重掺杂漏端20的方向横向展开，η型漂移区12与ρ型衬底(或外延层)10所形成的ρη结又使得耗尽区向ρ型衬底(或外延层)10的方向纵向展开。η型漂移区12的掺杂浓度越大，所述耗尽区的横向和纵向尺寸越小。如η型漂移区12采用高浓度掺杂，则在η型重掺杂漏端20加高压时，即使该LDMOS器件发生雪崩击穿时还不能全部耗尽η型漂移区12。η型漂移区12中靠近η型重掺杂漏端20位置的表面区域将不能被耗尽。所述不能被耗尽的区域即图1b中的斜向延展的右斜线填充区域。由于η型漂移区12不能被完全耗尽，使得漂移区的等效长度小于η型漂移区12的物理长度，这使得η型漂移区12的电场过于集中，会大幅度增加η型漂移区12的电场强度，最终使器件的击穿电压较低。
[0027]现有的非沟道隔离型的ρ型LDMOS器件、沟道隔离型的η型LDMOS器件，具有同样的漂移区不能被完全耗尽的特点。
[0028]请参阅图2a，这是本申请所述的非沟道隔离型的η型LDMOS器件的示意图。在ρ型衬底(或外延层)10中具有横向相邻的ρ型掺杂区11和η型漂移区12。η型漂移区12的上表面呈水平状。在P型掺杂区11的中间位置具有η型重掺杂源端19。栅氧化层13的一端在η型漂移区12之上，另一端在η型重掺杂源端19之上，中间部分在ρ型掺杂区11之上。栅氧化层13之上具有栅极14。栅氧化层13和栅极14的两侧具有侧墙15。在η型漂移区12远离ρ型掺杂区11的一端具有η型重掺杂漏端20。在ρ型掺杂区11远离η型漂移区12的一端具有ρ型重掺杂沟道引出端21。栅氧化层13下方的ρ型掺杂区11是器件的沟道。其与现有的LDMOS器件的区别仅在于:η型漂移区12中紧邻着η型重掺杂漏端20分布有P型掺杂的漂移区埋层，其由横向相邻的第一段16、第二段17、第三段18组成。从η型重掺杂漏端20到沟道的方向上，所述ρ型掺杂的漂移区埋层的深度递减，相应地该方向上η型漂移区12的厚度递增，以使得LDMOS器件工作时η型漂移区12总是完全被耗尽。
[0029]图2a示例性地表示了 ρ型掺杂的漂移区埋层分为三段16、17、18，其数量可缩减为两段、或扩展为四段以上。
[0030]上述LDMOS器件是非沟道隔离型的，还有一类沟道隔离型的LDMOS器件。在图2a基础上增加η阱，该η阱在ρ型衬底(或外延层)10中，且包围ρ型掺杂区11和η型漂移区12，其余各部分结构相同，掺杂类型也相同，则形成了本申请的沟道隔离型的η型LDMOS器件。
[0031]在图2a基础上增加η阱，该η阱在ρ型衬底(或外延层)10中，且包围η型掺杂区11’和P型漂移区12’，其余各部分结构相同，但掺杂类型变为相反，则形成了本申请的ρ型LDMOS器件。
[0032]本申请所述的LDMOS器件的漂移区从沟道到漏端的厚度递减，这样设计的目的是:越靠近沟道的漂移区越容易被耗尽，因而可较厚；越靠近漏端的漂移区越难被耗尽，因而应较薄；最终目的是不论漂移区的掺杂浓度有多高，均使得LDMOS器件工作时，漂移区总是能够全部耗尽。在设计制造中，漂移区的掺杂浓度、LDMOS器件的工作电压、击穿电压等工作参数都是已知的，因而可以方便地计算得到漂移区的递减厚度，即得到漂移区埋层的递增深度。
[0033]图2所示的本申请的LDMOS器件中，所述漂移区埋层不能紧邻该LDMOS器件的沟道，两者之间必须具有一定距离。所述漂移区埋层的最大深度与重掺杂漏端的深度没有关联，两者之间可以是大于、等于或小于。所述漂移区的掺杂浓度越高，则漂移区埋层的起始点(就是最靠近栅氧化层13的那一端)越靠近重掺杂漏端，且漂移区埋层每一段的深度也越大。这是由于漂移区的掺杂浓度越高，就越难耗尽，因此需要更深的漂移区埋层帮助漂移区耗尽。在漂移区的掺杂浓度一定的情况下，无论漂移区埋层分为多少段，最靠近重掺杂漏端的那一段的深度不变，即漂移区埋层的最大深度只由漂移区的掺杂浓度决定。[0034]请参阅图2b，这是本申请的非沟道隔离型的η型LDMOS器件在漏端加高压时的耗尽区。所述耗尽区即图2b中的左斜线填充区域，包括了 ρ型衬底(或外延层)10和η型漂移区12的全部。这是由于η型漂移区12在靠近η型重掺杂漏端20的表面处形成了漂移区埋层(包括三段16、17、18)，这使得η型漂移区12的厚度从沟道到η型重掺杂漏端20的方向逐渐减小。越靠近沟道的η型漂移区12越容易耗尽，可较厚；而越靠近η型重掺杂漏端20的η型漂移区12越难耗尽，可较薄。这样可让η型漂移区12在LDMOS器件工作时能够全部耗尽，漂移区的等效长度与物理长度相同，这使得漂移区的电场分布均匀，会大幅度降低漂移区的电场强度，因而便实现了 LDMOS器件的较高的击穿电压。采用本申请所述的LDMOS器件后，还可以适当提高漂移区的掺杂浓度，从而在略微降低击穿电压的前提下获得更低的导通电阻，实现这两个技术指标的相对均衡。
[0035]下面以图2a所示的非沟道隔离型的η型LDMOS器件为例，介绍其制造方法:
[0036]第I步，请参阅图3a，在ρ型衬底10中采用离子注入工艺形成横向相邻的P型掺杂区11和η型漂移区12。优选地，采用多次离子注入与退火工艺，使得η型漂移区12的杂质分布是从η型漂移区12的表面到内部呈纵向的掺杂浓度递减，这一方面有利于实现低导通电阻，另一方面可帮助全部的η型漂移区12在工作时均被耗尽以实现高击穿电压。优选地，η型漂移区的掺杂浓度范围在I X IO16?I X IO18原子每立方厘米之间。
[0037]第2步，请参阅图3b，在硅片上热氧化生长或淀积一层氧化硅，在其上淀积一层多晶硅，采用光刻和刻蚀工艺形成栅氧化层13及其上的多晶硅栅极14。栅氧化层13的一端在P型掺杂区11上，另一端在η型漂移区12上，即其横跨ρ型掺杂区11和η型漂移区12的分界线。
[0038]第3步，请参阅图3c，在硅片上淀积一层介质材料，例如氮化硅，采用干法反刻工艺去除该层介质材料，从而在栅氧化层13和多晶硅栅极14的两侧由残留的介质材料形成侧墙15。
[0039]第4a步，请参阅图3d，在η型漂移区12中采用离子注入工艺形成第一离子注入区91。该第一离子注入区91位于η型漂移区12的远离栅氧化层13的一端，紧挨着η型漂移区12的边界。
[0040]第4b步，请参阅图3e，在第一离子注入区91中采用离子注入工艺形成第二离子注入区92。该第二离子注入区92位于第一离子注入区91的远离栅氧化层13的那一端，并且长度更小，深度更大。
[0041 ] 第4c步，请参阅图3f，在第二离子注入区92中采用离子注入工艺形成第三离子注入区93。该第三离子注入区93位于第二离子注入区92的远离栅氧化层13的那一端，并且长度更小，深度更大。
[0042]第5步，请参阅图2a，在ρ型掺杂区11中紧挨着侧墙15采用离子注入工艺形成η型重掺杂源端19。由于侧墙15的阻挡，η型重掺杂源端19在退火工艺之后位于ρ型掺杂区11的中间位置，栅氧化层13的一端位于η型重掺杂源端19之上，η型重掺杂源端19与η型漂移区12之间且在栅氧化层13之下的那部分ρ型掺杂区11就是LDMOS器件的沟道。
[0043]在η型漂移区12的远离栅氧化层13的那一端采用离子注入工艺形成η型重掺杂漏端20。或者说，是在第三离子注入区93中采用离子注入工艺形成η型重掺杂漏端20，该η型重掺杂漏端20位于第三离子注入区93的远离栅氧化层13的那一端。[0044]在ρ型掺杂区11中远离栅氧化层13的那一端采用离子注入工艺形成P型重掺杂沟道引出端21。
[0045]上述第4a至4c步为形成漂移区埋层的一个示例，其可根据漂移区埋层的分段数量而作相应增减。
[0046]优选地，重掺杂源端19、重掺杂漏端20的掺杂浓度在I X IO20原子每立方厘米以上。重掺杂沟道引出端21的掺杂浓度可以与此相同。
[0047]所述方法第3步形成侧墙的步骤，与第4a?4c步之间并无严格的先后顺序要求，其可以放到第4a?4c步之后进行，甚至穿插在第4a?4c步之间进行。
[0048]所述方法第I步、第5步的离子注入之后都有退火工艺。第I步优选为高温炉退火工艺，第5步优选为快速热退火(RTA)工艺。
[0049]结合图3d、图3e、图3f、图2a可知，第二离子注入区92是在第一离子注入区91的范围内形成的，第三离子注入区93是在第二离子注入区92的范围内形成的。最后就形成了如图2a所示的横向相邻的漂移区埋层的第一段16、第二段17、第三段18。其中漂移区埋层的第一段16就是第一离子注入区91中未被第二离子注入区92所覆盖的部分，漂移区埋层的第二段17就是第二离子注入区92中未被第三离子注入区93所覆盖的部分，漂移区埋层的第三段18就是第三离子注入区93未被η型重掺杂漏端20所覆盖的部分。
[0050]或者，请参阅图2a，也可采用另一种形成漂移区埋层的方法，即分多次离子注入，每次仅形成漂移区埋层的一段，漂移区埋层的每一段的深度满足从η型重掺杂漏端20到沟道的方向上递减的规律。优选地，先形成紧挨着η型重掺杂漏端20的漂移区埋层第三段18，再形成紧挨着漂移区埋层第三段18的漂移区埋层第二段17且深度变小，最后形成紧挨着漂移区埋层第二段17的漂移区埋层第一段16且深度最小。
[0051]将上述方法的第I步改为:先在ρ型衬底(或外延层)10中采用离子注入工艺形成η阱(未图示)，再在将η阱中采用离子注入工艺形成横向相邻的η型掺杂区11’和ρ型漂移区12’。以后各步骤相同，各部分掺杂类型与离子注入类型变为相反，则是本申请的非沟道隔离型的P型LDMOS器件的制造方法。
[0052]将上述方法的第I步改为:先在ρ型衬底(或外延层)10中采用离子注入工艺形成η阱(未图示)，再在将η阱中采用离子注入工艺形成横向相邻的ρ型掺杂区11和η型漂移区12。以后各步骤相同，各部分掺杂类型与离子注入类型相同，则是本申请的沟道隔离型的η型LDMOS器件的制造方法。
[0053]以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【权利要求】
1.一种LDMOS器件，在沟道和漏端之间具有第二导电类型的漂移区，所述漂移区的上表面水平，其特征是，在所述漂移区中紧邻漏端分布有第一导电类型的漂移区埋层；从漏端到沟道的方向上所述漂移区埋层的深度递减，以使得LDMOS器件工作时漂移区总是完全被耗尽； 所述第一导电类型、第二导电类型分别是P型、η型；或者相反。
2.根据权利要求1所述的LDMOS器件，其特征是，从漏端到沟道的方向上所述漂移区的厚度递增。
3.根据权利要求1所述的LDMOS器件，其特征是，所述漂移区的掺杂浓度越高，则所述漂移区埋层的起始点越靠近重掺杂漏端，且漂移区埋层的深度也越大；反之亦然。
4.根据权利要求1所述的LDMOS器件，其特征是，所述漂移区埋层离子注入区的最大深度只由漂移区的掺杂浓度决定。
5.根据权利要求1所述的LDMOS器件，其特征是，所述漂移区埋层由两段以上的离子注入区组成，且从漏端到沟道的方向上所述多段离子注入区的深度递减。
6.如权利要求1所述的LDMOS器件的制造方法，其特征是，包括如下步骤: 第I步，在第一导电类型的衬底中采用离子注入工艺形成横向相邻的第一导电类型的掺杂区和第二导电类型的漂移区； 第2步，在硅片上形成栅氧化层及其上的多晶硅栅极，栅氧化层横跨掺杂区和漂移区的分界线； 第3步，在栅氧化层和多晶硅栅极的两侧形成侧墙； 第4步，采用多次离子注入在漂移区的远离栅氧化层的一端形成第一导电类型的漂移区埋层；其在从漏端到沟道的方向上深度递减； 第5步，在掺杂区中的中间位置形成第二导电类型的重掺杂源端，重掺杂源端与漂移区之间且紧挨栅氧化层的那部分掺杂区就是LDMOS器件的沟道； 在漂移区远离栅氧化层的那一端形成第二导电类型的重掺杂漏端； 在掺杂区中远离栅氧化层的那一端形成第一导电类型的重掺杂沟道引出端； 所述第一导电类型、第二导电类型分别是P型、η型；或者相反。
7.根据权利要求6所述的LDMOS器件的制造方法，其特征是，所述方法第4步中，每次离子注入都形成一个离子注入区，且下一次离子注入区在本次离子注入区的范围内但长度更小、深度更深； 或者，所述方法第4步中，每次离子注入都形成一个离子注入区，且下一次离子注入区紧邻着本次离子注入区深度单调变化。
8.根据权利要求6所述的LDMOS器件的制造方法，其特征是，所述方法第I步中，采用多次离子注入与退火工艺，使漂移区的杂质分布是从漂移区表面到内部呈纵向的掺杂浓度递减。
9.根据权利要求6所述的LDMOS器件的制造方法，其特征是，将所述方法第I步改为:在第一导电类型的衬底中采用离子注入工艺形成第二导电类型的阱，在该阱中以离子注入工艺形成横向相邻的第一导电类型的掺杂区和第二导电类型的漂移区；其余各步骤不变； 或者，将所述方法第I步改为:在第一导电类型的衬底中采用离子注入工艺形成第二导电类型的阱，在该阱中以离子注入工艺形成横向相邻的第二导电类型的掺杂区和第一导电类型的漂移区；其余各步骤中的掺杂类型变为相反。
10.根据权利要求6所述的LDMOS器件的制造方法，其特征是，所述方法第I步中，漂移区的掺杂浓度范围在1 X IO16~1 X IO18原子每立方厘米之间； 所述方法第5步中，重掺杂源端和重掺杂漏端的掺杂浓度在I X IO20原子每立方厘米以上。
【文档编号】H01L21/336GK103633136SQ201210297088
【公开日】2014年3月12日 申请日期:2012年8月20日 优先权日:2012年8月20日
【发明者】钱文生 申请人:上海华虹宏力半导体制造有限公司