专利名称：用于功率半导体装置的边缘终端结构的制作方法
技术领域：
本申请通常涉及半导体装置和用于制造这样的装置的方法。更特别地，本申请描述了用于功率半导体装置(功率半导体器件)的边缘终端结构(edge terminationstructures)和用于制造这样的结构的方法。
背景技术：
在很多种电子设备中都使用包含集成电路(IC)或分立器件的半导体装置。IC装置(或芯片，或分立器件)包括已在半导体材料的基板的表面中制造的小型电路。该电路由许多重叠层组成，包括，包含可扩散到基板中的掺杂剂的层(叫做扩散层)，或包含植入基板中的离子的层(植入层)。其他层是导体(多晶硅或金属层)，或导电层之间的连接(通路(通孔)或接触层)。可在使用许多步骤的组合的逐层エ艺中制造IC装置或分立器件，包括生长层、成像、沉积、蚀刻、掺杂和清洁。典型地，使用硅片作为基板，并利用光刻法将基板的不同区域标记为是掺杂的，或沉积并限定多晶硅、绝缘体或金属层。功率半导体装置通常在电路中用作开关或整流器。当与电路板连接时，其可在很多设备中使用，包括汽车用电子设备、磁盘驱动器和电源。可在已在基板中产生的沟槽中形成一些功率半导体装置。使沟槽结构吸引人的ー个特征是，电流垂直地流过沟槽中的装置的通道。这允许比电流水平地流过通道然后垂直地流过漏极的其他半导体装置更高的単元和/或电流通道密度。更大的单元和/或电流通道密度通常意味着在每单位面积的基板中可以制造更多装置和/或电流通道，从而增加功率半导体装置的电流密度。
发明内容
本申请描述了 用于功率半导体装置的边缘终端结构和用于制造这样的结构的方法。功率半导体装置(或功率装置)包括在其上具有外延层的基板；形成在外延层中的基本上平行的有源沟槽阵列(ー排形成在外延层中的基本上平行的有源沟槽)，其中所述有源沟槽包括具有绝缘栅极导电层的晶体管结构；有源沟槽附近的超结或屏蔽区域(super junction or shielded region);有源沟槽周围的外围沟槽(peripheral trench)；以及外延层的上表面内的源极接触区域，其中，栅极导电层在超结或屏蔽区域的上方并在周围外围沟槽的上方延伸。这样的构造允许在包含PN超结结构的功率MOSFET装置中以宽范围的击穿电压使用边缘终端结构。
按照附图，可更好地理解以下描述，其中图1示出了用于制造包含基板和外延(或“印i”)层的半导体结构的方法的ー些实施方式，其中在外延层的上表面上具有掩模；图2示出了用于制造包括两个沟槽结构的半导体结构的方法的一些实施方式；图3至图4示出了用于制造具有形成于沟槽中和沟槽上的氧化物层的半导体结构的方法的一些实施方式；图5示出了用于制造具有形成于沟槽中的栅极导体的半导体结构的方法的ー些实施方式；图6示出了用于制造具有形成于外延层中的P区域的半导体结构的方法的ー些实施方式；图7A、图7B和图8示出了用于制造具有有源沟槽和外围沟槽的半导体结构的方法的一些实施方式；图9和图10示出了图8所示的半导体结构的ー些横截面图；图11示出了包含过渡点和源极接触区域的半导体结构；图12示出了包含终端结构的平面半导体结构的ー些实施方式。附图示出了半导体装置和用于制造这种装置的方法的具体方面。与以下描述ー起，附图示出并说明了该方法和通过这些方法制造的结构的原理。在图中，为了清楚起见，放大了层和区域的厚度。不同附图中的相同的參考数字代表相同的元件，因此，将不再重复其描述。如在这里使用的术语“在…之上”、“附接至…….”或“与…耦接(接合)”，ー个物体(例如，材料、层、基板等)可在另一物体之上，附接至另一物体，或与另一物体耦接，不管该物体是直接在另ー物体之上，附接至另一物体，或与另一物体耦接，还是在该物体和另一物体之间存在一个或多个插入的物体(中介物体)。而且，如果提供的话，方向(例如，在…上方、在…下方、顶部、底部、侧面、向上、向下、在…之下、在…之上、上、下、水平的、垂直的、“x”、“y”、“z”等)是相对的，并且仅通过实例提供，并且，是为了易于说明和讨论，而不是限制性的。另外，在參考元件(要素)(例如，元件a、b、c)的列表的情况下，这种參考g在包括任何一个所列出的元件(要素)本身，少于所有所列出的元件的任何组合，和/或所有所列出的元件的组合。
具体实施例方式以下描述提供了特定细节，以便提供充分的理解。然而，技术人员将理解，可以不采用这些特定细节的情况下实现并使用半导体装置和制造并使用该装置的相关方法。实际上，通过改进所示装置可将该半导体装置和相关方法应用于实践中，并且，该半导体装置和相关方法可以与本行业中通常使用的任何其他设备和技术一起使用。例如，虽然说明书涉及沟槽MOSFET装置，但是，可对形成在沟槽中的其他半导体装置进行改迸，例如，静电感应晶体管(SIT)装置、 静电感应晶闸管(SITh)装置、IGBT装置、BJT装置、BSIT装置、JFET装置和晶闸管装置。在图1至图11中示出了用于功率半导体装置的边缘终端结构和用于制造这种结构的方法的一些实施方式。这些实施方式可用于许多功率半导体装置，包括这里描述的那些。而且，这些边缘终端结构可以与在美国专利申请号12/841，774、12/707，323和12/629，232中描述的包含超结结构的那些半导体装置一起使用，将这些专利的全部公开内容结合于此以供參考。在一些实施方式中，如图1所示，当首先提供半导体基板105时，该方法开始。可在本发明中使用本领域已知的任何基板。适当的基板包括硅片、外延Si层、粘结晶片，例如在绝缘体上的硅结构(SOI)技术中使用的，和/或非晶硅层，所有这些可以是掺杂的或未掺杂的。而且，可使用任何其他用于电子装置中的半导体材料，包括Ge、SiGe、SiC、GaN、GaAs、InxGayAsz、AlxGayAsz，和/或任何纯半导体或化合物半导体，例如II1-V或I1-VI及其变体。在一些实施方式中，可用任何n型掺杂剂使基板105重掺杂。在一些实施方式中，基板105包括一个或多个位于其上表面上的外延(印i) Si层(分别或共同示出为外延层110)。例如，在基板105和外延层110之间可以存在轻掺杂的p外延层。可以使用本领域任何已知的方法，包括任何已知的外延沉积方法，提供ー个或多个外延层110。可以用p型掺杂剂使ー个或多个外延层轻掺杂。接下来，如图2所示，可以在外延层110中形成第一沟槽结构120 (或有源沟槽)。第一沟槽120的底部可以到达外延层110或基板105中的任何地方。可以通过任何已知的方法来形成第一沟槽结构120。在一些实施方式中，可以在外延层110的上表面上形成掩模115。可以通过首先沉积ー层期望的掩模材料，然后利用光刻法和蚀刻处理使其形成图案，来形成掩模115，从而对掩模115形成期望的图案。在完成用来产生沟槽120的蚀刻处理之后，已在相邻沟槽120之间形成台式晶体管结构(mesa structure) 112。然后，可以通过任何已知的方法来蚀刻外延层110，直到第一沟槽120已在外延层110 (或基板105)中达到期望的深度和宽度为止。可以控制沟槽120的深度和宽度，以及宽度与深度的纵横比，使得，由此之后沉积的氧化物层适当地填充沟槽并避免形成空穴。在一些实施方式中，第一沟槽结构120的深度可以在约0.1到约IOOiim的范围，并且宽度可以在约0.1到约50iim的范围。对于这样的深度和宽度，沟槽的纵横比可以在约1:1到约1:50的范围。在一些实施方式中，可以在第一沟槽结构120的同时形成第二沟槽结构122(或外围沟槽)。在一些构造中，第二沟槽结构122的深度可以与第一沟槽结构120的深度基本上相同。在其他构造中，第二沟槽结构122的深度可大于第一沟槽结构120的深度。在ー些实施方式中，第二沟槽结构122的深度可比第一沟槽结构的深度大可达约100%。在其他实施方式中，第二沟槽结构122的深度可比第一沟槽结构的深度大可达约5%。在一些实施方式中，沟槽120/122的侧壁与外延层110的上表面不垂直。相反，沟槽侧壁相对于外延层110的上表面的角度的范围可以是从约90度(垂直侧壁)到约60度。可以控制沟槽角度，由此之后沉积的氧化物层或任何其他材料适当地填充沟槽并避免形成空穴。 在一些实施方式中，如图2所示，第一沟槽结构120的侧壁可以掺杂有n型掺杂齐U，使得在第一沟槽120的侧壁附近的外延层110中形成侧壁掺杂剂区域125。可选地，第ニ沟槽结构122的侧壁也可以掺杂有n型掺杂剂，使得在侧壁附近的外延层110中形成侧壁掺杂剂区域126。可以使用任何将p型掺杂剂植入至期望宽度的掺杂处理来进行侧壁掺杂处理。在掺杂处理之后，可以通过任何已知的扩散或推进(驱入)处理来进ー步扩散掺杂齐U。可以调节侧壁掺杂剂区域125/126的宽度，使得当半导体装置关闭且阻止电流时，可部分地或完全地耗尽任何沟槽附近的台式晶体管112。侧壁掺杂剂的存在帮助形成具有轮廓分明的PN结的PN超结结构，如在这里提到的ー些美国专利申请中描述的。在其他构造中，可以在侧壁上利用薄外延生长处理来形成具有轮廓分明的PN结的PN超结结构，如在这里提到的ー些美国专利申请中描述的。可以使用本领域中已知的任何方法(エ艺)来去除掩模115。于是，如图3所示，当n型掺杂剂从侧壁和底部基板扩散时，掺杂剂区域125和126可并入如图3所示的底部n型区域中。可以在沟槽120/122中形成氧化物层130 (或其他绝缘或半绝缘材料)。可以通过本领域已知的任何方法来形成氧化物层130。在一些实施方式中，可以通过沉积氧化物材料来形成氧化物层130，直到其溢出沟120/122。可以将氧化物层130的厚度调节至填充沟槽120/122所需的任何厚度。可以使用任何已知的沉积方法来执行氧化物材料的沉积，包括任何化学气相沉积(CVD)エ艺，例如可在沟槽内产生高度共形的阶梯覆盖的SACVD。如果需要的话，可以使用回流处理使氧化物材料回流，这将帮助减少氧化物层130内的空穴或缺陷。在已经沉积氧化物层130之后，可以使用回蚀刻处理(回蚀エ艺)来去除第一沟槽120上方和第一沟槽120中的多余的氧化物材料。在回蚀刻处理之后，在第一沟槽120的底部中形成氧化物区域140，如图4所示。除了在第一沟槽120上方的区域中的回蚀刻处理(之前或之后)之外，或代替该回蚀刻处理，可以使用平面化处理(平坦化工艺)，例如，本领域已知的任何化学和/或机械抛光。可选地，可以在沉积氧化物层130之前形成高质量的氧化物层。在这些实施方式中，可以通过在包含氧化物的气氛中氧化外延层110来形成高质量的氧化物层，直到已经生长所需厚度的高质量氧化物层。可以使用高质量的氧化物层来改进氧化物集成度和占空系数，从而使得氧化物层130成为更好的绝缘体。然而，在第二沟槽结构122的情况下，对氧化物层130不执行去除处理。相反，氧化物层130留在第二沟槽122中及其上方，如图4所示，并形成氧化物层132。在一些实施方式中，氧化物层132的厚度的范围可达约5 iim。在其他实施方式中，氧化物层132的厚度的范围可达约5000 A。在第一沟槽120中形成底部氧化物区域140之后，可在未被底部氧化物层140覆盖的沟槽120的暴露侧壁上生长栅极绝缘层(例如栅极氧化物层133)，如图4所示。可以通过任何氧化沟槽120的侧壁中的暴露的硅直到生长所需厚度的方法来形成栅极氧化物层133。在第二沟槽122中不形成栅极绝缘层。然后，可以在沟槽120的中间或上部中并在底部氧化物区域140上沉积导电层。导电层可以包括本领域已知的任何导电和/或半导体材料，包括任何金属、硅化物、半导体材料、掺杂的多晶硅，或它们的组合。可以通过任何已知的沉积エ艺来沉积该导电层，包括化学气相沉积エ艺(CVD、PECVD, LPCVD等)或使用所需的金属作为溅射靶的溅射エ艺。在一些构造中，导电层在第二沟槽122上方的氧化物层132的部分上延伸，如下面更详细地说明的。可以沉积该导电层，使得其填充第一沟槽120的上部并在该上部的上方溢出。然后，可以使用本领域中已知的任何方法由导电层形成栅极150 (或栅极导体)。在一些实施方式中，可以使用本领域已知的任何方法，包括任何回蚀刻方法，通过去除导电层的上部来形成栅极150。该去除方法的结果是，留下覆盖沟槽120中的第一氧化物区域140并夹在栅极氧化物层133之间的导电层(栅极150)，如图5所示。在一些构造中，可以形成栅极导体，使得其上表面与外延层110的上表面基本上在同一平面。然后，可在外延层110的上部中形成p型掺杂剂区域145，如图6所示。可以使用本领域已知的任何方法来形成P型掺杂剂区域145。在一些实施方式中,可通过植入然后通过扩散处理来形成P掺杂剂区域145，该扩散处理从植入区域扩散p型掺杂剂。
然后，可以使用本领域已知的任何方法在第一沟槽120中形成晶体管(即MOSFET)结构的剩余部分。在第二沟槽122中不形成MOSFET结构。在一些实施方式中，可以通过在外延层110的暴露的上表面上形成接触区域，来完成MOSFET结构。然后，使栅极的上表面覆盖有重叠的绝缘层，并用来形成绝缘帽。然后，可以蚀刻接触区域和P掺杂剂区域145，以形成插入区域。然后，可以在绝缘帽和接触区域的上部的上方沉积源极层(或区域)。并且，在已经形成源极层之后(或之前)，可以使用本领域已知的任何方法在基板的背面上形成漏极。这些方法可以形成图7A和图7B所示的半导体结构200。在图7A和图7B的顶视图中未示出其他装置部件，使得可清楚地看到沟槽结构。如图7A所示，半导体结构200包括一系列第一有源沟槽120，其基本上彼此平行地延伸并在其中包含有源通道区域。半导体结构200还包括第二沟槽122，其在该系列沟槽120的周围形成边缘或环。虽然在图7A中仅示出了ー个第二沟槽122，但是，可以形成额外的沟槽122，使得可形成连续的环形外围沟槽。图7B示出了其他实施方式，其中，外围沟槽结构包括可延伸以与有源沟槽120邻接的突出部(伸出部，突起)182。图8示出了半导体结构200，在其中示出了ー些MOSFET部件。在图8所示的顶视图中，有源沟槽120包括形成在有源沟槽120中的绝缘层140。耗尽区域175位于有源沟槽120附近。耗尽区域175包含PN超结结构和屏蔽区域。外围沟槽(perimeter trench)122还包括形成在沟槽122中及其上的绝缘层132。在绝缘层140上，另外在有源沟槽120内，形成栅极导线150。栅极导线150在台式晶体管结构112的上方和外围沟槽122的上方延イ申，使得其可与栅极总线连接，如本领域中已知的。在图9中示出了沿着图8的线A的半导体结构200的横截面。半导体结构200包括第一沟槽120，其具有氧化物层140、栅极150和重叠的绝缘帽165。当操作装置时，在有源沟槽120中的MOSFET结构附近的外延层110中形成耗尽区域175 (具有PN超结结构和屏蔽区域)。已在外延层110的上部中形成p掺杂剂区域145。半导体结构200包括多个用绝缘层132填充的第二(外国)沟槽122。在一些构造中，外围沟槽122可以包含介电材料、绝缘体、半绝缘体、导体,或它们的组合。半导体结构200中的外围沟槽122的数量取决于装置的额定电压和所需的泄漏性能。在一些实施方式中，第二沟槽122的数量的范围可达50个。在其他实施方式中，第二沟槽122的数量的范围从I到10个。在另ー些实施方式中，第二沟槽122的数量是约5个。当使用多于ー个的外围沟槽122时,可横向地展开电压。在图10中示出了沿着图8的线B的半导体结构200的横截面。如该图中所示，用间隙G将第一(有源)沟槽120的端部与第二 (外国)沟槽122的相邻侧壁隔开。该间隙G的该距离取决于如何优化该区域周围的电荷平衡效应和额定击穿电压。在一些实施方式中，该间隙G的距离的范围可以是从约0(其中两个沟槽彼此接触，如图7B所示)到约1000 Pm。在其他实施方式中，该间隙G的距离的范围可达约10μm。在另ー些实施方式中，该间隙G的距离的范围可达约I μm。如图10所示，耗尽区域175包含具有高度H (即，垂直耗尽长度)和长度L (S卩，水平耗尽长度)的截面。长度L和高度H的距离应足够大，以使耗尽区域延伸并维持击穿电压。在一些实施方式中，长度L的距离应等于或大于高度H。外围沟槽122的深度可等于或大于有源区域中的沟槽120，从而确保边缘终端区域的击穿电压等于或大于有源区域的击穿电压。半导体结构200还包含过渡点(用线C示出)和源极接触区域(用线D示出)。过渡点是该结构中的栅极导线150在台式晶体管表面上方延伸并继续在第二外围沟槽122上方延伸，使得其可与栅极总线(未示出)连接的位置。在图11中示出了过渡点(线C)的顶视图。如图10和图11所示，半导体结构200包含源极接触区域D。可以在结构200的特定区域内构造源极接触区域D，使得可充分延伸超结或屏蔽区域，以维持沟槽端部附近的击穿电压。在一些构造中，源极区域的边缘与耗尽区域(由超结结构形成)的端部之间的距离(L)可足以阻止击穿电压。因此，这些构造中的距离L应等于或大于距离H。这些制造方法和所形成的装置具有几个有用的特征。在以上详细描述的美国专利申请中描述的半导体装置包含M0SFET、SIT和JFET装置中的PN超结，如这里描述的。这里描述的边缘终端设计可以与许多SIT、JFET和MOSFET结构一起使用，所述结构包含超结结构、屏蔽结构，以及各种弱化表面场(resurf)结构。此外，可以在仅具有一个设计(和仅具有一种制造该设计所需的方法)的宽范围的额定击穿电压中(低压至高压)使用这里描述的終端设计。上述終端方法还可以减小用于超结装置的传统终端区域的非有源面积。P/N超结MOSFET装置典型地需要这样的終端区域，其在外围区域中包含多个P环和N环。但是，这样的构造会消耗该非有源区域中的大部分面积。以上描述描述了在垂直通道MOSFET中使用終端结构和方法。在其他构造中，虽然，可以在平面通道MOSFET装置中使用终端结构和方法，与垂直通道MOSFET情况相似，但是，除了可在如图12所示的台式晶体管表面上制造栅极结构以外。
在一些实施方式中，本申请涉及用于制造半导体结构的方法，包括提供在其上具有外延层的半导体基板；提供形成在外延层中的基本上平行的有源沟槽阵列，其中，该沟槽包含具有绝缘栅极导电层的晶体管结构；在有源沟槽附近提供超结或屏蔽区域；在有源沟槽周围提供外围沟槽；以及在外延层的上表面内提供源极接触区域；其中，栅极导电层在超结或屏蔽区域的上方并在周围外围沟槽的上方延伸。在一些实施方式中，本申请涉及用于制造半导体结构的方法，包括在半导体基板上形成外延层；在外延层中蚀刻基本上平行的有源沟槽阵列；在有源沟槽中形成具有绝缘栅极导电层的晶体管结构；在有源沟槽附近提供超结、屏蔽区域，或resurf结构；蚀刻外围沟槽，以包围有源沟槽；并对外延层的上表面掺杂，以提供源极接触区域；其中，栅极导电层在超结或屏蔽区域的上方并在周围外围沟槽的上方延伸。除了任何之前说明的修改以外，在不背离本描述的精神和范围的前提下，本领域的技术人员可以设计许多其他变型和替代安排，并且，所附权利要求g在覆盖这样的修改和安排。因此，虽然以上已经结合目前认为是最实际且最优选的方面特别详细地描述了信息，但是，对于本领域的普通技术人员来说将显而易见的是，在不背离这里阐述的原理和概念的前提下，可以进行许多修改，包括但不限于，形式、功能、操作和使用的方式。而且，如这里使用的，实例意味着仅是说明性的，并且不应被解释为以任何方式是限制性的。
权利要求
1.一种半导体结构,包括 半导体基板，在所述半导体基板上具有外延层； 基本上平行的有源沟槽阵列，形成在所述外延层中，所述沟槽包括具有绝缘栅极导电层的晶体管结构； 超结或屏蔽区域，位于所述有源沟槽附近； 外围沟槽，位于所述有源沟槽周围，所述外围沟槽包含介电材料、绝缘体、半绝缘体、导体、或它们的组合；以及 源极接触区域，位于所述外延层的上表面内； 其中，所述栅极导电层在所述超结或屏蔽区域的上方并在周围的外围沟槽的上方延伸。
2.根据权利要求1所述的结构，其中，所述外围沟槽比所述有源沟槽阵列深。
3.根据权利要求1所述的结构，进一步包括多个外围沟槽。
4.根据权利要求3所述的结构，进一步包括可达50个外围沟槽。
5.根据权利要求1所述的结构，其中，线沟槽阵列的端部与所述外围沟槽之间的间隙的范围可达约1000 μ m。
6.根据权利要求5所述的结构，其中，所述间隙的范围可达约ΙΟμπι。
7.根据权利要求1所述的结构，其中，所述外围沟槽包括与所述有源沟槽的端部邻接的突出部。
8.—种功率半导体装置，包括 半导体基板，用第一导电类型的掺杂剂重掺杂； 在所述基板上的外延层，用第一导电类型的掺杂剂对所述外延层进行轻掺杂； 基本上平行的有源沟槽阵列，形成在所述外延层中，所述沟槽包括在所述沟槽的底部和侧壁上的第一绝缘层、形成在所述第一绝缘层上的栅极导电层、以及在所述栅极导电层上方的第二绝缘层，其中，已用第二导电类型的掺杂剂掺杂所述有源沟槽的两侧，从而形成超结结构； 外围沟槽，位于所述有源沟槽的周围； 源极接触区域，位于所述外延层的上表面内；以及 漏极，位于所述基板的底部上； 其中，所述栅极导电层在所述超结区域的上方并在周围的外围沟槽的上方延伸。
9.根据权利要求8所述的装置，其中，所述外围沟槽比所述有源沟槽阵列深。
10.根据权利要求8所述的装置，进一步包括多个外围沟槽。
11.根据权利要求10所述的装置，进一步包括可达50个外围沟槽。
12.根据权利要求8所述的装置，其中，线沟槽阵列的端部与所述外围沟槽之间的间隙的范围可达约1000 μ m。
13.根据权利要求8所述的装置，其中，所述外围沟槽包括与所述有源沟槽的端部邻接的关出部。
14.根据权利要求8所述的装置，其中，所述外围沟槽包含介电材料、绝缘体、半绝缘体、导体、或它们的组合。
15.根据权利要求8所述的装置，其中，所述功率半导体装置包括垂直通道MOSFET、SIT或JFET装置。
16.—种电子设备,包括 电路板；以及 与所述电路板连接的功率MOSFET半导体装置，所述半导体装置包括 半导体基板，用第一导电类型的掺杂剂重掺杂； 在所述基板上的外延层，用第一导电类型的掺杂剂对所述外延层进行轻掺杂； 基本上平行的有源沟槽阵列，形成在所述外延层中，所述沟槽包括在所述沟槽的底部和侧壁上的第一绝缘层、形成在所述第一绝缘层上的栅极导电层、以及在所述栅极导电层上方的第二绝缘层，其中，已用第二导电类型的掺杂剂掺杂所述有源沟槽的两侧，从而形成超结结构； 外围沟槽，位于所述有源沟槽的周围； 源极接触区域，位于所述外延层的上表面内；以及 漏极，位于所述基板的底部上； 其中，所述栅极导电层在所述超结区域的上方并在周围的外围沟槽的上方延伸。
17.根据权利要求16所述的设备，其中，所述外围沟槽比所述有源沟槽阵列深。
18.根据权利要求16所述的设备，进一步包括多个外围沟槽。
19.根据权利要求16所述的设备，其中，线沟槽阵列的端部与所述外围沟槽之间的间隙的范围可达约1000 μ m。
20.根据权利要求16所述的设备，其中，所述外围沟槽包含介电材料、绝缘体、半绝缘体、导体、或它们的组合。
全文摘要
本发明提供了一种用于功率半导体装置的边缘终端结构。该功率半导体装置(或功率装置)包括在其上具有外延层的基板；形成在该外延层中的基本上平行的有源沟槽阵列，其中该有源沟槽包括具有绝缘栅极导电层的晶体管结构；在有源沟槽附近的超结或屏蔽区域；在有源沟槽周围的外围沟槽；以及在外延层的上表面内的源极接触区域，其中，栅极导电层在超结或屏蔽区域的上方并在周围的外围沟槽的上方延伸。这样的构造允许在包含PN超结结构的功率MOSFET装置中以宽范围的击穿电压使用该边缘终端结构。描述了其他实施方式。
文档编号H01L29/06GK103035673SQ201210378170
公开日2013年4月10日 申请日期2012年10月8日 优先权日2011年10月6日
发明者金洙丘, 约瑟夫·安德鲁·叶季纳科, 何宜修 申请人:飞兆半导体公司