半导体器件及其形成方法
【专利摘要】一种半导体器件及其形成方法，其中，半导体器件，包括：半导体衬底，半导体衬底包括相邻的第一区域和第二区域；位于第一区域的半导体衬底表面的第一栅极结构，第一栅极结构包括：第一高K栅介质层、位于第一高K栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一栅电极层；位于第二区域半导体衬底表面的第二栅极结构，第二栅极结构包括：第二高K栅介质层、位于第二高K栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二栅电极层；位于第一栅极结构和第二栅极结构表面的第二介质层，第二介质层内具有暴露出部分第一栅极结构和部分第二栅极结构表面的接触通孔；位于接触通孔内形成第一导电插塞。所述半导体器件性能好。
【专利说明】半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种半导体器件及其形成方法。
【背景技术】
[0002]互补型金属氧化物半导体管(ComplementaryMetal-Oxide-Semiconductor,CMOS)已成为集成电路中常用的半导体器件。所述CMOS管包括:P型金属氧化物半导体管(PMOS)和N型金属氧化物半导体管(NM0S)。现有技术为了在减小栅极尺寸的同时控制短沟道效应，采用高K介质材料取代常规的氧化硅等材料形成栅介质层，采用金属材料取代常规的多晶硅等材料形成栅电极层；此外，为了调节PMOS管和NMOS管的阈值电压，现有技术会在PMOS管和NMOS管的栅介质层表面形成功函数层(work function layer);其中，PMOS管的功函数层需要具有较高的功函数，NMOS管的功函数层需要具有较低的功函数，因此PMOS管和NMOS管的功函数层的材料不同。
[0003]现有技术为了提高半导体器件的元件密度、提高集成度，提出了一种共用栅电极的CMOS管，使PMOS管的栅电极与NMOS管的栅电极相连，从而减小了 CMOS管的特征尺寸。如图1和图2所示，是现有技术的共用栅电极的CMOS管的示意图，且所述CMOS管中含有高K栅介质层和金属栅电极；其中，图1是所述CMOS管的剖面结构示意图，图2是所述CMOS管的俯视结构示意图。
[0004]请参考图1，所述CMOS管包括:半导体衬底100，所述半导体衬底100包括相邻的PMOS区域I和NMOS区域II ;位于所述PMOS区域I的半导体衬底100表面的第一栅极结构101，所述第一栅极结构101包括:第一高K栅介质层110、位于所述第一高K栅介质层110表面的第一功函数层111、以及位于所述第一功函数层111表面的第一金属栅112 ;位于所述NMOS区域II的半导体衬底100表面的第二栅极结构102，所述第二栅极结构102包括:第二高K栅介质层120、位于所述第二高K栅介质层120表面的第二功函数层121、以及位于所述第二功函数层121表面的第二金属栅122。需要说明的是，所述半导体衬底100表面还具有覆盖所述第一栅极结构101和第二栅极结构102侧壁的介质层103，所述介质层103的表面与所述第一栅极结构101和第二栅极结构102的表面齐平。
[0005]请参考图2，在PMOS区域I内，所述第一栅极结101构两侧的半导体衬底100内具有第一源区104和第一漏区105 ;在匪03区域II内，所述第二栅极结构102两侧的半导体衬底100内具有第二源区106和第二漏区107。
[0006]然而，现有技术中，具有高K栅介质层和金属栅电极的共用栅电极CMOS管的性能不佳。
[0007]更多CMOS管的相关资料请参考
【发明者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司