半导体器件的形成方法
【专利摘要】一种半导体器件的形成方法，包括：提供内部掺杂有n型或p型离子的半导体衬底，所述半导体衬底表面形成有绝缘层和覆盖所述绝缘层的保护层，所述保护层和绝缘层内贯穿有开口，所述开口暴露出半导体衬底表面；在所述开口内形成位于所述半导体衬底表面的第一应力层，所述第一应力层表面低于所述保护层表面；向所述第一应力层内掺杂并退火形成第二应力层，所述第二应力层的材料为Si-Ge-C；在所述第二应力层表面形成本征层，所述本征层表面与所述保护层表面齐平。本发明实施例形成的半导体器件的性能好，不仅阻止了半导体衬底内的n型或p型离子向上扩散，而且增大了半导体器件的沟道区的应力，其载流子迁移率增加。
【专利说明】半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种半导体器件的形成方法。
【背景技术】
[0002]随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，CriticalDimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。
[0003]鳍式场效应管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括:半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14 一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
[0004]然而，无论是MOS场效应管，还是鳍式场效应管，其器件性能仍然有待提高。
[0005]更多关于半导体器件的形成方法，请参考专利号为“US7868380B2”的美国专利。
【发明内容】
[0006]本发明解决的问题是提供一种半导体器件的形成方法，形成的半导体器件的性能优越。
[0007]为解决上述问题，本发明的实施例提供一种半导体器件的形成方法，包括:提供内部掺杂有η型或P型离子的半导体衬底，所述半导体衬底表面形成有绝缘层和覆盖所述绝缘层的保护层，所述保护层和绝缘层内贯穿有开口，所述开口暴露出半导体衬底表面；在所述开口内形成位于所述半导体衬底表面的第一应力层，所述第一应力层表面低于所述保护层表面；向所述第一应力层内掺杂并退火形成第二应力层，所述第二应力层的材料为S1-Ge-C ;在所述第二应力层表面形成本征层，所述本征层表面与所述保护层表面齐平。
[0008]可选地，所述第一应力层的厚度小于等于所述开口深度的1/2。
[0009]可选地，所述第一应力层的形成工艺为选择性外延沉积工艺。
[0010]可选地，当所述半导体器件为NMOS管时，所述第一应力层的材料为碳化硅，形成所述第一应力层时的压强为大气压强，反应温度为700摄氏度-800摄氏度。
[0011]可选地，所述第一应力层中碳的摩尔百分比为3%-15%。
[0012]可选地，向所述第一应力层内掺杂的离子为锗离子或锡离子，其工艺参数范围为:能量为2千电子伏-50千电子伏，剂量为lel5原子数/平方厘米_lel6原子数/平方厘米。
[0013]可选地，当所述半导体器件为PMOS管时，所述第一应力层的材料为锗硅。
[0014]可选地，所述第一应力层中锗的摩尔百分比为10%_30%。[0015]可选地，所述第一应力层的厚度为5纳米-30纳米。
[0016]可选地，所述退火的方法为快速热退火或激光脉冲退火。
[0017]可选地，所述快速热退火的工艺参数范围为:退火温度为900摄氏度-1100摄氏度，退火时间10秒-30秒。
[0018]可选地，所述激光脉冲退火的工艺参数范围为:退火温度为1200摄氏度-1400摄氏度，退火时间40毫秒-100毫秒。
[0019]可选地，所述本征层的材料为S1、Si1Jy或SixGel-X,其中x的范围为3%_35%，y的范围为10%-30%。
[0020]可选地，所述本征层的厚度为5纳米-30纳米。
[0021]可选地，还包括:形成本征层后，去除所述保护层，暴露出绝缘层表面。
[0022]可选地，当所述半导体器件为鳍式场效应管时，还包括:形成横跨所述第二应力层和本征层的顶部和侧壁的第一栅极结构；形成位于所述第一栅极结构两侧、且位于本征层和第二应力层内的第一源区和第一漏区。
[0023]可选地，当所述半导体器件为MOS管时，还包括:形成覆盖所述绝缘层的半导体层，所述半导体层表面与所述本征层表面齐平；待形成半导体层后，形成覆盖所述本征层的顶部表面的第二栅极结构；形成位于所述第二栅极结构两侧的半导体层内的第二源区和第
二漏区。
[0024]所述半导体衬底为硅衬底或绝缘体上硅衬底，所述半导体衬底表面的晶面为(110)或(100)。
[0025]与现有技术相比，本发明的技术方案具有以下优点:
[0026]在开口内形成第一应力层，并向所述第一应力层内掺杂、退火，形成具有硅、锗、碳的第二应力层，所述第二应力层内的晶格排布不同于半导体衬底，半导体衬底内的η型或P型离子不易向第二应力层内扩散，不仅阻止了半导体衬底内的η型或P型离子向上扩散，还增加了形成的半导体器件的沟道区的应力。并且，所述第二应力层表面形成有本征层，所述本征层作为半导体器件的沟道区的顶部，后续载流子主要由本征层内迁移，进一步提高了半导体器件的载流子迁移率，形成的半导体器件的性能好。
【专利附图】
【附图说明】
[0027]图1是现有技术的鳍式场效应管的剖面结构示意图；
[0028]图2-图8是本发明实施例的半导体器件的形成过程的剖面结构示意图；
[0029]图9是本发明实例I中鳍式场效应管的形成过程的剖面结构示意图；
[0030]图10是本发明实例2中MOS管的形成过程的剖面结构示意图。
【具体实施方式】
[0031]正如【背景技术】所述，现有技术形成的半导体器件的性能仍然有待提高。
[0032]经过研究，发明人发现，一方面，现有技术形成η型或P型半导体器件时，半导体衬底内的通常掺杂有η型或P型离子，所述半导体衬底内的η型或P型离子在后续工艺中向周围扩散，当上述η型或P型离子向上扩散至沟道区、甚至栅极结构内时，则容易产生漏电流，影响半导体器件的性能；另一方面，沟道区的载流子迁移率不够高，也会影响到半导体器件的性能。
[0033]经过进一步研究，发明人发现，可在沟道区内形成抑制结沟道，阻止上述η型或P型离子向上扩散，同时在沟道区底部形成应力层，在其顶部靠近栅极结构处形成本征层，以提高半导体器件的载流子迁移率。经过进一步发现，发明人发现了一种半导体器件的形成方法，既可防止上述η型或P型离子向上扩散，又可提高半导体器件沟道区的载流子的迁移率，从而达到提高半导体器件性能的目的。
[0034]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0035]具体的，请参考图2-图10，图2-图10分别示出了各实例中半导体器件的形成过程的剖面结构示意图。
[0036]请参考图2，提供掺杂有η型或P型离子的半导体衬底200，所述半导体衬底表面形成有绝缘层201。
[0037]所述半导体衬底200用于为后续工艺提供平台，所述半导体衬底200可以为单晶硅(Si)衬底或绝缘体上硅(SOI)衬底；或者还可以为其它的材料，例如砷化镓等II1- V族化合物。所述半导体衬底200表面的晶面为(110)或(100)。本实施例中，所述半导体衬底200的材料为单晶硅。
[0038]所述半导体衬底200内掺杂有η型或ρ型离子，具体根据待形成的半导体器件的类型而定。当后续形成的半导体器件为NMOS管时，所述半导体衬底200内掺杂有ρ型离子，例如硼离子；当后续形成的半导体器件为PMOS管时，所述半导体衬底200内掺杂有η型离子，例如磷离子。本发明的实施例中，后续形成的半导体器件为η型的鳍式场效应管。所述半导体衬底200内掺杂有硼离子。
[0039]需要说明的是，向半导体衬底200内掺杂硼离子的工艺，为本领域技术人员所熟知，在此不再赘述。
[0040]所述绝缘层201用于后续隔离半导体器件和半导体衬底200，提高形成的半导体器件的性能。所述绝缘层201的材料为氧化硅或氮氧化硅。在本发明的实施例中，所述绝缘层201的材料为氧化硅，在后续工艺中，所述绝缘层201还可以增加保护层与半导体衬底200之间的结合性能。
[0041]所述绝缘层201的形成工艺为沉积工艺，例如化学气相沉积工艺。由于化学气相沉积形成绝缘层201的工艺已为本领域技术人员所熟知，在此不再赘述。
[0042]请参考图3，形成覆盖所述绝缘层201的保护薄膜(未标示)，刻蚀所述保护薄膜和绝缘层201 (如图2所示)，形成保护层205、绝缘层201a和暴露出半导体衬底200的开口203。
[0043]所述保护层205用于后续刻蚀工艺中，保护其底部的半导体衬底200不受损坏。所述保护层205的形成步骤包括:形成覆盖所述绝缘层201的保护薄膜；形成位于所述保护薄膜表面的光刻胶层，所述光刻胶层内具有暴露出部分保护薄膜的图形；以所述光刻胶层为掩膜，刻蚀所述保护薄膜和绝缘层201，形成暴露出半导体衬底200的开口 203、保护层205和绝缘层201a。本发明的实施例中，所述开口 203的深度为60纳米。
[0044]其中，所述保护薄膜的材料为氮化硅。所述保护薄膜的形成工艺为化学气相沉积工艺，在此不再赘述。[0045]需要说明的是，本发明的实施例中，在形成开口 203、保护层205和绝缘层20Ia后，还包括:去除所述光刻胶层。例如，采用灰化工艺去除所述光刻胶层。
[0046]请参考图4，在所述开口 203内形成位于所述半导体衬底200表面的第一应力层207,所述第一应力层207表面低于所述保护层205表面。
[0047]发明人发现，上述半导体衬底200内的η型或ρ型离子，在不同晶格排布内的半导体材料内扩散的速率并不相同，如果在开口 203底部形成碳化硅或硅锗，则可以有效阻止半导体衬底200内的η型或ρ型离子向上扩散，并且还有助于提高半导体器件沟道区的应力。
[0048]所述第一应力层207用于后续提高沟道区的应力，并阻止半导体衬底200内的η型或P型离子向上扩散。所述第一应力层207的形成工艺为沉积工艺，例如选择性外延沉积工艺。所述第一应力层207的材料与待形成的半导体器件的类型有关，例如，当形成NMOS管时，所述第一应力层207的材料为碳化硅，当形成PMOS管时，所述第一应力层207的材料为锗硅。本发明的实施例中，由于形成η型的鳍式场效应管，所述第一应力层207的材料为碳化硅。形成所述第一应力层207时的压强为大气压强，反应温度为700摄氏度-800摄氏度。
[0049]发明人发现，第一应力层207中碳的含量对后续形成的NMOS管的沟道区的应力和阻止P型离子向上扩散的能力有较大的影响。当所述第一应力层207中碳的摩尔百分比为3%-15%时，后续形成的NMOS管的沟道区的应力较大，且可以有效的阻止半导体衬底200内的P型离子向上扩散。本发明的实施例中，为使后续形成的η型的鳍式场效应管的沟道区的应力较大，所述第一应力层207中碳的摩尔百分比为10%。
[0050]考虑到后续还要向所述第一应力层207内掺杂锗(Ge)离子或锡(Sn)离子，以形成厚度更大的第二应力层，并且还要在第二应力层表面形成本征层，所述第一应力层207的厚度应小于等于所述开口 203深度的1/2。例如，对于本发明的实施例中深度为60纳米的开口 203，所述第一应力层207的厚度小于等于30纳米，较佳的，为5纳米-30纳米。
[0051]需要说明的是，当所述半导体器件为PMOS管时，所述第一应力层的材料为锗硅。并且，为提高PMOS管的沟道区的应力，提高其载流子迁移率，所述第一应力层207中锗的摩尔百分比为10%-30%。
[0052]请参考图5，向所述第一应力层207内掺杂锗离子、锡离子或碳离子，形成具有所述锗离子、锡离子或碳离子的第一应力层208 ；
[0053]向所述第一应力层207内掺杂所述锗离子、锡离子或碳离子，以进一步阻止半导体衬底200内的η型或ρ型离子向上扩散。当形成NMOS管时，向所述第一应力层207内掺杂锗离子或锡离子；当形成PMOS管时，向所述第一应力层207内掺杂锗离子。本发明的实施例中，由于形成η型的鳍式场效应管，向所述第一应力层207内掺杂的离子为锗离子或锡离子。
[0054]为使掺杂的锗离子或锡离子后续既可以起到阻止半导体衬底200内ρ型离子的相似扩散，又不会对η型的鳍式场效应管沟道区的应力产生负面影响。向所述第一应力层207内掺杂锗离子或锡离子时的工艺参数范围为:能量为2千电子伏-50千电子伏，剂量为lel5原子数/平方厘米-1el6原子数/平方厘米。使得第一应力层208中包含的锗离子或锡离子的摩尔百分比含量小于碳的摩尔百分比含量。本发明的实施例中，向所述第一应力层207内掺杂锗离子或锡离子时的工艺参数为:能量为20千电子伏，剂量为lel5原子数/平方厘米。
[0055]需要说明的是，当形成PMOS管时，可向第一应力层207中掺杂碳离子，其工艺参数与上述形成NMOS管时的工艺参数相同，在此不再赘述。
[0056]需要说明的是，在本发明的其他实施例中，当形成NMOS管时，还可以首先形成材料为锗硅的第一应力层207，后续向材料为锗硅的第一应力层207中掺杂碳离子，只要掺杂后的第一应力层208内碳的摩尔百分比含量大于锗或锡的摩尔百分比含量即可；同理，当形成PMOS管时，也可以先形成材料为碳化娃的第一应力层207,后续向所述碳化娃的第一应力层207中掺杂锗离子或锡离子，只要掺杂后的第一应力层208内锗的摩尔百分比含量大于碳或锡的摩尔百分比含量即可。
[0057]请参考图6，向掺杂后的第一应力层208 (如图5所示)进行退火，形成第二应力层209。
[0058]为使上述锗离子、锡离子或碳离子在第一应力层208内分布均匀，增强其阻止半导体衬底200内的η型或ρ型离子向上扩散的能力，对所述掺杂后的第一应力层208进行退火，例如快速热退火工艺(RTA)或激光脉冲退火(LTA)，形成第二应力层209。所述第二应力层209的材料为S1-Ge-C。
[0059]在本发明的一个实例中，采用快速热退火工艺，其工艺参数范围为:退火温度为900摄氏度-1100摄氏度，退火时间10秒-30秒，形成的第二应力层209内锗、硅、碳的分布均匀，后续阻挡P型离子由半导体衬底200内向上扩散的效果好，且有效增加了 NMOS管的沟道区的应力。
[0060]在本发明的另一个实例中，采用激光脉冲退火工艺，其工艺参数范围为:退火温度为1200摄氏度-1400摄氏度，退火时间40毫秒-100毫秒。除了具有快速热退火工艺的上述优点外，而且激光脉冲退火工艺的速度更快，效率高，效果更好。
[0061]需要说明的是，由于前述掺杂离子时对第一应力层207 (如图4所示)的轰击作用，掺杂后形成的第一应力层208为非晶形态。因此，上述退火工艺实质上是第一应力层208重新结晶的过程。在上述退火工艺下，硅、碳、锗由非晶态收缩、重新结晶形成第二应力层209，形成的第二应力层209的顶部形状为拱形，所述拱形的第二应力层209后续对其顶部的本征层具有更强的应力，更有助于提高半导体器件的沟道区的应力。
[0062]请参考图7，在所述第二应力层209表面形成本征层211，所述本征层211表面与所述保护层205表面齐平。
[0063]发明人发现，当半导体器件的顶部沟道区的材料为纯净的、不含掺杂离子的半导体材料时，更利于提高其沟道区的载流子迁移率。因此，本发明的实施例中，在所述第二应力层209表面形成本征层211。
[0064]所述本征层211用于后续提高半导体器件的沟道区的应力，以提高其载流子迁移率。所述本征层211的材料为S1、Sil_yCy或SixGel-x，其中x的范围为3%_35%，y的范围为10%-30%，以获得载流子迁移率高的半导体器件。在本发明的实施例中，所述本征层211的材料为SixGel-x，其中X为10%-20%，后续形成的半导体器件的沟道区的应力较大，载流子迁移率高。
[0065]所述本征层211的形成工艺为沉积工艺。在本发明的实施例中，为节省工艺步骤，所述本征层211采用选择性外延沉积工艺形成。
[0066]另外，发明人发现，半导体器件工作时，载流子主要在沟道区顶部迁移，所述本征层211应主要位于上述沟道区顶部的区域。本发明的实施例中，所述本征层211的厚度为5纳米-30纳米，形成的半导体器件的沟道区的载流子迁移率高。
[0067]请参考图8，待形成本征层211后，去除所述保护层205 (如图7所示)，暴露出绝缘层201a表面。
[0068]去除所述保护层205，暴露出绝缘层201a表面，以利于后续形成MOS管或鳍式场效应管。所述去除保护层205的工艺为刻蚀工艺，由于去除所述保护层205的工艺已为本领域技术人员所熟知，在此不再赘述。
[0069]需要说明的是，形成的半导体器件的种类不同，后续的形成工艺也不相同。以下通过两个实例进行示范性说明。
[0070]实例I
[0071]在本发明的实例I中，后续用于形成鳍式场效应管。请参考图9，形成横跨所述第二应力层209和本征层211的顶部和侧壁的第一栅极结构(未标示)；形成位于所述第一栅极结构两侧、且位于本征层211和第二应力层209内的第一源区(未标示)和第一漏区(未标示)。
[0072]其中，所述第一栅极结构的形成步骤包括:形成横跨所述第二应力层209和本征层211的顶部和侧壁的第一栅介质层213a ;形成覆盖所述第一栅介质层213a的第一栅电极层215a。所述第一栅介质层213a的材料为氧化硅或高K介质，例如氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆等。所述第一栅电极层215a的材料为多晶硅或金属材料，例如钨、铝等。
[0073]上述步骤完成之后，本发明实例I的鳍式场效应管的制作完成。所述第二应力层209和本征层211构成鳍式场效应管的鳍部，形成的鳍式场效应管的沟道区底部具有第二应力层209，沟道区顶部具有本征层211，有效阻止了半导体衬底200内的η型或ρ型离子向上扩散，并且形成的鳍式场效应管的沟道区的应力大，载流子迁移率高。
[0074]实例2
[0075]在本发明的实例2中，形成的半导体器件为MOS管。请参考图10，形成覆盖所述绝缘层201a的半导体层220，所述半导体层220表面与所述本征层211表面齐平；待形成半导体层220后，形成覆盖所述本征层211的顶部表面的第二栅极结构(未标示);形成位于所述第二栅极结构两侧的半导体层220内的第二源区(未图示)和第二漏区(未图示)。
[0076]所述半导体层220用于后续形成MOS管的第二源区和第二漏区。所述半导体层220的形成工艺为沉积工艺。所述半导体层220的材料与半导体衬底200的材料相同，为单晶娃。
[0077]所述第二栅极结构的形成步骤包括:形成覆盖所述本征层211的顶部表面的第二栅介质层213b ;形成覆盖所述第二栅介质层213b表面的第二栅电极层215b ;位于所述第二栅介质层213b和第二栅电极层215b侧壁、且位于所述半导体层220表面的侧墙217。所述第二栅介质层213b和第二栅电极层215b的材料，请参考本发明实例I中第一栅介质层213a (如图9所示)、第一栅电极层215a (如图9所示)的材料，在此不再赘述。
[0078]上述步骤完成之后，本发明实例2的MOS管的制作完成。所述第二应力层209和本征层211仍然位于MOS管的沟道区，同样可以起到阻止半导体衬底200内的η型或ρ型离子向上扩散，和提高MOS管的沟道区的应力，提高其载流子迁移率的作用。
[0079]综上,在开口内形成第一应力层,并向所述第一应力层内掺杂、退火,形成具有娃、锗、碳的第二应力层，所述第二应力层内的晶格排布不同于半导体衬底，半导体衬底内的η型或P型离子不易向第二应力层内扩散，不仅阻止了半导体衬底内的η型或ρ型离子向上扩散，还增加了形成的半导体器件的沟道区的应力。并且，所述第二应力层表面形成有本征层，所述本征层作为半导体器件的沟道区的顶部，后续载流子主要由本征层内迁移，进一步提高了半导体器件的载流子迁移率，形成的半导体器件的性能好。
[0080]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种半导体器件的形成方法，其特征在于，包括: 提供内部掺杂有η型或P型离子的半导体衬底，所述半导体衬底表面形成有绝缘层和覆盖所述绝缘层的保护层，所述保护层和绝缘层内贯穿有开口，所述开口暴露出半导体衬底表面； 在所述开口内形成位于所述半导体衬底表面的第一应力层，所述第一应力层表面低于所述保护层表面； 向所述第一应力层内掺杂并退火形成第二应力层，所述第二应力层的材料为S1-Ge-C ； 在所述第二应力层表面形成本征层，所述本征层表面与所述保护层表面齐平。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一应力层的厚度小于等于所述开口深度的1/2。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一应力层的形成工艺为选择性外延沉积工艺。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，当所述半导体器件为NMOS管时，所述第一应力层的材料为碳化硅，形成所述第一应力层时的压强为大气压强，反应温度为700摄氏度-800摄氏度。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述第一应力层中碳的摩尔百分比为3%-15%。
6.如权利要求4所述的半导体器件的形成方法，其特征在于，向所述第一应力层内掺杂的离子为锗离子或锡离子，其工艺参数范围为:能量为2千电子伏-50千电子伏，剂量为lel5原子数/平方厘米_lel6原子数/平方厘米。
7.如权利要求3所述的半导体器件的形成方法，其特征在于，当所述半导体器件为PMOS管时，所述第一应力层的材料为锗硅。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一应力层中锗的摩尔百分比为10%-30%。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一应力层的厚度为5纳米-30纳米。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述退火的方法为快速热退火或激光脉冲退火。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述快速热退火的工艺参数范围为:退火温度为900摄氏度-1100摄氏度，退火时间10秒-30秒。
12.如权利要求10所述的半导体器件的形成方法，其特征在于，所述激光脉冲退火的工艺参数范围为:退火温度为1200摄氏度-1400摄氏度，退火时间40毫秒-100毫秒。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述本征层的材料为S1、SVyCy或SixGe1I，其中X的范围为3%-35%，y的范围为10%_30%。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述本征层的厚度为5纳米-30纳米。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括:形成本征层后，去除所述保护层，暴露出绝缘层表面。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，当所述半导体器件为鳍式场效应管时，还包括:形成横跨所述第二应力层和本征层的顶部和侧壁的第一栅极结构；形成位于所述第一栅极结构两侧、且位于本征层和第二应力层内的第一源区和第一漏区。
17.如权利要求15所述的半导体器件的形成方法，其特征在于，当所述半导体器件为MOS管时，还包括:形成覆盖所述绝缘层的半导体层，所述半导体层表面与所述本征层表面齐平；待形成半导体层后，形成覆盖所述本征层的顶部表面的第二栅极结构；形成 位于所述第二栅极结构两侧的半导体层内的第二源区和第二漏区。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为硅衬底或绝缘体上硅衬底，所述半导体衬底表面的晶面为(110)或(100)。
【文档编号】H01L21/336GK103779221SQ201210406255
【公开日】2014年5月7日 申请日期:2012年10月22日 优先权日:2012年10月22日
【发明者】赵猛 申请人:中芯国际集成电路制造(上海)有限公司