专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件以及半导体器件的制造方法。
背景技术：
作为绝缘栅半导体器件之一，将沟槽栅结构用于正面器件结构的绝缘栅双极晶体管(在下文中称为“IGBT”)对本领域技术人员而言是公知的。现在，用于制造具有常规沟槽栅结构的IGBT (在下文中称为“沟槽IGBT”)的制造方法将在下文中结合在两个半导体基板表面上包括金属电极的沟槽IGBT示例性地描述。图11和12是制造常规半导体器件时的其截面图。在图11和12中，示出沟槽栅IGBT的有源区，但是未示出包围该有源区的抗击穿结构。(在图1、图4至9、以及图13至15中，仅类似地示出有源区。)有源区是在半导体器件的导通状态中电流流经的区域。抗击穿结构是在Pn结平面中弛豫电场强度且实现期望击穿电压的结构。如图11所示，在用作漂移区I的半导体器件中的有源区的正面通过一般制造工艺来形成包括栅电极2、栅绝缘膜3、沟道区4、以及源区5的正面器件结构。在有源区中形成沟槽IGBT的正面器件结构的同时，形成抗击穿结构的正面器件结构(未示出)以使抗击穿结构包围有源区。然后，通过化学气相沉积法(在下文中称为“CVD”法)在半导体器件的正面形成层间绝缘膜107。然后，通过光刻穿过层间绝缘膜107形成接触孔111。其中形成有源区5的沟道区
4、以及在沟道区4中形成的源区5的一部分暴露于接触孔111。接触孔111是在后面的步骤中在半导体基板的正面形成的金属电极层连接到沟道区4和源区5所穿过的开口。然后，通过如图12所示的溅射在层间绝缘膜107上沉积由铝(Al)以及此类金属制成的金属电极层108。通过沉积，将金属电极层108埋入接触孔111并且穿过接触孔111连接到沟道区4和源区5。通过光刻来图案化金属电极层108，并且将其热退火以提供具有稳定的粘合性和良好的电性能的金属电极层108。然后，在半导体基板的正面形成钝化膜(未示出)。然后，通过光刻来图案化钝化膜以露出金属电极层108。进行预处理和锌酸盐处理，从而在金属电极层108上形成金属镀层。在这些处理之后，通过无电镀(electroless plating)在金属电极层108上形成金属镀层(未示出)。然后，在半导体基板的背面形成未示出的集电极区和未示出的背面电极。由此，完成垂直沟槽IGBT。在所提出的用于制造在半导体基板的正面包括金属电极层的半导体器件的方法中，通过沉积在半导体基板上的氧化膜中的抗蚀剂形成图案。然后，通过各向同性干法蚀刻来蚀刻掉一半厚度的氧化膜。此外，通过各向异性干法蚀刻来形成接触孔，以使接触孔触及半导体基板。在接触孔上沉积铝，以形成铝电极。此外，在铝电极上形成外涂层膜(参考以下专利文献I)。[描述现有技术的文献]
[专利文献][专利文献I]日本未审查专利申请公开N0.2003-152075本发明的发明人所进行的集中研究已揭示了以下所述的问题是由常规技术引起的。图13至15是制造常规半导体器件时的其第三至第五截面图。图13至15示出图12之后的制造工艺中的半导体器件的截面结构。根据用于制造半导体器件的常规方法，在层间绝缘膜107和暴露于接触孔111的半导体基板之间产生与层间绝缘膜107的厚度一样闻的阶梯。当层间绝缘膜107厚(例如，大于或等于0.5 μ m)时，在层间绝缘膜107和暴露于接触孔111的半导体基板之间产生的阶梯高，从而损害层间绝缘膜107的阶梯覆盖。如果损害了层间绝缘膜107的阶梯覆盖，则通过在接触孔111的侧壁上溅射来进行的金属电极层108的生长将延迟。由于延迟生长，在金属电极层108中局部地产生空隙112。空隙112是在金属电极层108的表面中产生的凹部、或者在金属电极层108中产生的空洞。在图12中，示出在金属电极层108的表面中产生的凹部。当在金属电极层108上产生空隙112时，用于图案化金属电极层108的抗蚀剂掩模进入空隙112。已进入空隙112的抗蚀剂无法通过灰化处理来去除。因此，有机残渣113保留在空隙112中，如图13所示。通过在形成金属电极层108的图案之后进行的热退火处理来碳化保留在空隙112中的残渣113。碳化的残渣114附着在空隙112周围的金属电极层108的表面，如图14所示。在形成金属电极层108的图案之后在金属电极层108的表面上形成的钝化膜的残渣还以与抗蚀剂残渣114相同的方式保留在金属电极层108的表面上。当如上所述残渣114保留在金属电极层108的表面上时，不在附着有残渣114的金属电极层108的表面的一部分上形成金属镀层109，如图15所示。因此，在用焊料使金属镀层109和布线(未示出)彼此接合时，焊料延伸到金属电极层108中的未被金属镀层109覆盖的部分，并且可击穿半导体器件。在不形成金属镀层109的情况下用焊料使金属电极层108和布线彼此接合(虽然未示出)时，保留在金属电极层108的表面上的有机残渣114损害电特性。例如，保留在金属电极层108的表面上的有机残渣114降低金属电极层108和布线之间的接合强度。作为对策，可通过提高金属电极层108的阶梯覆盖来防止残渣114产生，从而防止空隙112产生。然而，在此情况下，将产生如下所述的问题。通过将金属电极层108的阶梯覆盖提高到足以防止空隙112产生，可通过在半导体基板温度升高的状态中溅射来在半导体基板的正面沉积金属电极层108。然而，当不隔着任一阻挡膜的情况下在半导体基板表面上形成由铝以及此类金属制成的金属电极层108时，半导体基板和金属电极层108将彼此直接接触。如果半导体基板温度升高，则在半导体基板中产生合金穿突，或者硅将析出至半导体基板和金属电极层108之间的界面，从而增大接触电阻。为了防止由合金穿突或硅析出引起的接触电阻增大发生，不可能将半导体基板的温度升至大于或等于400° C，在该温度下可期待金属电极层108的回流效果。在金属电极层108中产生空隙的情况下，也产生以上所述的问题。其原因如下。例如，如果通过用于在金属电极层108的表面上镀覆金属镀层109的热处理来去除金属电极层108的表面部分，则金属电极层108内部的空隙将出现在金属电极层108的表面。上述专利文献I提出了用于提高金属电极层的阶梯覆盖的方法。然而，专利文献I未公开接触孔的形状和层间绝缘膜厚度之间的关系。由于未描述金属电极层中产生的空隙，因此如果在金属电极层中产生空隙，则将产生以上所述的问题。鉴于上述内容，期望消除如上所述的问题。还期望提供可靠性高的半导体器件。进一步期望提供制造可靠性高的半导体器件的方法。
发明内容
根据本发明的一方面，提供了一种半导体器件，该半导体器件包括:用作第一导电类型的第一半导体区的第一导电类型的半导体基板；在半导体基板的正面侧的表面部分中形成的第二导电类型的第二半导体区；穿过第二半导体区进入第一半导体区地形成的沟槽，这些沟槽在其平面图案中彼此平行地延伸；在沟槽中隔着栅绝缘膜的第一电极；与第二半导体区的另一表面相对的第二半导体区的相对表面上的层间绝缘膜，该第二半导体区通过该层间绝缘膜与第一半导体区接触；层间绝缘膜上的第二电极，该第二电极经由在层间绝缘膜中形成的接触孔连接到第二半导体区；接触孔包括第一开口、以及在半导体基板的一侧连接到第一开口的第二开口 ；与沟槽的延伸方向垂直且在层间绝缘膜和第二电极之间的界面侧的第一开口的第一开口宽度比与沟槽的延伸方向垂直且在半导体基板侧的第一开口的第二开口宽度宽；与沟槽的延伸方向垂直且在半导体基板侧的第二开口的宽度等于第一开口的第二开口宽度；以及层间绝缘膜的厚度小于或等于第一开口的第一开口宽度的0.28倍。有利的是，层间绝缘膜的厚度大于或等于第一开口的第二开口宽度的0.6倍。有利的是，接触孔在其平面图案中为矩形，并且接触孔平行地且与沟槽的延伸方向垂直地配置。有利的是，在与沟槽的延伸方向垂直的方向上彼此平行的接触孔沿着沟槽的延伸方向配置。有利的是，第二电极由包含铝作为其主要成分的材料制成。有利的是，第二电极的厚度大于或等于2 μ m。有利的是，层间绝缘膜的厚度大于或等于0.5 μ m。有利的是，对第二电极的表面进行无电镀。根据本发明的另一方面，提供一种制造半导体器件的方法，该方法包括以下步骤:制备用作第一导电类型的第一半导体区的第一导电类型的半导体基板；在半导体基板的正面侧的表面部分中形成第二导电类型的第二半导体区；
穿过第二半导体区进入第一半导体区地形成沟槽，这些沟槽在其平面图案中彼此平行地延伸；在沟槽中隔着栅绝缘膜埋入第一电极；在第二半导体区上形成层间绝缘膜；在层间绝缘膜上形成抗蚀剂，并且在抗蚀剂中选择性地形成开口 ；使用抗蚀剂作为掩模来进行各向同性蚀刻，从而在层间绝缘膜中形成第一开口，该第一开口比层间绝缘膜的厚度浅；进行各向异性蚀刻，从而在层间绝缘膜中形成第二开口，该第二开口连接到第一开口，该第二开口露出半导体基板的正面；以及层间绝缘膜的厚度小于或等于与沟槽的延伸方向垂直的第一开口的第一开口宽度的0.28倍。有利的是，该方法还包括以下步骤:在层间绝缘膜上形成第二电极；以及穿过第一开口和第二开口将第二电极连接到第二半导体区。有利的是，层间绝缘膜的厚度被设为大于或等于与沟槽的延伸方向垂直的第一开口的第二开口宽度的0.6倍。有利的是，开口平行地且与沟槽的延伸方向垂直地在抗蚀剂中形成。有利的是，在抗蚀剂中形成与沟槽的延伸方向平行地延伸的条状开口。有利的是，第二电极由包含铝作为其主要成分的材料制成。有利的是，第二电极的厚度被设为大于或等于2 μ m。有利的是，层间绝缘膜的厚度被设为大于或等于0.5 μ m。有利的是，该方法还包括以下步骤: 进行无电镀处理，从而在第二电极上形成无电镀层。根据本发明，层间绝缘膜和暴露于接触孔的半导体基板之间的阶梯变得平缓。由于与根据现有技术的层间绝缘膜的阶梯覆盖相比，因平缓的阶梯提高了层间绝缘膜的阶梯覆盖，因此在层间绝缘膜上形成的金属电极层中不产生任何空隙。因此，去除用于图案化金属电极层的抗蚀剂掩模，而不使抗蚀剂的任何残渣留在金属电极层上。因此，有可能在金属电极层上均匀地形成金属镀层。根据本发明的半导体器件、以及半导体器件的制造方法便于提高半导体器件的可靠性。
图1是根据本发明的第一实施方式的半导体器件的截面图。图2是根据本发明的第一实施方式的半导体器件的俯视图。图3是根据本发明的第二实施方式的半导体器件的俯视图。图4是描述制造根据本发明的半导体器件时的其截面结构的第一截面图。图5是描述制造根据本发明的半导体器件时的其截面结构的第二截面图。图6是描述制造根据本发明的半导体器件时的其截面结构的第三截面图。图7是描述制造根据本发明的半导体器件时的其截面结构的第四截面图。
图8是描述制造根据本发明的半导体器件时的其截面结构的第五截面图。图9是描述制造根据本发明的半导体器件时的其截面结构的第六截面图。图10是描述根据本发明的半导体器件中的接触孔的形状和空隙发生率之间的关系的曲线图。图11是制造常规半导体器件时的其第一截面图。图12是制造常规半导体器件时的其第二截面图。图13是制造常规半导体器件时的其第三截面图。图14是制造常规半导体器件时的其第四截面图。图15是制造常规半导体器件时的其第五截面图。
具体实施例方式现在，在下文中将参考示出本发明的各优选实施方式的附图来具体地描述本发明。在以下描述和附图中，η型层或η型区是其中电子是多数载流子的层或区域。ρ型层或P型区是其中空穴是多数载流子的层或区域。指示层或区域的导电类型的字母“η”或“P”的右上角的后缀“ + ”指示该层或区域是相对重掺杂的。指示层或区域的导电类型的字母“η”或“ρ”的右上角的后缀指示该层或区域是相对轻掺杂的。在以下描述和附图中，相同的附图标记用于指示相同或类似的构成元件，并且为了简化起见不再对其进行重复描述。(第一实施方式)图1是根据本发明的第一实施方式的半导体器件的截面图。现在，根据第一实施方式的半导体器件将结合垂直沟槽IGBT示例性地描述。如图1所示，根据第一实施方式的半导体器件包括正面器件结构，该正面器件结构在用作η_漂移区(第一导电类型的第一半导体区)I的η型(第一导电类型)的半导体基板中的有源区的正面中包括栅电极2、栅绝缘膜3、ρ型沟道区(ρ型基区:第二导电类型的第二半导体区)4、以及η+源区5。具体地，在半导体基板的正面侧的表面部分中形成P型沟道区4。穿过ρ型沟道区4进入η—漂移区I地形成沟槽6。沟槽6的形状为在其平面图案中彼此平行地延伸的相应条状。栅电极(第一电极)2隔着栅绝缘膜3埋入沟槽6，该栅绝缘膜3置于栅电极2和沟槽6之间。在ρ型沟道区4的表面部分中，选择性地形成η+源区5。η+源区5与在沟槽6的侧壁上形成的栅绝缘膜3接触。在η_漂移区I的正面形成层间绝缘膜7，该正面是与ρ型沟道区4和η—漂移区I通过其相接触的表面相对的表面。毫无疑问，层间绝缘膜7可以是氧化膜或氮化膜。例如，层间绝缘膜7的厚度tl可大于或等于0.5 μ m。可在层间绝缘膜7中形成例如用于源极接触的接触孔11。在层间绝缘膜7上且在接触孔11中形成金属电极层(第二电极)8。金属电极层8经由接触孔11连接到ρ型沟道区4和n+源区5。金属电极层8由例如包含铝作为其主要成分的材料制成。具体地，毫无疑问，金属电极层8可由例如铝或铝合金制成。毫无疑问，金属电极层8的厚度t2可大于或等于2 μ m。在金属镀层8上形成金属镀层9。毫无疑问，金属镀层9可以是由镍制成的镀层。
半导体基板中的抗击穿结构(未示出)被形成为抗击穿结构包围有源区。在抗击穿结构的正面，形成诸如浮动P型半导体区(场限制环)以及与P型半导体区接触的场板电极之类的抗击穿结构的正面器件结构，并且在抗击穿结构的正面形成钝化膜。现在，在下文中将描述接触孔11的截面形状。接触孔11包括彼此连接的第一开口 12和第二开口 13。第一开口 12在层间绝缘膜7和金属电极层8之间的界面侧。在层间绝缘膜7和金属电极层8之间的界面侧且与沟槽6的延伸方向垂直的第一开口宽度wl比在半导体基板层侧且与沟槽6的延伸方向垂直的第二开口宽度w2宽。因此，第一开口 12具有梯形截面形状，其平行边(底边)之一在层间绝缘膜7和金属电极层8之间的界面侧，而平行边中的另一条边在半导体基板侧。第二开口 13连接到第一开口 12的半导体基板侧并延伸通过层间绝缘膜7，以使半导体基板的正面选择性地暴露于第二开口 13。第二开口 13的宽度与从层间绝缘膜7和金属电极层8之间的界面侧到半导体基板侧的宽度相同。与沟槽6的延伸方向垂直的第二开口 13的开口宽度等于第一开口 12的第二开口宽度《2。因此，第二开口 13具有矩形的截面形状。 现在，在下文中将描述第一开口 12的第一和第二开口宽度Wl和《2与层间绝缘膜7的厚度tl之间的关系。优选将层间绝缘膜7的厚度tl`设为小于或等于第一开口 12的第一开口宽度wl的0.28倍，如以下公式(I)表达的。如果层间绝缘膜7和接触孔11的第一开口 12被形成为其大小满足公式(1)，则在金属电极层8中不产生任何空隙。tl/wl ( 0.28(I)如以下公式(2)表达的，毫无疑问，层间绝缘膜7的厚度tl可大于或等于第一开口 12的第二开口宽度《2的0.6倍。当在常规半导体器件中在层间绝缘膜中形成其尺寸满足以下公式(2)的接触孔时，空隙容易出现在金属电极层中。相反，即使在层间绝缘膜7中形成其尺寸满足以下公式(2)的接触孔11，在根据第一实施方式的半导体器件中的接触孔11中也不会产生任何空隙。tl/w2 彡 0.6(2)通过形成具有上述形状和尺寸的接触孔11，即使金属电极层8的厚度大于或等于2 μ m，在接触孔11上方的金属电极层8的表面部分20中产生的凸起也不会大到在金属电极层8中产生任何空隙。现在，在下文中将描述接触孔11的平面形状和配置。图2是根据本发明的第一实施方式的半导体器件的俯视图。为了清楚地示出接触孔11的平面形状和配置，在图2中只示出沟槽6、层间绝缘膜7、以及接触孔11。(在图3中，只示出相同的构成元件。)如图2所示，接触孔11具有矩形的平面形状。具体地，第一开口 12和第二开口 13分别具有矩形的平面形状。接触孔11配置成平行且与沟槽6的延伸方向垂直的平面矩阵图案。具体地，接触孔11像岛一样平行且与沟槽6的延伸方向垂直地有规则地配置，且在接触孔11之间留有相等间隔。每一接触孔11露出半导体基板被沟槽6夹持的部分。具体地，包括在其中形成的η+源区(未示出)的P型沟道区4以及在ρ型沟道区4中形成的η+源区的一部分暴露于接触孔11。当接触孔11配置成平面矩阵图案时，矩形沟槽可配置成平面矩阵图案，而不是沟槽6在其平面条状图案中彼此平行地延伸，从而矩形沟槽夹持暴露于配置成平面矩阵图案的接触孔11的P型沟道区4。(第二实施方式)图3是根据本发明的第二实施方式的半导体器件的俯视图。如图3所示，在层间绝缘膜37中形成与沟槽6的延伸方向平行地延伸的接触孔31，以使接触孔31配置成平面条状图案。第一开口 32和第二开口 33与沟槽6的延伸方向平行地延伸。接触孔31配置在相邻的沟槽6之间。ρ型沟道区4被沟槽6夹持的部分暴露于接触孔31。ρ型沟道区4被沟槽6夹持的各部分分别露出为与沟槽6的延伸方向平行地延伸的条状。除了其平面形状以外，图3所示的接触孔31的结构与图2所示的接触孔11的结构相同。虽然图3只示出第一开口 32的平面形状，但是第二开口(未示出)配置在第一开口32的半导体基板侧，与沟槽6的延伸方向垂直的该第二开口的宽度等于与沟槽6的延伸方向垂直的第一开口 32的第二开口宽度w2。现在，在下文中将描述用于制造根据本发明的第一或第二实施方式的半导体器件的方法。图4至9是制造根据第一或第二实施方式的半导体器件时的其截面图。首先，通过一般制造工艺在将用作n_漂移区I的半导体器件中的有源区的正面形成包括栅电极2、栅绝缘膜3、p型沟道区4、以及n+源区5的正面器件结构。在有源区中形成沟槽IGBT的正面器件结构的同时，形成抗击穿结构的正面器件结构(未示出)以使抗击穿结构包围有源区。在半导体基板的正面侧的表面部分中形成ρ型沟道区4之后，穿过ρ型沟道区4进入η—漂移区I中形成沟槽6。然后，栅电极隔着栅绝缘膜3埋入沟槽6，该栅绝缘膜3置于栅电极2和沟槽6的侧壁之间。具体地，在半导体基板的正面侧的表面部分中形成η+源区5。然后，通过化学气相沉积法(在下文中称为“CVD”法)在半导体器件的正面形成层间绝缘膜7，如图5所示。如图6所示，在层间绝缘膜7上形成包括开口 42的抗蚀剂掩模41，用于在其中形成接触孔11的预期形成区暴露于开口 42。开口 42的开口宽度《3与在后面的步骤中使用抗蚀剂掩模41作为掩模而形成的第一开口 12的第二开口宽度《2几乎相同。抗蚀剂掩模41的开口 42被形成为在后面的步骤中使用抗蚀剂掩模41作为掩模而形成的接触孔可配置成平面矩阵图案或平面条状图案。具体地，当形成配置成平面矩阵图案的接触孔11时，开口 42配置成平面矩阵图案，在该平面矩阵图案中开口 42平行且与沟槽6的延伸方向垂直地配置(参考图2)。当形成配置成平面条状图案的接触孔31时，开口 42配置成平面条状图案，其中开口 42与沟槽6的延伸方向平行地延伸(参考图3)。如图7所示，通过使用抗蚀剂掩模41作为掩模的各向同性蚀刻来去除暴露于抗蚀剂掩模41的开口 42的层间绝缘膜7。通过各向同性蚀刻，在层间绝缘膜7的表面部分中形成比层间绝缘膜7的厚度浅的第一开口 12。具体地，通过各向同性蚀刻来去除层间绝缘膜7，以使第一开口 12的深度为层间绝缘膜7的厚度的50%至60%。通过使第一和第二开口宽度wl和《2满足上述公式(I)和(2 )，在层间绝缘膜7的厚度的50%和60%之间的深度处形成第一开口 12。由于在形成第一开口 12时通过各向同性蚀刻来去除层间绝缘膜7，因此层间绝缘膜7在所有方向上以相同的方式蚀刻。因此，抗蚀剂掩模41侧的第一开口 12的开口宽度(第一开口宽度wl)比抗蚀剂掩模41中的开口 42的开口宽度宽，而半导体基板侧的第一开口 12的开口宽度(第二开口宽度w2)被设为与抗蚀剂掩模41的开口 42的宽度几乎相等。因此，第一开口 12具有梯形的截面形状。毫无疑问，化学干法蚀刻(在下文中称为“CDE”)装置可用于各向同性蚀刻。然后，使用在形成第一开口 12时采用的抗蚀剂掩模41来进行各向异性蚀刻，以去除暴露于抗蚀剂掩模41中的开口 42的层间绝缘膜7。进行用于形成第二开口 13的各向异性蚀刻，直至露出半导体基板的正面。通过如上所述地进行各向异性蚀刻，去除暴露于第一开口 12的层间绝缘膜7，并且形成连接到第一开口 12的第二开口 13。由于在形成第二开口 13时通过各向异性蚀刻来去除层间绝缘膜7，因此只在其深度方向上选择性地蚀刻层间绝缘膜7。因此，在抗蚀剂掩模41中的开口 42的宽度处形成第二开口 13，即开口宽度在层间绝缘膜7的深度方向上与第一开口 12的第二开口宽度《2相同。因此，第二开口 13的截面形状为矩形。通过使用相同抗蚀剂掩模41 一个接一个地进行各向同性蚀刻和各向异性蚀刻，形成包括第一开口 12和第二开口 13的接触孔11，如图8所示。包括在其中形成的n+源区5的ρ型沟道区4以及在ρ型沟道区4中形成的n+源区5的一部分暴露于接触孔11。然后，例如，通过使用等离子体的灰化处理来去除抗蚀剂掩模41。如图9所示，通过溅射在层间绝缘膜7上沉积由例如铝制成的金属电极层8。金属电极层8埋入接触孔11，并且穿过接触孔11连接到P型沟道区4和n+源区5。然后，在金属电极层8上形成抗蚀剂掩模(未示出)，在该抗蚀剂掩模中形成金属电极层8的图案。然后，通过使用抗蚀剂掩模作为掩模，去除暴露于抗蚀剂掩模中的开口的金属电极层8以获取期望金属电极层8的图案。然后，例如，通过等离子体灰化处理来去除用于图案化金属电极层8的抗蚀剂掩模。然后，进行热退火处理以获取良好的电特性和金属电极层8的稳定的粘合性。然后，在半导体基板的正面形成钝化膜(未示出)。然后，通过光刻来图案化钝化膜以露出金属电极层8。然后，进行预处理和锌酸盐处理，从而在金属电极层8的表面上形成金属镀层9。通过无电镀在金属电极层8的表面上形成由例如镍制成的金属镀层9。然后，在半导体基板的背面形成集电极区和背面电极(未示出)。由此，完成如图1所示的垂直沟槽 IGBT。如上所述，构成接触孔11的第一开口 12的在层间绝缘膜7和金属电极层8之间的界面侧的第一开口宽度被形成为比半导体基板侧的第二开口宽度《2宽。第一开口 12的侧壁和暴露于接触孔11的半导体基板的正面之间的角为钝角。因此，由于第一开口 12的侧壁以钝角向半导体基板的正面倾斜，在层间绝缘膜7和暴露于接触孔11的半导体基板之间产生的阶梯弯曲得比在常规半导体器件中产生的阶梯平缓。由于在层间绝缘膜7和暴露于接触孔11的半导体基板之间产生的阶梯平缓地倾斜，因此在形成金属电极层8时通过溅射从靶材弹出的原子容易附着到接触孔11的侧壁。即使层间绝缘膜7的厚度tl大于或等于0.5 μ m、或者即使金属电极层8的厚度大于或等于2 μ m,在金属电极层8中也不会产生任何空隙。由于在金属电极层8中未产生任何空隙，因此在金属电极层8上不产生抗蚀剂的任何残渣。如上所述，通过在根据本发明的半导体器件中形成第一开口 12以满足上述公式
(1)，在层间绝缘膜7和暴露于接触孔11的半导体基板之间产生的阶梯变得比在常规半导体器件中产生的阶梯更平缓地倾斜。由于与常规半导体器件中的阶梯覆盖相比提高了层间绝缘膜7的阶梯覆盖，因此在层间绝缘膜7上形成的金属电极层8中不产生任何空隙。因此，有可能去除用于图案化金属电极层8的抗蚀剂掩模，而不使抗蚀剂的任何残渣留在金属电极层8上。因此，在金属电极层8上均匀地形成金属镀层9，并且提高半导体器件的可靠性。(实施例)现在，在下文中将验证空隙发生率。图10是空隙发生率与接触孔形状相关的曲线图。制备(制造)包括配置成平面条状图案的接触孔31的根据第二实施方式的半导体器件(在下文中称为“试样”)。试样的第一开口宽度wl进行各种改变。在每一试样中，第一开口 32的第一开口宽度wl被设置在层间绝缘膜37的厚度tl为第一开口 32的第一开口宽度wl的0.25倍至0.32倍的范围内。(换句话说，限定为tl/wl的厚度/开口宽度比率被设为0.25和0.32之间的值。)在每一试样中，第一开口 32的第二开口宽度《2被设为层间绝缘膜37的厚度tl为第一开口 32的第二开口宽度w2的0.6倍的值。第一开口 32和第二开口的深度根据通过各向同性蚀刻而形成的第一开口 32的第一开口宽度wl而不同。在如上所述的条件下制造的试样中验证空隙发生。图10所述的结果确认通过将层间绝缘膜37的厚度tl和第一开口 32的第一开口宽度wl设置成厚度/开口宽度比小于或等于0.28来防止空隙产生(空隙发生率=0%)。还确认试样的第一开口 32的深度约为试样中的层间绝缘膜37的厚度tl的60%，其中在(图10中的箭头所指示的)测量点A处测量到厚度/开口宽度比率为0.28。根据本发明的第一实施方式的半导体器件包括配置成平面矩阵图案的接触孔11。根据本发明的第二实施方式的半导体器件包括配置成平面条状图案的接触孔31。如果在根据第一实施方式的半导体器件中层间绝缘膜7的厚度tl和第一开口 12的第一开口宽度wl被设置成厚度/开口宽度比率小于或等于0.28，则根据第一实施方式的半导体器件将呈现与根据第二实施方式的半导体器件所呈现效果相同的效果。虽然本发明在上文中结合垂直沟槽IGBT进行了描述，但是本发明适用于具有在半导体基板上包括金属电极层的各种结构的半导体器件。虽然在以上描述中第一导电类型为η型而第二导电类型为ρ型，但是毫无疑问，第一导电类型可以是P型而第二导电类型可以是η型。工业实用性如上所述，根据本发明的半导体器件以及用于制造根据本发明的半导体器件的方法对在半导体基板的正面包括厚的铝电极的半导体器件以及其制造方法而言是有用的。附图标记的说明l:rT型漂移区
2:栅电极3:栅绝缘膜4:p型沟道区5:n+源区6:沟槽7:层间绝缘膜8:金属电极层9:金属镀层11:接触孔12:第一开口13:第二开口20:接触孔上方的金属电极层的表面部分
权利要求
1.一种半导体器件，包括: 用作第一导电类型的第一半导体区的第一导电类型的半导体基板； 在所述半导体基板的正面侧的表面部分中形成的第二导电类型的第二半导体区； 穿过所述第二半导体区进入所述第一半导体区地形成的沟槽，所述沟槽在平面图案中彼此平行地延伸； 所述沟槽中隔着栅绝缘膜的第一电极； 与所述第二半导体区的另一表面相对的所述第二半导体区的相对表面上的层间绝缘膜，所述第二半导体区通过所述层间绝缘膜与所述第一半导体区接触； 所述层间绝缘膜上的第二电极，所述第二电极经由在所述层间绝缘膜中形成的接触孔连接到所述第二半导体区； 所述接触孔包括第一开口、以及在所述半导体基板的一侧连接到所述第一开口的第二开口 ； 与所述沟槽的延伸方向垂直且在所述层间绝缘膜和所述第二电极之间的界面侧的所述第一开口的第一开口宽度比与所述沟槽的延伸方向垂直且在所述半导体基板侧的所述第一开口的第二开口宽度宽； 与所述沟槽的延伸方向垂直且在所述半导体基板侧的第二开口的宽度等于所述第一开口的第二开口宽度；以及 所述层间绝缘膜的厚度小于或等于所述第一开口的第一开口宽度的0.28倍。
2.按权利要求1所述的半导体器件，其特征在于， 所述层间绝缘膜的厚度大于或等于所述第一开口的第二开口宽度的0.6倍。
3.按权利要求1或2所述的半导体器件，其特征在于， 所述接触孔具有矩形的平面形状，以及 所述接触孔平行地且与所述沟槽的延伸方向垂直地配置。
4.按权利要求1或2所述的半导体器件，其特征在于， 在与所述沟槽的延伸方向垂直的方向上彼此平行的接触孔沿着所述沟槽的延伸方向配置。
5.按权利要求1至4中任一项所述的半导体器件，其特征在于， 所述第二电极由包含铝作为其主要成分的材料制成。
6.按权利要求1至5中任一项所述的半导体器件，其特征在于， 所述第二电极的厚度大于或等于2 μ m。
7.按权利要求1至6中任一项所述的半导体器件，其特征在于， 所述层间绝缘膜的厚度大于或等于0.5 μ m。
8.按权利要求1至7中任一项所述的半导体器件，其特征在于， 对所述第二电极的表面进行无电镀。
9.一种制造半导体器件的方法，所述方法包括以下步骤: 制备用作第一导电类型的第一半导体区的第一导电类型的半导体基板； 在所述半导体基板的正面侧的表面部分中形成第二导电类型的第二半导体区； 穿过所述第二半导体区进入所述第一半导体区地形成沟槽，所述沟槽在平面图案中彼此平行地延伸；在所述沟槽中隔着栅绝缘膜埋入第一电极； 在所述第二半导体区上形成层间绝缘膜； 在所述层间绝缘膜上形成抗蚀剂，并且在所述抗蚀剂中选择性地形成开口 ； 使用所述抗蚀剂作为掩模来进行各向同性蚀刻，从而在所述层间绝缘膜中形成第一开口，所述第一开口比所述层间绝缘膜的厚度浅； 进行各向异性蚀刻从而在所述层间绝缘膜中形成第二开口，所述第二开口连接到所述第一开口，所述第二开口露出所述半导体基板的正面；以及 所述层间绝缘膜的厚度小 于或等于与所述沟槽的延伸方向垂直的所述第一开口的第一开口宽度的0.28倍。
10.按权利要求9所述的方法，其特征在于，所述方法还包括以下步骤: 在所述层间绝缘膜上形成第二电极；以及 穿过所述第一开口和所述第二开口将所述第二电极连接到所述第二半导体区。
11.按权利要求9或10所述的方法，其特征在于， 所述层间绝缘膜的厚度被设成大于或等于与所述沟槽的延伸方向垂直的所述第一开口的第二开口宽度的0.6倍。
12.按权利要求9至11中任一项所述的方法，其特征在于， 开口平行地且与所述沟槽的延伸方向垂直地在抗蚀剂中形成。
13.按权利要求9至11中任一项所述的方法，其特征在于， 在所述抗蚀剂中形成与所述沟槽的延伸方向平行地延伸的条状开口。
14.按权利要求9至13中任一项所述的方法，其特征在于， 所述第二电极由包含铝作为其主要成分的材料制成。
15.按权利要求9至14中任一项所述的方法，其特征在于， 所述第二电极的厚度被设为大于或等于2 μ m。
16.按权利要求9至15中任一项所述的方法,其特征在于， 所述层间绝缘膜的厚度被设为大于或等于0.5 μ m。
17.按权利要求9至16中任一项所述的方法，其特征在于，所述方法还包括以下步骤: 进行无电镀处理，从而在所述第二电极上形成无电镀层。
全文摘要
根据本发明的半导体器件包括用作n-漂移层1的半导体基板；在半导体器件的正面形成的沟槽IGBT的表面器件结构；半导体基板的正面侧的表面部分中的层间绝缘膜7，该层间绝缘膜7包括在其中形成的接触孔11；层间绝缘膜7上的金属电极层8；包括在金属电极层8侧的层间绝缘膜7的表面部分中形成的第一开口12、以及连接到第一开口12的半导体基板侧的第二开口13的接触孔11；在层间绝缘膜7的金属电极层8侧且在沟槽6的平面图案中与沟槽6的延伸方向垂直的第一开口12的第一开口宽度w1比在半导体基板侧且在沟槽6的平面图案中与沟槽6的延伸方向垂直的第一开口12的第二开口宽度w2宽；以及经由接触孔11连接到p型沟道区4和n+源区5的金属电极层8。根据本发明的半导体器件及其制造方法便于提高半导体器件的可靠性。
文档编号H01L21/768GK103094330SQ20121041519
公开日2013年5月8日 申请日期2012年10月26日 优先权日2011年10月28日
发明者佐佐木弘次 申请人:富士电机株式会社