半导体器件的制造方法

专利名称：半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件的制造技术。更具体地，其涉及有效地适用于将测试端子压住半导体器件的外部端子，并执行电测试的步骤的技术。
背景技术：
在日本未审查专利公布N0.2002-250744(专利文献1)中，描述了一种用于半导体器件测试的探针，其中使探针的尖端端部接触半导体器件的电极焊盘，并且由此测试半导体器件的操作。而在日本未审查专利公布N0.2010-181340(专利文献2)中，描述了一种电测试方法，其中在与电极焊盘接触以执行测量时刮去焊盘表面的高电阻层。此外，在日本未审查专利公布N0.2008-249449(专利文献3)中，描述了一种探针，其中通过金属镀覆将金刚石等的硬颗粒沉积在由钨制成的基础金属的尖端上。此外，日本未审查专利公布N0.平11 (1999)-111788(专利文献4)描述了一种形成为长且窄的插针形状的管芯测试探针，且通过利用抛光片抛光该探针而移除沉积在探针尖端上的杂质。专利文献专利文献I日本未审查专利公布N0.2002-25074专利文献2日本未审查专利公布N0.2010-181340专利文献3日本未审查专利公布N0.2008-249449专利文献4日本未审查专利公布N0.平11(1999)-111788

发明内容
半导体器件的制造步骤包括测试组装的半导体器件(半导体封装)是否具有预定电特性或是否适当操作的电测试步骤。在电测试步骤中，将半导体器件固定至测试装置，并且使半导体器件的外部端子分别与测试端子接触。因此，包括在测试装置中的测试电路和半导体器件电耦合。由此执行电测试。此外，当使测试端子与半导体器件的外部端子接触以执行电测试时，从降低在测试端子和半导体器件的外部端子之间的接触界面处的电阻分量的方面考虑，使用每个都具有锐化的端部的、长且窄的插针状(针状)端子作为测试端子的该方法是有效的。长且窄的插针状端子的尖端的尖头部被压靠并使得咬合进半导体器件的外部端子。因此，能够扩大在测试端子和半导体器件的外部端子之间的接触面积。因此能够降低在接触界面处的电阻分量。本发明人通过对将测试端子压靠半导体器件的外部端子以执行电测试的测试技术以及半导体器件的制造技术进行研究，从而发现以下问题。近年来，已经对降低半导体器件的电压以及小型化外部端子进行了研究。为了在电阻影响下稳定地执行电测试，重要的是在使测试端子与半导体器件的外部端子接触时降低电阻分量并抑制电阻分量的变化。在这种情况下，本发明人对由电导率比诸如金(Au)的基材高的材料形成的金属膜被形成在具有锐化的端部的、长且窄的插针状(针状)基材的表面的技术进行了研究。例如，当由被称为所谓的SK材料的碳钢制成的基材被形成为针状，并且基材的表面覆盖有金(Au)镀膜时，可以大幅降低与外部端子的接触电阻。但是，在前述构造的情况下，在为了多个半导体器件的电测试而重复使用时，覆盖基材表面的金属膜会磨损或剥离，由此暴露内部基材。因为基材和金属膜在电导率方面彼此存在很大差异，这导致接触电阻增大，或接触电阻的变化增大。而从提高安装稳定性的方面考虑，半导体器件的外部端子的表面可以由焊料材料覆盖。但是在这种情况下，焊料材料沉积在测试端子上，并且倾向于被氧化。当焊料材料沉积在测试端子上并被氧化时，测试端子表面的电阻分量增大。这导致接触电阻增加或接触电阻的变化增大。特别地，当测试端子的表面是金(Au)膜时，金(Au)和焊料之间的亲和势高，并且因此金膜倾向于从基材的表面剥离。换言之，测试端子的电特性由重复使用而倾向于劣化。根据本发明人的研究，在使测试端子与半导体器件的外部端子接触约70，000次至80，000次时，电测试的结果变得不稳定，导致可靠性降低。而随着电测试可靠性的降低，重复测试的次数增加，并且使被确定为存在缺陷的产品的数量增加，导致半导体器件的制造效率降低。此外，可以考虑采用在电测试的可靠性降低之前将测试端子更换为另一新的测试端子的方法。但是更换频率的增加导致用于更换的维护负担增加。鉴于前述问题完成了本发明。本发明的一个目的是提供一种提高半导体器件的制造效率的技术。此外，本发明的另一目的是提供一种在使测试端子与半导体器件的外部端子接触时稳定地降低电阻分量的技术。此外，本发明的又一目的是提供一种降低用于半导体器件的电测试中使用的测试端子的更换频率的技术。从本说明书和附图的下述说明中，本发明的上述和其他目的和新颖的特征将变得显而易见。以下将简要说明本申请中公开的本发明的代表性实施例的综述。即，作为本发明的一个实施例的制造半导体器件的方法包括将与半导体芯片电耦合的多个外部端子分别与多个测试端子的接触区接触，由此将半导体芯片和测试电路电耦合并执行电测试的步骤。此外，测试端子将被重复用于多个半导体器件的电测试。此外，测试端子中的每一个的接触区包括由第一合金形成的芯材以及覆盖芯材的金属膜。而金属膜由硬度高于第一合金的第二合金形成。以下将简要说明本申请中公开的本发明的代表性实施例可获得的效果。S卩，根据本发明的一个方面，能够提高半导体器件的制造效率。


图1是示出本发明的一个实施例的半导体器件的内部结构的概要的透视平面图；图2是沿图1的线A-A的横截面图；图3是示出图1和2中所示的半导体器件的组装流程的解释性视图；图4是示出在图3中所示的基板制备步骤中制备的引线框架的总体结构的平面图；图5是示出放大尺寸的图4的产品形成区的放大平面图；图6是示出半导体芯片经由粘接材料安装在图5中所示的芯片安装部上的状态的放大平面图；图7是示出图6中所示的半导体芯片的多个焊盘和引线框架的多个引线分别经由多个导线电耦合的状态的放大平面图；图8是示出形成密封图7中所示的半导体芯片、多个导线以及部分的多个引线的密封体的状态的放大平面图；图9是示出图8中所示的多个引线已经被切割和分离的状态的放大平面图；图10是示意性示出用于执行图3中所示的电测试步骤的测试装置的构造的解释性视图；图11是示出放大尺寸的图1中所示的测试装置的插座周围的基本部分放大横截面图；图12是示出放大尺寸的图11中所示的测试端子的周围的放大横截面图；图13是示出放大尺寸的图12中所示的测试端子的接触区周围的透视图；图14是示出放大尺寸的相对于图13的变型例的测试端子的接触区周围的透视图；图15是示出图13或14中所示的测试端子的接触区的尖端部分的放大横截面图；图16是示出作为相对于图15的变型例的测试端子的接触区的尖端部分的放大横截面图；图17是示出其中图16中所示的尖端部分已被平坦化的状态下的放大平面图；图18是示意性示出图16中所示的端子的制造步骤的解释性视图；图19是示意性示出图15中所示的端子的制造步骤的解释性视图；图20是示出图15中所示的尖端部分已经磨损并芯材暴露的状态的放大横截面图；图21是示出图20中所示的尖端部分已被平坦化的状态的放大平面图；图22是示出抛光并再生具有被平坦化的尖端端部的端子的步骤的放大横截面图；图23是示出图22中所示的抛光片的构造的放大横截面图；图24是示出图23中所示的抛光夹具压靠图17中所示的测试端子的平表面的状态的放大横截面图；图25是示出图24中所示的抛光夹具的振动方向的放大横截面图；图26是示出图25中所示的平表面和抛光夹具之间的平面位置关系的透视平面图；图27是示出图25中所示的端子在抛光后的状态的放大横截面图；图28是示出图26中所示的端子在抛光后的状态的透视平面图；图29是示出相对于图1作为变型例的半导体器件的内部结构的概要的透视平面图；图30是示出图29中所示的半导体器件的背面侧的平面图；图31是沿图29的线A-A的横截面图；图32是示出图29至31中所示的半导体器件的组装流程的解释性视图；图33是示出图32中所示的基板制备步骤中制备的引线框架的总体结构的平面图；图34是放大尺寸的图33的产品形成区的放大平面图；图35是示出图34中所示的布线基板的背面侧的放大平面图；图36是示出半导体芯片经由粘接材料安装到图35中所示的芯片安装部上的状态的放大平面图；图37是示出图36中所示的半导体芯片的多个焊盘与布线基板的多个接合引线分别经由多个导线电耦合的状态的放大平面图；图38是示出形成密封图37中所示的半导体芯片和多个导线的密封体的状态的平面图；图39是示出使焊球和接触端子彼此接触的情况的一个实例的放大横截面图；图40是示出放大尺寸的相对于图13和14的变型例的测试端子的接触区周围的透视图；图41是示出作为相对于图15和16的比较例的测试端子的接触区的尖端部分的放大横截面图；图42是示出图41中所示的尖端部分已经磨损并且芯材暴露的状态的放大横截面图；图43是示出焊料材料沉积在图41中所示的尖端部分上的状态的放大横截面图；以及图44是示出图43中所示的尖端部分的一部分剥离的状态的放大横截面图。
具体实施例方式本申请中的描述形式、基本术语以及方法的说明在本申请中，在实施例的下述说明中，如果需要，为了方便起见而将该说明分成多个部分等等。但是，除非另外说明，否则该多个部分并不彼此独立，而是以如下关系而属于单个实例的各个部分，使得其中一个是另一个的一部分的详细说明、一部分或整体的变型例等等，而与说明顺序无关。此外，原则上将省略相同部分的重复说明。但是，除非另外指出，或除了理论地限定数量的情况，以及除非从上下文中显而易见，否则实施例中的各个构成要素不是必需的。类似地，在实施例等的说明中，除非另外指出以及除非从上下文显而易见，否则用于材料、组成等的术语“X包括A”等不排除包括除A之外的元素。例如，对于成分来说，该术语是指“X包括A作为主要成分” 等等。例如，容易理解的是本文所用的术语“硅部件”等不限于纯硅，而是还包括SiGe (硅锗)合金，包含硅作为主要成分的其他多种合金，或包括其他添加剂的部件等等。而除非另外指出，否则本文所用的术语“镀金、Cu层、镀镍等”不仅包括上述材料的纯净物，还包括分别包含金、Cu、镍等作为主要成分的部件。此外，同样在提及特定数值和量时，除非另外指出，除了将其理论地限于该数量时，以及除非从上下文显而易见时，否则各个数值都可以是大于该特定数值的数值，或可以是小于该特定数值的数值。此外，在实施例的相应附图中，相同或相似的部分由相同或相似的附图标记和数字表示，并原则上不再赘述其说明。此外，在附图中，当阴影线等会使附图变复杂时或当其明显区别于空白时，即使在横截面图中也可能省略它们。有鉴于此，当从说明等中显而易见时，即使对于二维的封闭孔来说也可以省略背景轮廓。此外，即使不在横截面图中，也可以加入阴影线以便清楚表面该部分不是空白的。《半导体器件》图1是示出本实施例的半导体器件的内部结构的概要的透视平面图。图2是沿图1的线A-A的横截面图。顺便提及，在图1中，为了示出半导体器件内部的平面布置，密封体6的外边缘的轮廓由双点划线指示。图1和2中所示的作为本实施例的半导体器件的半导体器件I是将半导体芯片2嵌入密封树脂(密封体)6的内部的半导体封装。这里将利用QFP(四方扁平封装)型半导体器件I作为实例给出说明，其中从密封体6中突出的外部端子的多个外引线部5b被形成为海鸥翼形。半导体器件I具有半导体芯片2，该半导体芯片2具有正面(主表面)2a、位于正面2a的相反侧上的背面(主表面)2b，以及形成在正面2a上的多个焊盘(电极焊盘、芯片电极或端子)2c。在半导体芯片2的正面2a侧(具体地，布置在作为半导体芯片的基材的半导体衬底的表面上的元件形成表面)上，形成多个诸如晶体管和二极管的半导体元件。半导体元件与形成在正面2a上的多个焊盘2c电耦合。形成在半导体芯片2的正面2a侧上的多个半导体元件经由形成在正面2a侧上(具体地，在半导体衬底的元件形成侧和正面2a之间)的未示出的布线(布线层或芯片布线)电耦合，由此形成电路。此外，半导体器件I具有用于在其上安装半导体芯片2的接片3(芯片安装部或管芯焊盘)，经由多个导线(导电部件)4与半导体芯片2的多个焊盘2c电耦合的多个引线(外部端子)5，以及密封半导体芯片2和多个导线4的密封体(树脂或树脂体)6。半导体芯片2经由粘接材料8 (参见图2)通过多个悬置引线7 (参见图1)支撑而安装(固定)在接片3上。半导体芯片2的多个焊盘2c分别经由导线4与作为外部端子的多个引线5电耦合。此外，半导体芯片2和多个导线4由密封体6树脂密封。密封体6是通过将诸如二氧化硅的填充材料加入例如热固性树脂而获得的绝缘材料，并且如图2中所示具有顶面(侧)6a，位于顶面6a的相反侧的底面(侧)6b以及位于顶面6a和底面6b之间的侧面6c。而多个引线5c中的每一个都部分地(内引线部5a)密封进密封体6的内部，且另一部分(外引线部5b)从密封体6中暴露。外引线部5b是半导体器件I的外部端子。在例如由铜(Cu)制成的基材部的表面上形成由焊料制成的金属膜(焊接镀膜)9。该金属膜9被称为外镀膜。金属膜9形成在外部端子的表面上。因此，当半导体器件I安装在未示出的安装基板上时，可以提高外部端子对作为导电接合材料的焊料(未示出)的润湿性。形成本实施例的金属膜9的焊料由所谓的无铅焊料制成，其基本上不包含铅(Pb)，并且例如仅包含锡(Sn)、锡-秘(Sn-Bi)、锡-铜(Sn-Cu)或锡_铜-银(Sn-Cu-Ag)。这里，无铅焊料是指铅(Pb)含量为0.lwt%或更小的焊料。根据RoHs (Restrictionof HazardousSubstances:限制有害物质)指令确定上述含量。以下在本实施例中，除非另外指出，否则当说明焊料或焊球时，其指示无铅焊料。顺便提及，在图1和2中示出QFN型半导体器件I,其中多个引线5从密封体6的侧面6c突出。但是，半导体封装的结构不限于图1和2中所示的实例。例如，作为变型例，半导体器件的结构适用于QFN(四方扁平无引线封装)型半导体器件(未示出)。在QFN型半导体器件的情况下，多个外部端子(外引线部)在密封体的底面(安装面)处从密封体突出。即使在QFN型半导体器件的情况下，鉴于当在未示出的安装基板上安装时提高外部端子对作为导电接合材料的焊料(未示出)的润湿性，优选在暴露的表面上形成由焊料形成的金属膜(焊料镀膜)。《半导体器件的制造方法》以下将给出对图1和2中所示的半导体器件I的制造步骤的说明。图3是示出图1和2中所示的半导体器件的组装流程的解释性视图。本实施例中的半导体器件I根据图3中所示的组装流程制造。1.基材制备步骤图4是示出在图3中所示的基板制备步骤中制备的引线框架的总体结构的平面图。图5是示出放大尺寸的图4的产品形成区的放大平面图。首先，在图4中所示的基材制备步骤中，制备图4和5中所示的引线框架(基材)10。顺便提及，除了使用预先制造的图4和5中所示形状的引线框架10的实施例之外，引线框架(基材)10的制备还包括使用购置其他地方(其他公司或其他承包商)制造的引线框架10的实施例。如图4中所示，当前步骤中制备的引线框架10包括框架部(框架主体)IOb内部的多个产品形成区10a。具体地，在引线框架10中，多个产品形成区IOa布置成矩阵。多个产品形成区IOa中的每一个都对应于图1中所示的一个半导体器件I。此外，在各个产品形成区域IOa之间布置切割区10c，切割区IOc是在图3中所示的单片化步骤中要被切割的切割余量。通过使用由此包括多个产品形成区IOa的引线框架10，能一同地制造多个半导体器件I (参见图1)。这可以提高制造效率。此外，如图5中所示，在当前步骤中制备的引线框架10的各个产品形成区IOa中，已经形成了包括在半导体器件I中的接片(芯片安装部或管芯焊盘)3、围绕接片3布置的多个引线(外部端子)5以及支撑接片3的多个悬置引线7。多个引线5与围堰部IOd耦合，并经由该围堰部IOd耦合。而多个悬置引线7分别与围堰部IOd耦合，且接片3经由悬置引线7与围堰部IOd耦合。换言之，接片3和多个引线5经由悬置引线7和围堰部IOd由引线框架10支撑。此外，引线框架10的构成材料不限于以下材料，而是通过使由例如铜(Cu)、铜合金、通过在铜的表面堆叠镍(Ni)镀膜而获得的材料、或诸如42合金的铁型材料形成的金属板经受图案化处理而形成的。2.半导体芯片安装步骤随后，在图3中所示的半导体芯片安装步骤中，如图6中所示，在各个产品形成区IOa的接片3上安装半导体芯片2。图6是示出半导体芯片经由粘接材料安装到图5中所示的芯片安装部上的状态的放大平面图。在本实施例中，半导体芯片2经由例如热固性树脂或通过在热固性树脂中混合银(Ag)颗粒而获得的粘接材料8来安装(接合和固定)。安装系统例如是所谓的正装安装系统(face-up mounting system),其中以半导体芯片2的背面2b (参见图2)与接片3的顶面相对来执行安装。顺便提及，这里通过采用接片3的尺寸(平面面积)小于半导体芯片2的尺寸(平面面积)作为实例给出说明。但是，接片3的尺寸不限于此。其中接片3的尺寸大于半导体芯片2的尺寸的结构(大接片结构)也是适用的。3.电耦合步骤随后，在图3中所示的电耦合步骤中，如图7中所示，半导体芯片2的多个焊盘2c和布置在半导体芯片2周围的多个引线5分别经由多个导线(导电部件)4电耦合。图7是示出图6中所示的半导体芯片的多个焊盘和引线框架的多个引线分别经由多个导线电耦合的状态的放大平面图。在本步骤中，例如制备热台(heat stage)(未示出)。引线框架10布置在该热台上，在该引线框架10中，半导体芯片2安装在各个产品形成区IOa的接片3上。随后，例如通过毛细管(未示出)提供各个导线4。通过组合地使用超声波和热压接合来接合导线4的系统，将导线4耦合。用于导线4的材料的实例包括金(Au)、铜(Cu)及其合金。4.密封步骤随后，在图3中所示的密封步骤中，如图8中所示，在各个产品形成区IOa中形成密封体6。因此，半导体芯片2(参见图7)、接片3(参见图7)、多个导线4(参见图7)以及多个引线5中的每一个的一部分(内引线部)由密封体密封。图8是示出形成了密封图7中所示的半导体芯片、多个导线以及多个引线的一部分的密封体的状态的放大平面图。在本步骤中，例如通过所谓的转移模塑系统，其中在将图7中所示的引线框架10插入未示出的模塑模具中的情况下，将树脂压入模具并且随后固化，来形成图8中所示的密封体6。在本步骤中，布置于模塑模具中的空腔(树脂压入空间)被布置为与图8中所示的围堰部IOd的内部相配合。这可以抑制树脂(密封树脂)无序地泄漏到围堰部IOd的外部。5.镀覆步骤随后，在图3中所示的镀覆步骤中，在图8中所示的多个引线5的每一个的表面上形成由焊料形成的金属膜(镀膜)。在本步骤中，例如将图8中所示的引线框架10浸入未示出的镀覆溶液中。因此，在从密封体6暴露的金属部分的表面上形成图2中所示的金属膜(焊料镀膜)9。在本实施例中，例如将引线框架10浸入焊料溶液中，由此通过电镀系统形成作为焊料膜的金属膜。焊料膜的种类的实例可以包括锡-铅镀覆、作为无铅镀覆的纯锡镀覆以及锡-铋镀覆。如上所述，当在安装基板上安装时，鉴于提高外部端子对作为导电接合材料的焊料的润湿性而形成金属膜9。但是，只要由形成引线框架10的金属形成的基材部(下层部分)的表面由金属膜9覆盖，则金属膜9的厚度可以是小的。在本实施例中，金属膜9的厚度小于下层基材部(下层部分)的厚度，且例如为约10 μ m至20 μ m。6.引线切割步骤(引线形成步骤)随后，在图3中所示的引线切割步骤中，如图9中所示，将多个引线5切割并分别分离。图9是示出图8中所示的多个引线已被切割并分离的状态的放大平面图。在本步骤中，切割引线5的外引线部5b，并将该外引线部5b从框架部10b(参见图4)上切除。此外，在相邻引线5之间切割将多个引线5耦合的围堰部10d(参见图7)，由此分离各个引线5。多个引线5的外引线部5b的切割方法没有特别限制。例如，在引线框架10的底面侧上，布置未示出的冲头(切割刀片)，并且在顶面侧布置模具(支撑夹具)。因此通过执行冲压加工实现切割。此外，将该多个引线5分离。随后形成多个引线5。在本实施例中，如图2中所示，多个引线5的各个外引线部5b形成为海鸥翼形。形成引线5的各个外引线部5b的方法没有特别限制。例如，利用成型冲头和模具执行冲压加工。因此可以完成成型。通过本步骤，多个引线5分别被分离，得到分离体。此外，通过本步骤从引线框架10上切除多个引线5。7.单片化步骤随后，在图3所示的单片化步骤中，切割图9中所示的悬置引线7，由此从引线框架10上切除(分离)各个产品形成区10a。因此，能够获得单片化的半导体器件I (参见图1)。该单片化方法没有特别限制。通过使用冲裁模的冲压加工进行切割的方法也是适用的。顺便提及，本步骤中获得的多个半导体器件I是预测试半成品(组件)的形式。因此，在本步骤之后，执行图3中所示的视觉检验步骤和电测试步骤。因此，合格的器件成为图1和2中所示的半导体器件I。8.电测试步骤随后，在图3中所示的电测试步骤中，电流通过半导体器件，由此进行用于检查电路中不存在断路，并且该器件具有规定的(容许的或更高的)电特性的测试。此外，在本步骤中，基于电测试的结果，确定器件是优良产品还是缺陷产品。随后移除缺陷产品。以下将详细说明电测试步骤。《电测试装置(检验装置)》首先将给出对用于在图3中所示的电测试步骤中执行半导体器件的电测试的电测试装置(检验装置)的构造的说明。图10是示意性示出用于执行图3中所示的电测试步骤的测试装置的构造的解释性视图。图11是示出放大尺寸的图10中所示的测试装置的插座周围的基本部分放大横截面图。而图12是示出放大尺寸的图11中所示的测试端子的周围的放大横截面图。图13和14分别是示出图12中所示的测试端子的接触区周围的透视图。用于在本实施例的电测试步骤中对半导体器件I执行电测试的测试装置(电测试装置或检验装置)20包括用于容纳半导体器件I的插座21、经由插座21将与半导体器件I电耦合的测试基板(布线基板或性能板)22以及与测试基板22电耦合的测试头23。在测试头23中形成有测试电路，该测试电路用于在测试电路和半导体器件I之间执行信号电流的输入/输出，该测试电路经由测试基板22和插座21与半导体器件I电耦合。此外，在本实施例中，邻近测试头23布置有控制部(测试器主体)24。控制部24与测试头23电耦合。在控制部24中形成有用于控制电测试步骤(例如测试头23和半导体器件I的相对位置控制或用于连续测试多个半导体器件I的控制)的控制电路。但是，控制电路的形成位置不限于图10中所示的模式。例如，作为变型例，控制电路可以形成在测试头23的内部。如图11中所示，测试头23具有顶面23a，该顶面23a是用于在其上安装测试基板22的基板安装表面。测试基板22固定在测试头23的顶面23a上。用于固定测试基板22的固定方法没有特别限制。在图11中所示的实例中，在测试头23的顶面23a上布置有隔板25。测试基板22例如螺固于隔板25上。此外，测试基板22经由布置在测试头23的顶面23a上的多个连接器端子(端子)6而与形成在测试头23中的电路(测试电路)电耦合。而测试基板22是布线基板，其具有正面22a，位于正面22a的相反侧的背面22b，以及用于将布置在正面22a上的插座21安装在其中的插座安装区22c。在正面22a和背面22b中形成分别包括多个布线22d的布线图案。形成在正面22a侧上的多个布线22d和形成在背面22b侧上的多个布线22d分别经由传输路径(层间导电路径)22e彼此电耦合，传输路径22e例如是从测试基板22的正面22a贯穿至背面22b的贯通孔。而在测试基板22上，安装诸如电容器和线圈的多个电子元器件27，且它们经由布线22d与安装在正面22a侧上的插座21电耦合。在图11中所示的实例中，多个电子元器件27安装在背面22b上。此夕卜，测试基板22通过由形成在测试头23上的隔板25围绕的中空空间而固定在测试头23上，以便背面22b与测试头23的顶面23a相对。而用于固定半导体器件I的插座21固定在测试基板22的正面22a上的插座安装区22c中。插座21的固定方法没有特殊限制。在本实施例中，例如采用螺固。因此，插座21可以至少根据作为要被测量的目标的半导体器件的类型改变而容易地附接和移除。插座21包括由诸如树脂的绝缘材料制成的主体部21a。主体部21a包括作为用于固定半导体器件I的表面的顶面(半导体器件固定表面)21al，以及位于顶面21al的相反侧上的底面(测试基板安装表面)21a2。而插座21包括固定部(封装固定部或区域)21b，该固定部21b布置在主体部21a的顶面21al侧上并用于固定和保持半导体器件I。固定部21b的周围区域从固定部21b的中心区域突出。半导体器件I的密封体6容纳于突出部的内部。因此，半导体器件I可以布置在预定位置处。换言之，形成在固定部21b的周围区域中的突出部用作执行半导体器件I的对准的定位导向件。此外，插座21包括将要与半导体器件I的多个引线5电耦合的多个端子(测试端子、接触端子、探针或弹簧插针)CP。多个端子CP插入形成在插座21的主体部21a中的多个贯通孔21c中，并分别与形成在测试基板22上的多个端子(弹簧座)22f电耦合。此外，在插座21上布置按压夹具(引线按压部件)28，该按压夹具28是用于将引线5的尖端端部压向端子CP的引线按压部件。在本实施例的电测试步骤中，压力从按压夹具28施加至多个引线5的各个尖端端部上。因此，多个引线5的各个尖端端部都压向端子CP。因此，多个端子CP和多个引线5分别彼此接触，这可以确保其间形成电耦合。此外，如图12中所示，端子CP包括具有将与引线5接触的接触区31的撞针部PR，布置在撞针部PR的相反侧上并覆盖撞针部PR的一部分的套管部SV，以及作为布置在撞针部PR和套管部SV之间的弹性体的弹簧部SP，端子CP整体上形成为长且窄的杆状(针状)形状。在图12中所示的实例中，弹簧部SP是螺旋弹簧，并且例如通过在弹簧钢形成的芯材的表面上形成金(Au)镀膜(金膜)而构成。在芯材的表面上形成金镀膜可以降低在经由弹簧部SP的导电路径上的电感分量。而套管部SV在其一个端部(下端部或在与撞针部PR相反侧上的端部)为尖状(尖头状)。将与端子CP的套管部SV接触的端子22f在其与套管部SV相对的表面的一部分上具有沿套管部SV的尖头状的凹痕。因此，通过在凹痕区中设置套管部SV的尖部，能够将端子CP对准。通过在由称为SK材料的碳钢形成的芯材的表面上形成金(Au)镀膜(金膜)而构成套管部SV。通过在芯材的表面上形成金镀膜，能够降低套管部SV和端子22f的接触电阻和电感分量。而套管部SV的另一个端部(上端部，或在撞针部PR侧上的端部)是圆柱形。将撞针部PR的一部分(轴部)设定为可插入圆柱体部SVl的内部。这使得端子CP的总长度(从撞针部PR的尖端至套管部SV的尖端的长度)可改变。此外，在套管部SV的圆柱体部SVl的根部处布置弹簧按压表面SV2，弹簧部SP的一个末端与该弹簧按压表面SV2接触。弹簧按压表面SV2与圆柱体部SVl —体成型。此外，撞针部PR包括在电测试步骤中与引线5接触的接触区31，以及以杆形式从接触区31向套管部SV延伸的轴部(轴区域)32。撞针部PR的轴部32具有从弹簧部SP施加的弹性力转移至接触区31，并调整引线5和接触区31的接触负载(接触压力)的功能。为此，轴部32包括用于插入套管部SV的圆柱体部SVl中的杆状部32a，以及布置在杆状部的根处的弹簧按压表面32b，弹簧部SP的另一端部与该弹簧按压表面32b接触。轴部32的杆状部32a插入套管部SV的圆柱体部SVl中，且因此具有长且窄的圆柱形，其直径小于圆柱体部SVl的开口直径。而将在电测试步骤中与引线5接触的接触区31的一个端部(顶端部，或在套管部SV的相反侧上的端部)为尖状(尖头状)。在本实施例中，如图13和14中所不，接触区31具有多个尖头部(尖的尖端端部或顶点部)31a。尖头部31a的数量没有特别限制。图13示出包括了四个尖头部31a的实例，并且图14示出包括了八个尖头部31a的实例。接触区31的端部被锐化成尖头状。这使得接触区31的一部分能够在电测试步骤中咬合进图12中所示的引线5中。具体地，端子CP的撞针部PR的接触区31的尖部(图13中所示的尖头部31a)咬合进由引线5的外引线部5b的焊料形成的金属膜(焊料镀膜)9中。因此，能够扩大接触区31和作为检验目标的引线5之间的接触面积。这可以在电测试步骤中降低接触电阻。换言之，能够在使测试端子CP与作为半导体器件I (参见图11)的外部端子的引线5接触时降低电阻分量。此外，如图13和14中示例性示出地，在使用包括多个尖头部31a的端子CP的情况下，提供多个尖头部31a使得增加引线5 (参见图12)和端子CP之间接触点的数量。因此，能够确保通过多个尖头部31a中的任何一个与引线5导通。因此可以稳定地执行测试。例如，即使在对准精度等受到影响，引线5和端子CP之间的平面位置关系会略微偏移时，则更可能使多个尖头部31a中的任何一个咬合进引线5。因此，当考虑引线5和测试端子CP之间没有对准时，从确保引线5和端子CP之间的耦合可靠性方面考虑，则使用包括多个尖头部31a的端子是优选的。《电测试步骤》以下将给出对使用图10中所示的测试装置20的电测试步骤的说明。顺便提及，因为在组装半导体器件之后要执行高温测试，因此进行加速测试，其被称为所谓的预烧(burn-1n)。在预烧中，可以执行诸如连续性测试的简单电检验。但是，本实施例的预烧和电测试步骤彼此区别。即，预烧是通过以温度和电压来加速而检测和移除半导体器件的初始缺陷的步骤，并且具有在初始故障模式失效的最终检验中提高检测能力的目的。为此，在预烧中，通常在约125°C的环境下通过对半导体器件施加高于使用电压的更高电压若干小时至约10小时来执行检验。另一方面，本实施例中所描述的电测试步骤测试根据设计规定的电特性是否能够获得或是否处于产品规格的范围内。在本步骤中，如图11中所示，将作为待检验目标的半导体器件I转移并布置到插座21的固定部21b。用于将半导体器件I转移到插座21的方法没有特别限制。例如，可以使用未示出的处理机(转移装置)实现自动转移。在将半导体器件I布置在插座21的固定部21b上的阶段，测试端子CP和引线5彼此接触。为了降低端子CP和引线5之间的接触电阻并稳定地执行电测试，优选使端子CP的一部分咬合进引线5的一部分。为此，在本实施例中，在插座21的固定部21b上布置半导体器件I。随后通过用于将引线5的尖端端部压向端子CP的按压夹具28按压引线5。因此，图12中所示的端子CP的撞针部PR通过来自按压夹具28的压力而被迫向下(朝向测试基板22)。此外，撞针部PR被向下推，致使弹簧部SP的弹性力增大。因此，在端子CP的接触区31中产生进入引线5 (具体地，金属膜9)的咬合力，因此尖头部31a(参见图13和14)咬合进引线5的金属膜9。端子CP和引线5之间的接触负载(在接触时从端子CP施加至引线5的负载)没有特别限制。例如，在本实施例中，调整弹簧部SP的弹性力以便获得约20gf (约0.2N)至50gf (约0.5N)的接触负载。随后，随着端子CP咬合进引线5，电流通过半导体器件1，由此执行连续测试和用于确认电特性的测试。换言之，在本实施例中，通过将多个引线5和多个端子CP彼此分别接触，半导体器件I的半导体芯片2 (参见图2)和用于电测试的测试电路电耦合，由此执行电测试。在测试期间，电流经由图11中所示的多个端子CP通过半导体器件I。而且，测量从半导体器件I等流动的信号电流。因此确认电路中不存在断路，并且器件具有规定(容许的或更高的)的电特性。此外，基于电测试结果，确定器件是优良产品还是缺陷产品。随后移除缺陷产品。例如通过在从插座21取出产品时将优良产品和缺陷产品转移至不同的转移目的地而执行优良产品和缺陷产品的分类。《测试端子的详细结构》以下将给出对测试端子CP的详细结构的说明。图15是示出图13或14中所示的测试端子的接触区的尖端部分的放大横截面图。图16是示出作为相对于图15的变型例的测试端子的接触区的尖端部分的放大横截面图。此外，图41是示出作为相对于图15和16的比较例的测试端子的接触区的尖端部分的放大横截面图。图42是示出图41中所示的尖端部分磨损并且芯材暴露的状态的放大横截面图。图43是示出焊料材料沉积在图41中所示的尖端部分上的状态的放大横截面图。图44是示出图43中所示的尖端部分的一部分剥离的状态的放大横截面图。为了使图12中所示的端子CP的接触区31咬合进引线5，除了锐化接触区31的尖端端部之外，优选的是使端子CP咬合进的金属膜9由比形成金属膜9的焊料材料硬的材料形成。另一方面，从降低端子CP和引线5之间的接触电阻方面考虑，端子CP的最外面优选由诸如金(Au)的具有低电阻率的金属材料覆盖。有鉴于此，如同图41中所示作为相对于本实施例的比较例的端子100，可以考虑如下测试端子100，其中例如由被称为所谓的SK材料的碳钢形成的芯材101的表面覆盖有金(Au)的镀膜102。顺便提及，除构成材料之外，图41中所示的端子100与图12中所示的端子CP具有相同的结构。在仅考虑一次电测试而不考虑重复使用的情况下，即使在使用图41中所示的端子100时，可以抑制接触电阻以稳定地执行测试。但是，在电测试步骤中，从制造效率提高的方面考虑，需要多个(批量生产的)半导体器件I (参见图11)与端子CP重复接触以执行测试是必要的。在图41中所示的端子100的情况下，覆盖芯材101表面的镀膜102会磨损或剥离，因此电阻率比镀膜102高的芯材101会如图42或44中所示地暴露。特别地，在芯材101的表面由金(Au)膜形成时，Au膜倾向于被磨损。为此，端子100直至芯材101暴露为止能够使用的次数小。即寿命短。此外，金(Au)具有与作为焊料材料的主要成分的锡(Sn)的高亲和势(倾向于结合)。为此，如图43中所示，覆盖引线5的表面的焊料材料9a倾向于沉积到镀膜102的表面上。随后，沉积到镀膜102上的焊料材料9a与镀膜102结合，而产生化合物。因此，镀膜102变得更容易从芯材101上剥离和脱落。因此，如图44中所示，芯材101倾向于暴露。而即使在芯材101没有暴露时，随着沉积在端子100上的焊料材料9a(图43)的氧化，端子100表面的电阻分量增大。这导致接触电阻增大或接触电阻的变化增大。换言之，在测试端子100的情况下，由于重复使用而导致电特性倾向于劣化。根据本发明人的研究，在端子100的情况下，当执行70，000次至80，000的测试时，电测试的结果变得不稳定，导致可靠性降低。那么，随着电测试可靠性的降低，重复测试的数量增加，并使得被确定为存在缺陷的产品的数量增加，导致半导体器件制造效率降低。替代地，可以考虑在电测试的可靠性降低之前将测试端子更换为另一新的测试端子的方法。但是更换频率的增加导致用于更换的维护负担增加。另一方面，在本实施例中，如图15中所示，端子CPl的接触区31由以合金(第一合金)制成的芯材Ml形成，且金属膜M2覆盖芯材Ml。金属膜M2由比形成芯材Ml的合金硬(硬度更高)的合金(第二合金)形成。具体地，形成芯材Ml的合金和形成金属膜M2的合金每个均是钯合金，其以在各个组成元素中的最大重量比包括钯(Pd)元素。换言之，形成芯材Ml的合金和形成金属膜M2的合金具有以共同的最大重量比而被包括的组成元素。此外，具体地，芯材Ml例如是钯-银-铜(Pd-Ag-Cu)系合金，其包括钯(Pd)、银(Ag)和铜(Cu)。各个元素的含量比例如是重量比4: 3: 3。另一方面，金属膜M2例如是钯-银(Pd-Ag)型合金，其包括重量比分别为80: 15: 5的钯(Pd)、银(Ag)和钴(Co)。主要包含钯元素的钯合金具有不容易与作为焊料材料的主要成分的锡(Sn)结合的特性。为此，通过利用由钯合金形成的金属膜M2覆盖端子CPl的接触区31，能够避免或抑制焊料材料沉积在端子CPl上。而钯自身的电阻率与铁(Fe)的电阻率可比较。但是，添加副元素(accessoryelement)可以使钯合金的电阻率小于钯自身的电阻率。作为这种副元素，允许包括诸如银(Ag)或铜(Cu)的、具有比作为主元素(main element)的钮I (Pd)的电阻率低的电阻率的元素，以用于合金化。因此，能够将电阻率降至与金(Au)可比较的水平。顺便提及，将“元素的电阻率”评价作为在由元素制成的单质金属的情况下电阻率。例如，将具有比钯(Pd)元素的电阻率低的电阻率的元素称为具有比钯单质金属的电阻率低的电阻率的元素。银(Ag)或铜(Cu)与其对应。而由钯合金形成要被金属膜M2覆盖的芯材Ml。因此，即使在重复使用端子CP1，由此暴露芯材Ml的一部分时，也能够避免或抑制接触电阻的增大。此外，允许作为主元素的钯(Pd)包括钴(Co)作为副元素以用于合金化。因此能够提高合金的硬度。顺便提及，钯合金的成分是本发明人具体研究的一个实例。也适用于各种变型例。例如，除了上述配置外，作为副元素，进一步允许包括镍(Ni)以用于合金化。通过允许在其中包含镍(Ni)，能够稳定合金的晶体结构。但是镍(Ni)元素与其他副元素(银、铜和钴)相比更容易与锡(Sn)结合。为此，从避免焊料材料沉积方面考虑，镍的含量比优选设定为等于或小于其他副元素的含量比。顺便提及，如同图16中所示的作为相对于图15的变型例的端子CP2，能够假设没有形成金属膜M2且芯材Ml暴露的结构。换言之，钯合金的一种固态材料可以形成端子CP2。与图41中所示的比较例的端子100相比较，在图16中所示的CP2的情况下，其能够抑制由于重复使用所造成的电测试可靠性的降低。当接触区31由如同端子CP2的固态材料形成时，即使端子CP2的接触区31被磨损，接触区31的组成材料也不会改变。为此，例如，如图17中所示，端子CP2的尖端部分被磨损或破碎，由此被平坦化为平坦表面31b且在执行电测试时不能咬合进引线5 (参见图12)。因此，与引线5的接触面积减小。因此，在直至接触电阻增大的时间段期间，电特性是稳定的。图17是示出图16中所示的尖端部分已经被平坦化的状态的放大平面图。此外，端子CP2硬度的增加可以提高耐磨性。为此，能够增加从图16中所示的状态直至图17中所示的状态的重复使用的次数。换言之，可以延长寿命。本发明人的研究指示如下内容:如图16中所示，端子CP2的接触区31仅由芯材Ml形成(仅单一合金)，且将硬度设定为500HV或更大；则在维氏硬度(Vickers hardness)的情况下，端子CP2可以被重复使用约500，000次。换言之，寿命可以延长为比较例的端子100 (参见图41)的寿命约7至8倍长。顺便提及，使用直至在端子CP和引线5之间的接触电阻超过IΩ的接触次数来作为重复使用的评价指标。以下，除特别说明使用不同的评价指标的情况之外，在提及重复使用次数时使用相同的评价指标。而维氏硬度是维氏硬度测试中测试负载[N]除以永久压痕的表面积[mm2]而获得的值。此外，维氏硬度测试是使金字塔形的压头进入材料表面的硬度测试，且根据移除负载之后遗留的压痕的对角线的长度[mm]来计算表面积[mm2]的硬度测试，该锥形压头由正四角锥金刚石形成，且相对面之间的角度为136°。在以下说明中，当以HV为单位描述硬度时，其指示维氏硬度。此外，本发明人对提高端子CP2的耐磨性以便进一步延长寿命进行了研究。从提高端子CP2的耐磨性方面考虑，优选的是提高芯材Ml的硬度。但是，已经发现如下现象:在芯材Ml的硬度提高时，发生以下的额外问题。即，从在电测试步骤中使端子CP2的一部分咬合进引线5(参见图12)的金属膜9(参见图12)的方面考虑，需要将芯材Ml的接触区31的尖端部分形成为图16中所示的尖状。但是，当使芯材Ml硬时，用于形成尖头状的处理变得困难。特别地，变得难于执行用于形成如图13和14中所示的多个尖头部31a的处理。如上所述，当芯材Ml是钯-银-铜(Pd-Ag-Cu)型合金时，完成(在经过稍后描述的热处理之后)的芯材Ml的硬度根据维氏硬度约为500HV。非常难于使具有约500HV的硬度的材料经受微机械加工。因此例如以下述方式形成图16中所示的端子CP。图18是示意性示出图16中所示的端子CP的制造步骤的解释性视图。首先，制备形成芯材Ml并由合金制成的杆材(杆状部件或柱状部件)MO。杆材MO的硬度例如约为200HV至300HV。随后，使杆材MO经受切割(例如利用车床进行切割)并例如形成为撞针部PR的形状。随后执行热处理，由此硬化芯材Ml。因此，热处理后的芯材Ml具有约500HV的硬度。作为热处理条件，例如在300°C左右执行加热约2分钟至3分钟。当经受热处理之前的芯材Ml的硬度约为200HV至300HV时，即使图13或14中所示的复杂尖端形状也可以相对容易地形成。分别独立形成图12中所示的套管部SV和弹簧部SP。因此，将撞针部PR、套管部SV以及弹簧部SP组装，由此形成端子CP。因此，在本实施例中，在通过切割而成型之后执行热处理。这得到了具有约500HV的硬度并如图16中所示在接触区31中具有多个尖头部31a的端子CP2。因此，图16中所示的端子CP2的硬度可以被设定为约500HV。但是难于将作为固态材料形成的端子CP2的硬度设定为仍大于500HV。换言之，当端子CP由固态材料形成时，难于进一步延长寿命。因此，本发明人进一步进行了研究，并发现如下情况:如图15中所示，通过实现其中芯材Ml的表面由比芯材Ml硬(硬度更高)的金属膜M2覆盖的端子CPl的结构，能够提高耐磨性。此外，包括作为组成元素的钴(Co)的钯合金的金属膜M2可以例如通过镀覆方法形成，且因此能够容易地覆盖芯材Ml的表面。例如以如下方式形成图15中所示的端子CP1。图19是示意性示出图15中所示的端子CP的制造步骤的解释性视图。首先，制备形成芯材Ml并由合金制成的杆材(杆状部件或柱状部件)MO。杆材MO的硬度例如约为200HV至300HV。随后，使杆材MO经受切割(例如使用车床切割)，并例如形成为撞针部PR的形状。随后，将所形成的芯材Ml浸入镀覆溶液中，由此通过例如电镀方法在芯材Ml的表面上形成金属膜M2。在由镀覆方法形成的状态下，金属膜M2的硬度例如约为300HV至400HV。随后，使芯材Ml和覆盖芯材Ml的金属膜M2经受热处理(例如在300°C左右加热约2分钟至3分钟)，由此硬化芯材Ml和金属膜M2。热处理后的芯材Ml的硬度约为500HV。金属膜M2的硬度高于芯材Ml的硬度，且例如约为650HV至700HV。顺便提及，还可考虑采用在使芯材Ml经受热处理之后形成金属膜M2的方法。但是，在这种情况下，使芯材Ml多次经受热处理。为此，当使金属膜M2经受热处理时，芯材Ml可以通过退火软化。因此，从可靠地硬化芯材Ml方面考虑，优选地在芯材Ml经受热处理之前形成金属膜M2，且一同执行热处理。此外，当使芯材Ml和金属膜2 —同经受热处理时，在芯材Ml和金属膜M2之间接合表面处的接合强度增加。为此，从避免或抑制金属膜M2从芯材Ml剥离方面考虑，芯材Ml和金属膜M2优选地一同经受热处理。以上述方式形成的端子CPl具有约650HV至700HV的表面硬度，且仍然比图16中所示的端子CP2的表面硬。因此可以提高耐磨性，且因此可以进一步延长寿命。图20是示出图15中所示的尖端部分已经磨损并芯材暴露的状态的放大横截面图。而图21是示出图20中所示的尖端部分已被平坦化的状态的放大平面图。本发明人的研究指示如下内容:当图15中所示的端子CPl中的金属膜M2的膜厚被设定为2μπι时，例如，如图20中所示，端子CPl直至芯材Ml暴露为止可以被重复使用约1000,000次。换言之，寿命可以延长为比较例(参见41)的端子100的寿命的约14至16倍，且为图16中所示的端子CP2的寿命的约两倍。此外，对于端子CP1，芯材Ml和金属膜M2每个都由钯合金形成。因此，即使在如图20中所示地暴露芯材Ml时，也能够抑制电特性的劣化。换言之，形成芯材Ml的合金以及形成金属膜M2的合金具有以共同的最大比(重量比)而被包括的元素。因此，即使在芯材Ml暴露时，也能够抑制电特性的劣化。特别地，芯材Ml和金属膜M2每个都包括诸如银(Ag)元素的、具有比钯的电阻率低的电阻率的元素作为副元素。因此能够使芯材Ml和金属膜M2的电阻率彼此可比较。例如，如图21中所示，端子CPl的尖端部分被磨损或破碎，因此被平坦化为平坦表面31b，且在执行电测试时不能咬合进引线5(参见图12)。因此与引线5的接触面积会下降。因此，在直至接触电阻增大的时间段期间，电特性是稳定的。因此，本实施例使得能够实现如下效果:直至金属膜M2磨损，由此而暴露芯材Ml为止，使金属膜M2和引线5 (参见图12)彼此接触以执行电测试；且在如图20中所示地暴露芯材Ml之后，使芯材Ml和引线5彼此接触以执行电测试。换言之，即使在将端子CPl重复使用约1000, 000次，由此如图20中所示地暴露芯材Ml的情况下，从此时直至芯材Ml进一步磨损而如图21中所示地被平坦化(直至接触电阻超过I Ω)，能够稳定地执行电测试。换言之，能够在芯材Ml暴露之前使用端子CPl 1000，000次，且在芯材Ml暴露之后使用500，000次，总计约1500，000次。此外，芯材Ml和金属膜M2每个都由钯合金形成。这可以防止或抑制以下情况:焊料材料在约1500，000次的重复使用期间沉积到端子CPl上，导致电阻值增大。因此，根据本实施例，能够在使测试端子CPl或CP2与作为半导体器件I (参见图11)的外部端子的引线5 (参见图11)接触时，延长电阻分量降低的时间段(寿命)。换言之，能稳定地降低端子CPl或CP2和引线5之间的接触电阻。因此能够减少端子CPl或CP2的更换频率。因此能够提高半导体器件I的制造效率。此外，与形成在图41中所示的端子100的表面上的、由金(Au)制成的镀膜102相比较，形成在图15中所示的端子CPl的表面上的金属膜M2硬度更高(更大)。而图16中所示的端子CPl的芯材Ml的硬度高于(大于)图41中所示的镀膜102的硬度。因此，当使端子CPl或CP2与引线5 (参见图12)接触时，能够降低端子CPl或CP2的接触区31的形变量(由磨损而被切割的量，由压力而塌陷的量或由于焊料沉积而脱落的量)。此外，当重复使用端子CPl或CP2时，每次当使端子CPl或CP2与引线5接触时产生降低接触区31的形变量的效果。因此，延长了端子CPl或CP2的寿命，从而增加接触的次数。《测试端子的再生处理方法》如上所述，端子CPl或CP2与比较例的端子100相比可以大幅延长寿命。但是，如图17和21中所示，可以通过在被平坦化之后经受再生处理而进一步延长端子CPl或CP2的寿命。以下将给出对在如图17或21所示的尖端部分被平坦化之后执行再生处理的方法的详细说明。图22是示出抛光和再生具有被平坦化的尖端端部的端子的步骤的放大横截面图。此外，图23是示出图22中所示的抛光片的构造的放大横截面图。而图24是示出图23中所示的抛光夹具压靠图17中所示的测试端子的平表面的状态的放大横截面图。此外，图25是示出图24中所示的抛光夹具的振动方向的放大横截面图。图26是示出图25中所示的平坦表面和抛光夹具之间的平面位置关系的透视平面图。此外，图27是示出图25中所示的端子在抛光后的状态的放大横截面图。图28是示出图26中所示的端子在抛光后的透视平面图。顺便提及，图24至28每个都简易地示例性示出对图17中所示的端子CP2执行抛光处理的方法。该方法也类似地适用于对图21中所示的端子CPl执行抛光处理的情况。在本实施例中，使例如图17或21中示出的具有被平坦化的尖端端部的端子CP经受抛光处理，由此再次锐化并再生其端部。如上所述，在本实施例中，端子CP的接触区由包括共同的主元素的合金材料制成。因此，即使在表面被切除时，也能防止或抑制电特性降低。因此,能够对尖端端部进行抛光并执行再生处理。具体地，如图22中所示，在将多个端子CP安装到插座21时，抛光夹具40分别压靠多个端子CP的接触区31的各个端部。在抛光夹具40的一个表面上(抛光表面40a),如图23中所示，依次堆叠粘接层41、膜层42、弹性体层43以及抛光磨粒层44。膜层42是例如PET(聚对苯二甲酸乙二醇酯)的树脂膜。在其一个表面上形成粘接层(粘附层)41 ;且在另一表面上形成弹性体层43。而形成在膜层42的底面上的弹性体层43由诸如发泡氨基甲酯的弹性体形成，以便在抛光夹具40压靠端子CP(参见图22)以进行抛光时，抛光磨粒层44沿要抛光的表面发生弹性形变。此外，在形成在弹性体层43的一个表面(底面)上的抛光磨粒层44中，例如具有约3 μ m粒径的氧化铝(Al2O3)颗粒的多个磨粒44a经由树脂粘接材料44b而接合到弹性体层43上。
当抛光夹具40压靠端子CP的接触区31的端部时，如图24中所示，弹性体层43沿端子CP的要被抛光的表面(由重复使用而被磨损和平坦化的平坦表面31b)发生弹性形变。因此，多个磨粒44a与端子CP的接触区31接触。换言之，端子CP的要被抛光的表面(由重复使用而被磨损和平坦化的平坦表面31b)咬合进形成在抛光夹具40的抛光表面40a上的弹性体层43 (参见图23)中。因此，多个磨粒44a与要被抛光的表面的外周接触。本步骤中抛光夹具40和端子CP之间的接触负载可以由用于迫使抛光夹具40朝向端子CP的压力以及端子CP的弹簧部SP(参见图12)控制。随后，如图25和26中的箭头45指示地，抛光夹具40在压靠端子CP (端子CP咬合进抛光夹具40)的同时振动，由此抛光端子CP的平表面。因此，图25中所示的平坦表面31b的外周部分优选地被抛光。因此，如图27中所示，端子CP的端部可以被再次锐化。顺便提及，端子CP的端部的锐化程度特别优选地为得到与开始使用前的状态(例如图16中所示的状态)相同的状态。但是，该抛光步骤在将芯材Ml硬化到约500HV之后执行。因此，锐化至与开始使用之前相同的状态需要较长的抛光处理时间。此外，例如如图27和28中所示，当平坦表面31b的面积变得小于抛光前的面积时，在电测试步骤中，端子CP的接触区31的一部分可以咬合进引线5。因此，至少在本步骤中，通过执行抛光处理，直至平坦表面31b的面积变得小于开始抛光处理之前的面积，能够再生端子CP。在本步骤中，端子CP的尖端的锐化程度也根据端子CP压靠的端子的材料和形状而变化。但是，实际上，特别优选的是执行抛光处理，直至平坦表面31b的面积变成一半或更小。此外，当执行抛光处理时，如图25中所示，抛光夹具40优选地沿平坦表面31 (水平方向上)振动。因此能够有效地抛光平坦表面31b的外周部分。替代地，优选地，如图26中所示，抛光夹具40在沿平坦表面31b(水平方向上)的多个彼此交叉的方向上(例如，图26中彼此正交的两个方向)振动，或者抛光夹具40沿平坦表面31b旋转移动。因此能够防止或抑制平坦表面31b的外周部分中出现被不充分抛光的区域。顺便提及，对于用于使端子CP经受抛光处理的方法，可以考虑将端子CP从插座21移除以进行抛光的方法。但是，在从插座21移除端子CP并对其抛光之后，需要将它们重新组装，导致复杂的操作。在本实施例中，多个端子CP在附接至插座21的同时被再生。因此能够提高操作效率，换言之，能够提高包括再生效率的半导体器件的制造效率。《变型例》至此，借助实施例具体说明了本发明人提出的发明。但是本发明不限于上述实施例。自然理解的是在不脱离该主旨的范围内可以做出各种改变。例如，在前述实施例中，对其中端子CP的撞针部PR由钯合金形成的实施例进行了说明。但是，只要至少端子CP的接触区31由合金形成或由满足参考图15和16说明的条件的合金形成，则其他部分的构造不限于此。但是，当考虑到能容易形成撞针部PR时，优选的是端子CP的整个撞针部PR都由上述实施例中所述的钯合金形成。此外，例如在实施例中，已经给出了对芯材Ml被磨损和平坦化，且随后被抛光并再生的实施例的说明。但是，其变型例可以是如下实施例:不执行抛光步骤；且在芯材Ml被磨损和平坦化的状态下(图17或21中所示状态)，将多个端子CP更换为新的端子，或将该多个端子CP与插座21 —起更换为新的端子和插座。从延长端子CP的寿命方面考虑，优选的是执行再生处理。但是，从提高制造效率方面考虑，则可以不执行抛光处理，因为抛光处理所需的操作次数增加。此外，在实施例中，描述了将插座21直接安装到测试基板22上的结构作为检验装置的一个实例。但是插座21的安装结构不限于此。例如，插座21安装到未示出的接口基板上，使得接口基板可以与测试基板22电耦合。这种情况的优点在于当耦合电路由于产品改变等而改变时，接口基板的修改对其可适应。但是，从缩短用于将测试电路和插座21电耦合的导电路径的距离方面考虑，如上述实施例中所述，优选的是插座21直接安装到测试基板22上。而在实施例中，采用并说明了 QFP型半导体器件I作为将要成为待检验目标的半导体器件的实例。但是，将要成为待检验目标的半导体器件的封装形式不限于诸如QFP型的引线框架类型。例如，封装形式适用于如下的所谓面阵列型(area array type)半导体器件50:如图29和30中所示，半导体芯片2安装在作为基材的布线基板51上；在布线基板的与芯片安装面(正面51a)相反的一侧(背面51b)上，以行和列(以矩阵)布置多个外部端子(焊球52)。图29是示出作为相对于图1的变型例的半导体器件的内部结构的概要的透视平面图。图30是示出图29中所示的半导体器件的背面侧的平面图。图31是沿图29的线A-A的横截面图。顺便提及，图29是透视平面图，因此未示出图31中所示的密封体6。以下将简要给出与在上述实施例中的半导体器件I的不同之处的说明。半导体器件50具有安装在布线基板51的正面51a上的半导体芯片2，用于将半导体芯片2和布线基板51电耦合的多个导电部件(本实施例中的导线4)，用于密封半导体芯片2和多个导线4的密封体(树脂体)6，以及形成在布线基板51的背面51b侧上并与半导体芯片2电耦合的多个焊球(外部端子或焊料材料)52。顺便提及，焊球52是用于将半导体器件I和安装基板(母板)电耦合的外部端子，且都由无铅焊料形成。在图29至31中所示的实例中，通过所谓的正装安装系统将半导体芯片2安装在作为基材的布线基板51上，正装安装系统中以半导体芯片2的背面2b与布线基板51的正面51a相对来执行安装。利用正装安装系统，半导体芯片2和布线基板51通过导线接合系统电耦合。即，形成在半导体芯片2的正面2a上的多个焊盘2c与多个接合引线(端子或接合焊盘)53彼此分别经由多个导线4电耦合，该多个接合引线53在平面图中围绕半导体芯片2布置以便在布线基板51的正面51a侧上暴露。此外，密封体6形成在布线基板51的正面51a上以密封半导体芯片2和多个导线4。因此避免或抑制各个导线4的形变。而在位于相对于正面51a的布线基板51的一侧上的背面51b上形成多个焊球52。多个焊球52分别经由形成在布线基板51上的多个布线55与形成在正面51a上的接合引线53电耦合。换言之，半导体芯片2的多个焊盘2c分别与多个焊球52电耦合。因此，当半导体器件50安装在未示出的安装基板上时，焊球52与安装基板的端子(未示出)接合并电耦合。换言之，焊球52用作半导体器件50的外部电极(外部耦合端子)。而如图30中所示，多个焊球52以矩阵形式布置在布线基板51的背面51b侧上。半导体器件50是面阵列型半导体器件，其中多个外部端子以矩阵形式布置在布线基板51的背面(安装面)51b侧上。面阵列型半导体器件可以有效地利用布线基板51的背面51b侧作为用于设置外部电极的空间。因此，半导体器件50的优点在于，与诸如QFP和QFN(四方扁平无引线封装)的、使用引线框架作为用于安装半导体芯片的基材的半导体器件相比较，外部端子的数量可以增加。
顺便提及，除如同图29至31中所示的半导体器件50而包括作为外部端子安装在其中的焊球52的BGA (BalI Grid Array:球栅阵列)型半导体器件之外,面阵列型半导体器件还例如包括LGA (Land GridArray:网格焊台阵列)型半导体器件,用于安装诸如焊料的接合部件的焊台(land)(外部端子)54从该LGA型半导体器件暴露。替代地，即使在LGA型的情况下，焊料材料可以薄地涂布在暴露焊台54的表面上，用于容易地安装在未示出的安装基板上。《面阵列半导体器件的制造步骤》以下将说明图29至31中所示的半导体器件50的制造步骤，着重说明与上述实施例的不同之处。图32是示出图29至31中所示的半导体器件的组装流程的解释性视图。1.基材制备步骤首先，在图32中所示的基材制备步骤中，制备图33至35中所示的布线基板(基材)60。图33是示出图32中所示的基板制备步骤中制备的引线框架的总体结构的平面图。图34是放大尺寸的图33中的产品形成区的放大平面图。而图35是示出图34中所示的布线基板的背面侧的放大平面图。顺便提及，除了使用预先制造图33和35中所示的布线基板60的实施例之外，布线基板(基材)60的制备还包括使用购置其他地方(其他公司或其他承包商)制造的布线基板60的实施例。如图33中所示，本步骤中制备的布线基板60包括框架部(框架体)IOb内部的多个产品形成区10a。具体地，在布线基板60中，多个产品形成区IOa布置成矩阵。换言之，布线基板60是所谓的多片基板。因此，通过使用包括多个产品形成区IOa的布线基板60，能够一同地制造多个半导体器件50 (参见图29)。这可以提高制造效率。各个产品形成区IOa都对应于图29至30中所示的一个布线基板51，且布线基板51的各个部件形成在其中。例如，如图34中所示，在各个产品形成区IOa的正面51a上，形成有芯片安装区(芯片安装部)51c以及多个接合引线(端子或接合焊盘)53，该多个接合引线53围绕芯片安装区51c布置成阵列并从覆盖正面51a的绝缘膜暴露。而如图35中所示，在布线基板60的背面51b上，在各个产品形成区IOa中，从覆盖背面51b的绝缘膜暴露的多个焊台54布置成矩阵。此外，在各个产品形成区IOa之间布置切割区10c，切割区IOc是在图32中所示的单片化步骤中要被切割的切割余量(预定切割区域)。此外，在布线基板60的各个产品形成区IOa中形成多个布线35 (参见图31)。正面51a侧上的多个接合引线53以及背面51b侧上的多个焊台54分别经由多个布线55电耦合。诸如多个接合引线53、多个焊台54以及多个布线55的导电图案可以通过例如电镀方法形成在用作芯材的绝缘层的表面上。而多个布线55每个都包括用于在正面51a和背面51b的一个表面和另一表面之间建立耦合的层间导电路径(通孔)。2.半导体芯片安装步骤随后，在图32中所示的半导体芯片安装步骤中，如图36中所示，在各个产品形成区IOa上安装半导体芯片2。图36是示出半导体芯片经由粘接材料安装在图35中所示的芯片安装部上的状态的放大平面图。在本实施例中，半导体芯片2经由例如热固性树脂或通过在热固性树脂中混入银(Ag)颗粒获得的粘接材料8 (参见图31)而安装(接合和固定)。安装系统例如假设为所谓的正装安装系统，其中以半导体芯片2的背面2b (参见图2)与接片3的顶面相对来执行安装。3.电耦合步骤随后，在图32中所示的电耦合步骤中，如图37中所示，半导体芯片2的多个焊盘2c与围绕半导体芯片2布置的多个引线5分别经由多个导线(导电部件)4电耦合。图37是示出图36中所示的半导体芯片的多个焊盘与布线基板的多个接合引线分别经由多个导线电耦合的状态的放大平面图。4.密封步骤随后，在图32中所示的密封步骤中，如图38中所示，形成密封体6，因此半导体芯片2(参见图37)和多个导线4 (参见图37)由密封体6密封。图38是示出形成密封图37中所示的半导体芯片和多个导线的密封体的状态的平面图。顺便提及，图38示出MAP (MatrixArrayPackage:矩阵阵列封装)系统的一个实例，其中多个产品形成区IOa布置在一个空腔中并被一同密封。在本步骤中，例如通过所谓的转移模塑系统，其中在将图37中所示的布线基板60插入未示出的模塑模具中的情况下，将树脂压入模具中并且随后固化，来形成图38中所示的密封体6。5.焊球安装步骤随后，在图32中所示的焊球安装步骤中，在形成在图35中所示的布线基板60的背面51b侧上的多个焊台54上分别安装多个焊球(焊料材料)52。更具体地，首先，如图38中所示，垂直翻转布线基板60。因此，在布线基板60的背面51b处，在从绝缘膜暴露的多个焊台54上布置分别多个焊球52。随后，包括布置在其上的焊球52的布线基板60经受热处理(回流)。因此，多个焊球52分别熔化并分别与多个焊台54接合。在同流步骤中，布线基板60布置在同流炉中并被加热至高于焊球52的熔点的较高温度，例如260°C或更大。覆盖背面51b的绝缘膜是阻焊膜，其可以防止相邻焊球52之间接合(桥接)。顺便提及，在本步骤中，为了可靠地分别接合焊球52和焊台54，例如使用被称为助熔剂(flux)的活化剂执行它们之间的接合。助熔剂可以通过例如与形成在各个焊球52的表面上的氧化物膜接触来移除。因此，能提高焊球52的润湿性。当由此使用助熔剂执行接合时，在热处理之后执行移除助熔剂成分的残留物的清洗。而在上述LGA的制造步骤的情况下，可以省略本步骤。但是，当焊料材料薄地涂布在暴露焊台54的表面上时，在本步骤中，涂布焊料膏(焊料成分和助熔剂成分的混合物的膏材料)。6.单片化步骤随后，在图32中所示的单片化步骤中，沿图34中所示的切割区(划片线)10c切割布线基板60 (以及密封体6)，由此将各个产品形成区IOa单片化。因此，能够获得半导体器件50 (参见图29至图31)。单片化方法没有特别限制。还适用于使用划片刀片(切割刀片)沿切割区IOc行进来执行切割的切割方法。顺便提及，在本步骤中可获得的多个半导体器件50每个都是预测试半成品(组件)形式。因此，在本步骤之后，执行图32中所示的视觉检验步骤和电测试步骤。随后合格的产品成为成品半导体器件I。7.电测试步骤随后，在图3中所示的电测试步骤中，电流通过半导体器件，由此进行用于检查电路中不存在断路，并且该器件具有规定的(容许的或更高的)电特性的测试。此外，在本步骤中，基于电测试的结果，确定器件是优良产品还是缺陷产品。随后移除缺陷产品。以下将说明对面阵列型半导体器件执行的电测试步骤，着重说明与前述实施例的不同点。当执行对面阵列型半导体器件50的电测试时，首先，如图38中所示，端子CP的设置是不同的。图38是示出作为相对于图11的变型例的检验装置的插座外周的放大横截面图。在半导体器件50中，作为外部端子的焊球52以矩阵布置在如图30中所示的布线基板51的背面51b上。因此，端子CP以行和列(以矩阵)布置在如图38中所示的布线基板51的背面51b和测试基板22的正面22a之间，该端子CP对应于焊球52的阵列。但是难以利用如图11中所示的按压夹具28按压外部端子(引线5)的尖端端部。因此，例如，如图38中所示的按压夹具(按压部件)29布置在密封体6的顶面上，且将整个半导体器件50压向端子CP。因此，根据来自按压夹具29的压力和各个端子CP的弹簧部SP(参见图12)弹性力之间的关系，多个端子CP和多个焊球52在规定接触压力(接触负载)的范围内分别彼此接触。顺便提及，当焊料材料如同焊球52而形成为球状时，焊料材料的厚度倾向于比前述实施例的情况下大。例如，在前述实施例中，作为图2中所示的焊料镀膜的金属膜9的厚度小于下层基材部(下层部分)的厚度，且例如是约10 μ m至20 μ m。另一方面，焊球52的厚度等于焊球的直径，并且因此倾向于大于此。因此，当利用咬合进焊球52的端子CP执行电测试时，端子CP的接触区31的端部倾向于塌陷(不容易平坦化)。而当使端子CP咬合进诸如焊球52的球状外部端子时，能够使焊球52的一部分不咬合进端子CP的接触区的尖头部(顶点部)31a，而是咬合进尖头部31a之间的脊线部(脊部或倾斜部)31c中，如图39中所示。图39是示出当焊球和接触端子彼此接触时的一个实例的放大横截面图。在使焊球52咬合进尖头部31a的情况下，当每次执行电测试时，首先使尖头部31a在它们之间接触。在第一次接触时的接触面积小，使得磨损和塌陷倾向于从尖头部31a进行。另一方面，如图39中所示，当使焊球52咬合进脊线部31c时，在焊球52和端子CP之间的第一次接触时的接触面积变得更大。因此压力可以被分散。因此，可抑制磨损或塌陷的进行，以延长寿命。而在前述实施例中，给出了对多个尖头部31a形成在接触区31中的实施例的说明。但是，尖头部31a的数量不限于复数。例如，如图40中所示，也可采用具有一个尖头部31a的形状。图40是示出放大尺寸的作为相对于图13和14的变型例的测试端子的外围接触区的透视图。如图40中所示，具有一个尖头部31a的端子CP有效地适用于例如LGA型半导体器件的电测试步骤。在LGA型半导体器件的情况下，诸如阻焊膜的绝缘膜布置在要与端子CP接触的各个焊台54 (参见图31)周围。因此，当在使端子CP咬合进焊台54时发生未对准的情况下，尖头部31a可能损伤绝缘膜。在这种情况下，当尖头部31a的数量是图40中所示的一个时，能够降低尖头部31a损伤绝缘膜的风险。本发明广泛地可应用于要经受电测试的半导体器件。
权利要求
1.一种用于制造半导体器件的方法，包括以下步骤: (a)制备包括芯片安装部和多个外部端子的基材； (b)将包括多个电极焊盘的半导体芯片安装到所述基材的所述芯片安装部上； (C)经由多个导电部件分别将所述半导体芯片的所述电极焊盘与所述基材的所述外部端子电耦合；以及 (d)使所述基材的所述外部端子与多个测试端子的接触区接触，由此将所述半导体芯片与测试电路电耦合，并且执行电测试， 所述测试端子的所述接触区中的每一个包括由第一合金形成的芯材以及覆盖所述芯材的金属膜，并且 所述金属膜由硬度高于所述第一合金的第二合金形成。
2.根据权利要求1所述的用于制造半导体器件的方法， 其中所述测试端子的所述接触区的每个端部为尖状，并且 其中在步骤(d)中，在所述测试端子中的每一个的所述接触区的一部分咬合进所述外部端子中的每一个的状 态下，执行电测试。
3.根据权利要求2所述的用于制造半导体器件的方法， 其中所述测试端子被重复用于多个半导体器件的电测试。
4.根据权利要求3所述的用于制造半导体器件的方法， 其中在步骤(d)中，(dl)直至所述金属膜的所述芯材暴露为止，使所述外部端子中的每一个与所述金属膜彼此接触，由此来执行电测试，以及(d2)在所述芯材暴露之后，使所述芯材与所述外部端子彼此接触，由此来执行电测试。
5.根据权利要求4所述的用于制造半导体器件的方法， 其中形成所述芯材的所述第一合金和形成所述金属膜的所述第二合金共同地具有以最大含量被包括在其中的组成元素。
6.根据权利要求5所述的用于制造半导体器件的方法， 其中所述外部端子的每个表面由焊料形成，并且 其中所述第一和第二合金中的每一种都是在组成元素当中以最大含量包括钯(Pd)元素的钯合金。
7.根据权利要求6所述的用于制造半导体器件的方法， 其中所述第一和第二合金中的每一种包括电阻率低于钯(Pd)元素的元素。
8.根据权利要求5所述的用于制造半导体器件的方法， 其中所述第二合金除钯(Pd)元素之外还包括钴(Co)元素。
9.根据权利要求4所述的用于制造半导体器件的方法， 其中在步骤(d)中，(d3)在重复使用之后，抛光并锐化所述芯材的所述接触区，并且随后，使所述外部端子中的每一个与所述芯材彼此接触，由此来执行电测试。
10.根据权利要求9所述的用于制造半导体器件的方法， 其中在抛光所述芯材的所述接触区时，在抛光夹具压靠作为所述芯材的待抛光表面的平坦表面的状态下，使所述抛光夹具沿所述平坦表面振动。
11.根据权利要求10所述的用于制造半导体器件的方法， 其中在抛光所述芯材的所述接触区时，使所述抛光夹具沿所述平坦表面在彼此交叉的多个方向上振动。
12.根据权利要求10所述的用于制造半导体器件的方法， 其中在抛光所述芯材的所述接触区时，使所述抛光夹具沿所述平坦表面旋转移动。
13.根据权利要求10所述的用于制造半导体器件的方法， 其中在所述抛光夹具的所述抛光表面上，依次堆叠弹性体层以及包括多个磨粒的抛光磨粒层，所述多个磨粒经由树脂接合在所述弹性体层上。
14.一种用于制造半导体器件的方法，包括以下步骤: (a)制备包括芯片安装部和多个外部端子的基材； (b)将包括多个电极焊盘的半导体芯片安装到所述基材的所述芯片安装部上； (C)经由多个导电部件分别将所述半导体芯片的所述电极焊盘与所述基材的所述外部端子电耦合；以及 (d)使所述基材的所述外部端子与多个测试端子的接触区接触，由此将所述半导体芯片与测试电路电耦合，并且执行电测试， 所述外部端子的每个表面由焊料形成，并且 所述测试端子的所述接触区由在组成元素当中以最大含量包括钯(Pd)元素的钯合金形成。
15.根据权利要求14所述的用于制造半导体器件的方法， 其中所述测试端子的所述接触区的每个端部为尖状，并且 其中在步骤(d)中，在所述测试端子中的每一个的所述接触区的一部分咬合进所述外部端子中的每一个的状态下，执行电测试。
16.根据权利要求15所述的用于制造半导体器件的方法， 其中所述钯合金包括电阻率低于钯(Pd)元素的元素。
17.根据权利要求16所述的用于制造半导体器件的方法， 其中所述测试端子被重复用于多个半导体器件的电测试。
18.根据权利要求17所述的用于制造半导体器件的方法， 其中在步骤(d)中，(dl)在重复使用之后，抛光并锐化所述芯材的所述接触区，并且随后，使所述外部端子中的每一个与所述芯材彼此接触，由此来执行电测试。
19.根据权利要求18所述的用于制造半导体器件的方法， 其中在抛光所述芯材的所述接触区时，在抛光夹具压靠作为所述芯材的待抛光表面的平坦表面的状态下，使所述抛光夹具沿所述平坦表面振动。
20.根据权利要求19所述的用于制造半导体器件的方法， 其中在抛光所述芯材的所述接触区时，使所述抛光夹具沿所述平坦表面在彼此交叉的多个方向上振动。
21.根据权利要求19所述的用于制造半导体器件的方法， 其中在抛光所述芯材的所述接触区时，使所述抛光夹具沿所述平坦表面旋转移动。
22.根据权利要求19所述的用于制造半导体器件的方法， 其中在所述抛光夹具的所述抛光表面上，依次堆叠弹性体层以及包括多个磨粒的抛光磨粒层，所述多个磨粒经由树脂接合在所述弹性体层上。
全文摘要
本发明涉及一种半导体器件的制造方法，提高了半导体器件的制造效率。将电耦合半导体芯片的多个外部端子(引线)与多个端子(测试端子)的接触区彼此分别接触。这在半导体芯片和测试电路之间建立电耦合。因此执行电测试。本文中的端子在多个半导体器件的电测试中将被重复使用。而端子的接触区包括由第一合金形成的芯材以及覆盖芯材的金属膜。此外，金属膜由硬度高于第一合金的第二合金形成。
文档编号H01L21/66GK103107112SQ20121044417
公开日2013年5月15日 申请日期2012年11月8日 优先权日2011年11月8日
发明者中川博, 高田繁, 田中保 申请人:瑞萨电子株式会社