半导体器件及其制造方法
【专利摘要】公开了一种半导体器件及其制造方法。根据本公开的实施例，在相邻的栅电极之间形成有覆盖相应的栅电极侧墙上的间隔件以及半导体衬底表面的附加的内部互连层。从而，接触件可以与覆盖间隔件及衬底表面的内部互连层接触，并由该内部互连层支承。源极/漏极可以从该附加的内部互连层连接至接触件。因而，增大了接触件与内部互连层的接触面积。进而，使得能够减小栅极－栅极间距，促进半导体器件的尺寸缩放。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体技术，特别涉及半导体器件及其制造方法。
【背景技术】
[0002]半导体器件的性能提高是半导体和集成电路领域的持续要求。随着半导体器件的性能逐渐提高,对半导体器件和集成电路的高度集成化和微型化的要求也越来越高。另一方面，半导体器件尺寸缩放也成为半导体制造工艺面临的重要挑战。
[0003]例如，图1示出了现有技术中的一种金属氧化物半导体器件(MOS) 10的示例性的结构示意图。
[0004]如图1所示，MOS 10包括半导体衬底100、位于半导体衬底100表面上的栅电极115、以及覆盖栅电极115的电介质层160。栅电极115的侧墙形成有间隔件110。在栅电极115与衬底100表面之间可以设置栅极绝缘膜105。在电介质层160中形成有接触孔165。接触孔165中填充有塞170，例如钨塞。接触孔165的侧墙和底部可以形成有导电层，诸如Ti或TiN膜。接触孔165和塞170构成接触件。
[0005]如图所75,各个接触孔165分别与位于半导体衬底100表面和栅电极115顶部的内部互连层125接触。特别地，由于接触孔165布置于相邻栅电极115之间，且耦接至半导体衬底100表面上的内部互连层125，因此，在设计器件的栅极一栅极间距时，必须考虑接触件的尺寸。此外，栅极间隔件、接触件到有源区规则等也影响了栅极一栅极间距，进而影响了半导体器件尺寸缩放。
[0006]如上所述，传统的半导体器件制造工艺存在局限性。诸如MOS的半导体器件结构的栅极一栅极间距受限于栅极间隔件、接触件尺寸以及接触件到有源区规则。因而，在尺寸缩放方面受到限制。
[0007]因此，本【技术领域】存在对改进的半导体器件及其制造方法的持续需求。
【发明内容】
[0008]本发明的一个目的是解决现有技术中存在的上述问题中的部分或全部。
[0009]根据本公开的实施方式的一个方面，提供一种制造半导体器件的方法。该方法可以包括:在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖栅电极的侧墙的间隔件；在半导体衬底的表面上沉积内部互连层，内部互连层覆盖栅电极及间隔件；选择性蚀刻去除内部互连层，以保留内部互连层的位于相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的至少一部分；以及形成位于所保留的内部互连层上并与其接触的接触件。
[0010]根据本公开的实施方式的另一个方面，提供一种制造半导体器件的方法，包括:在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖栅电极的表面的硬掩模层；形成覆盖栅电极的侧墙的间隔件；在半导体衬底的表面上沉积内部互连层，内部互连层覆盖硬掩模层及间隔件；选择性蚀刻去除内部互连层，以保留内部互连层和硬掩模层的与相邻栅电极的一部分重叠的部分，以及保留内部互连层延伸到相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的部分；以及形成位于所保留的内部互连层上并与其接触的接触件。
[0011]根据本公开的实施方式的另一个方面，提供一种半导体器件，包括：在半导体衬底上的具有预定间距的多个栅电极，栅电极的侧墙覆盖有间隔件；位于相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的内部互连层；以及位于内部互连层上并与其接触的接触件。
[0012]根据本公开的实施方式的另一个方面，提供一种半导体器件，包括：在半导体衬底上的具有预定间距的多个栅电极，栅电极的侧墙覆盖有间隔件；与相邻栅电极的一部分重叠的内部互连层，在内部互连层与相应的栅电极的表面之间具有绝缘层，内部互连层延伸到相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上；以及位于内部互连层上并与其接触的接触件。
【专利附图】
【附图说明】
[0013]下面关于一些示例实施例的详细描述在结合附图来阅读时将会更好理解。但是，应当理解，示例实施例并不限于所示出的精确布置和手段。在附图中，始终使用相似的数字来指示相似的元件。而且，结合附图及前面的【技术领域】和【背景技术】，随后的详细描述及所附的权利要求将使其它所希望的特征和特性变得明显。
[0014]为了图示的简单和清晰起见，附图示出了构造的一般方式，并且可以省略关于众所周知的特征和技术的描述和细节以避免不必要地使所示实施例的方面难以理解。另外，在附图中的元件不一定按比例画出。并且，附图中的填充线仅是为了例示的目的，而不构成对本发明的限制。在附图中：
[0015]图I是示出传统的MOS的示例性结构的示意图；
[0016]图2是示出根据本发明一个实施例的半导体器件在制造过程中的示意截面图；
[0017]图3是示出根据本发明一个实施例的半导体器件在制造过程中的示意截面图；
[0018]图4是示出根据本发明一个实施例的半导体器件在制造过程中的示意截面图；
[0019]图5是示出根据本发明一个实施例的半导体器件在制造过程中的示意截面图；
[0020]图6是示出根据本发明一个实施例的半导体器件在制造过程中的示意截面图；
[0021]图7是示出根据本发明另一个实施例的半导体器件的示意截面图；
[0022]图8是示出根据本发明一个实施例的半导体器件制造方法的示意流程图；
[0023]图9是示出根据本发明另一个实施例的半导体器件制造方法的示意流程图。
【具体实施方式】
[0024]以下参考附图描述本发明的实施例。下面结合附图给出的详细描述意指作为一些示例实施例的描述，而不是要完整描述所有可能的实施例。也就是说，在前面的【技术领域】、【背景技术】或下面的示例实施例的详细描述中给出的任意明示的或暗示的理论并没有任何限定意图。应当理解，相同的或等同的功能可以由不同的实施例来实现。
[0025]在说明书或权利要求中的词语“第一”、“第二”等(若存在）可以用于区分相似的元件而并不一定描述特定的顺序或时间次序。应当理解，这样使用的词语在适当的情况下是可交换的，使得在此所描述的实施例例如能够按照与在此所示出的或另外描述的那些顺序不同的顺序来使用。而且，词语“包括”、“包含”、“具有”及其任何变型，意指包含非排它的包括，使得包括、包含或具有一系列要素或者要件的过程、方法、物品或装置并不一定限定于那些元件，而是可以包括没有明确列出的或者该过程、方法、物品或装置所固有的其它元件。
[0026]根据本公开的实施例，在相邻的栅电极之间形成有覆盖相应的栅电极侧墙上的间隔件以及半导体衬底表面的附加的内部互连层。栅极间隔件(可选地，以及栅电极顶部的一部分)可以用作源/漏连接区以减小结构面积。从而，接触件可以与覆盖间隔件及衬底表面的内部互连层接触，并由该内部互连层支承。源极/漏极可以从该附加的内部互连层连接至接触件。因而，与传统的半导体器件相比，增大了接触件与内部互连层的接触面积。进而，使得能够减小栅极一栅极间距，促进半导体器件的尺寸缩放。
[0027]以下参照图描述根据本公开的实施例的半导体器件的制造方法以及所制造的半导体器件。为了便于描述，以MOS为例对比半导体器件及其制造方法进行说明。但是，本领域技术人员理解，本发明并不限于MOS器件，而是可以应用于任何适当的半导体器件。
[0028]图8是示出根据本发明一个实施例的半导体器件制造方法50的示意流程图。
[0029]根据半导体器件制造方法50，在步骤S100，在半导体衬底上形成具有预定间距的多个栅电极。
[0030]然后，在步骤S102，形成覆盖栅电极的侧墙的间隔件。
[0031]在步骤S104，在半导体衬底的表面上沉积内部互连层。其中，所形成的内部互连层覆盖在步骤SlOO中形成的栅电极及在步骤S102中形成的间隔件。
[0032]进而，在步骤S106，选择性蚀刻去除内部互连层，以保留内部互连层的位于相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的至少一部分。
[0033]接着，在步骤S108，形成位于所保留的内部互连层上并与其接触的接触件。
[0034]在方法50中，保留了相邻栅电极的相对应的间隔件及半导体衬底表面上的内部互连层，所保留的内部互连层接触并支承接触件。与(例如图1所示的)传统半导体器件相t匕，增大了接触件与内部互连层的接触面积，使得能够减小栅极一栅极间距，促进半导体器件的尺寸缩放。即，在步骤SlOO中，设计的栅电极的预定间距可以相对于传统半导体器件减小。取决于半导体器件的种类、制造工艺等因素，上述预定间距可能有不同程度的减小。
[0035]根据另一实施例，还可以保留延伸到栅电极顶部的一部分内部互连层，从而进一步扩大接触件与互连层的接触面积，增大工艺裕度，从而使得更为容易地制造半导体器件。
[0036]图9是示出根据本发明另一个实施例的半导体器件制造方法60的示意流程图。
[0037]根据半导体器件制造方法60，类似地，在步骤S100，在半导体衬底上形成具有预定间距的多个栅电极。
[0038]然后，在步骤S101，形成覆盖栅电极的表面的硬掩模层。
[0039]接着，在步骤S102，形成覆盖栅电极的侧墙的间隔件。
[0040]在步骤S103，在半导体衬底的表面上沉积内部互连层。其中，所形成的内部互连层覆盖在步骤SlOl中形成的硬掩模层及在步骤S102中形成的间隔件。
[0041]进而，在步骤S105，选择性蚀刻去除内部互连层，以保留所述内部互连层延伸到相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的部分。此外，还保留内部互连层和硬掩模层的与相邻栅电极的一部分重叠的部分。
[0042]接着，在步骤S108，形成位于所保留的内部互连层上并与其接触的接触件。
[0043]与根据图8所示的实时方式的方法50相比，根据图9所示的另一实施例的方法60，还可以保留延伸到栅电极顶部的部分内部互连层，从而进一步扩大接触件与互连层的接触面积，增大工艺裕度，从而使得更为容易地制造半导体器件。
[0044]以下参照图2至图6描述根据本发明实施例的半导体器件的详细制造过程和结构。其中，作为示例，形成图6所示的半导体器件20的过程可以对应于方法60，而形成图7所示的半导体器件20’的过程可以对应于方法50。
[0045]如图2所示，在根据本发明一个实施例的半导体器件的制造过程中，提供半导体衬底100。作为示例，半导体衬底100可以为硅衬底。可以利用本领域已知的技术在半导体衬底100表面上形成栅电极115。
[0046]形成覆盖在栅电极115上的硬掩模层120。硬掩模层120可以包括氮化物、氧化物、氧氮化物和氮氧化物中的任何一种。在本实施例中，例如，硬掩模层120包括氮氧化硅。
[0047]栅电极115的侧墙形成有间隔件110。在栅电极115与衬底100表面之间可以设置栅极绝缘膜105，例如氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜等。
[0048]接着，如图3所示，在半导体衬底100的表面上沉积内部互连层130。内部互连层130覆盖栅电极115及其侧墙上的间隔件110。内部互连层130可以包括导电材料，诸如金属、半导体材料(例如多晶硅）等。作为示例，在本实施例中，内部互连层130包括多晶硅。从半导体器件缩放的角度看，在保证连接功能的前提下，内部互连层130越薄越好。作为示例，在本实施例中，内部互连层的厚度优选为300 - 400埃。
[0049]在内部互连层130上形成硬掩模层140。硬掩模层140可以包括氮化物、氧化物、氧氮化物和氮氧化物中的任何一种。在本实施例中，例如，硬掩模层140包括氮氧化硅。
[0050]然后，选择性蚀刻去除内部互连层130，保留内部互连层130和硬掩模层120的与相邻栅电极115的一部分重叠的部分，以及保留内部互连层130延伸到相邻栅电极115之间且覆盖于半导体衬底100的表面以及相应的间隔件110上的部分。
[0051]特别地，如图4所示，在半导体衬底100的表面上涂布光致抗蚀剂150。如图中箭头所示，对光致抗蚀剂150进行光刻处理，去除光致抗蚀剂150的与要保留的内部互连层130重叠的部分之外的部分。
[0052]接着，如图5所示，利用剩余的光致抗蚀剂150为掩模选择性蚀刻去除内部互连层130。例如，作为非限制性示例，可以采用湿法蚀刻选择性去除内部互连层130。其中，硬掩模层140在选择选择性蚀刻处理中被去除，而内部互连层130和硬掩模层120的与相邻栅电极115的一部分重叠的部分、以及内部互连层130延伸到相邻栅电极115之间且覆盖于半导体衬底100的表面以及相应的间隔件110上的部分被保留。
[0053]硬掩模层120可以起到蚀刻停止层的作用。在图中，所保留的内部互连层以标号130’示出，所保留的硬掩模层120以标号120’示出。硬掩模层120’可以起到防止栅电极115和与之重叠的内部互连层130’短路的绝缘作用。
[0054]随后，如图6所示，形成位于所保留的内部互连层130’上的电介质层160。电介质层160可以为例如正硅酸乙酯（TEOS)层。在电介质层160中形成接触孔165。在接触孔165中填充塞170，例如钨塞。接触孔165的侧墙和底部可以形成有导电层，诸如Ti或TiN膜。接触孔165和塞170构成与内部互连层130’接触的接触件。从而，形成半导体器件20，例如MOS器件。
[0055]根据本发明实施例的半导体器件20包括在半导体衬底100上的具有预定间距的多个栅电极115。栅电极115的侧墙覆盖有间隔件110。半导体器件20还包括与相邻栅电极115的一部分重叠的内部互连层130’。其中，在内部互连层130’与相应的栅电极115的表面之间具有硬掩模层(绝缘层)120’。此外，内部互连层130’还延伸到相邻栅电极115之间且覆盖于半导体衬底100的表面以及相应的间隔件110上。半导体器件20还包括位于内部互连层130’上并与其接触的接触件。
[0056]所形成的相邻栅电极115的相对应的间隔件110及半导体衬底100表面上的内部互连层130’，以及延伸到栅电极115顶部的内部互连层130’接触并支承接触件。因此，与传统半导体器件相比，增大了接触件与内部互连层的接触面积，使得能够减小栅极一栅极间距，促进半导体器件的尺寸缩放。即，在半导体器件20中，栅电极115的预定间距可以相对于传统半导体器件减小。
[0057]根据本发明的另一个实施例，可以将硬掩模层120完全去除，从而形成图7所示的半导体结构。或者，可以省略形成硬掩模层120的步骤，虽然在这种情况下对工艺精度要求相对较高。为了简洁起见，以下仅描述与上述实施例的不同点，而省略相同或相似内容的描述。
[0058]在该另一实施例中，在选择性蚀刻处理中，选择性蚀刻去除内部互连层130，以保留内部互连层130的位于相邻栅电极115之间且覆盖于半导体衬底100的表面以及相应的间隔件110上的至少一部分。即，将硬掩模层120完全去除。或者，省略形成硬掩模层120的步骤。
[0059]从而，形成图7所示的半导体器件20’。根据本发明另一个实施例的半导体器件20’包括在半导体衬底100上的具有预定间距的多个栅电极115。栅电极115的侧墙覆盖有间隔件110。半导体器件20’还包括位于相邻栅电极115之间且覆盖于半导体衬底100的表面以及相应的间隔件110上的内部互连层130’。此外，半导体器件20’还包括位于内部互连层130’上并与其接触的接触件。
[0060]所形成的相邻栅电极115的相对应的间隔件110及半导体衬底100表面上的内部互连层130’接触并支承接触件。因此，半导体器件20’可以获得与上述半导体器件20相似的优点。
[0061]如本领域技术人员能够理解的，根据本发明的实施例的半导体器件20，接触件与内部互连层的接触面积相对更大，因而工艺裕度大，相对容易制造。而根据本发明另一个实施例的半导体器件20’，结构相对更加简单，虽然要求工艺精度高。
[0062]注意，尽管为了清楚起见在图中没有示出，但是，本领域技术人员理解，可以在半导体衬底100中形成有阱区、浅槽隔离结构(STI)、源/漏区等。此外，内部互连层130’和栅电极115的顶部可以形成有利用自对准硅化物工艺形成的多晶硅化物，以减小接触电阻。半导体器件还可以具有位于栅电极115和内部互连层130’之上的保护盖层，例如，SiN层。
[0063]至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，可能省略本领域所公知的一些细节的描述。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。[0064]本领域技术人员能够从以上描述中认识到，可以以各种形式来实施本发明，并且可以独立或者组合地实施各种实施例。因此，尽管已经结合本发明的特定示例描述了本发明的实施例，但本发明实施例和/或方法的真正范围不限于此，因为通过对附图、说明书以及后附权利要求的研究，其它修改对于本领域技术人员而言将变得明显。
【权利要求】
1.一种制造半导体器件的方法，包括: 在半导体衬底上形成具有预定间距的多个栅电极； 形成覆盖所述栅电极的侧墙的间隔件； 在所述半导体衬底的表面上沉积内部互连层，所述内部互连层覆盖所述栅电极及所述间隔件； 选择性蚀刻去除所述内部互连层，以保留所述内部互连层的位于相邻栅电极之间且覆盖于所述半导体衬底的表面以及相应的所述间隔件上的至少一部分；以及形成位于所保留的所述内部互连层上并与其接触的接触件。
2.如权利要求1所述的方法，进一步包括: 形成覆盖所述栅电极的第一硬掩模层， 其中所述第一硬掩模层在所述选择性蚀刻步骤中用作蚀刻停止层，并且被去除。
3.如权利要求2所述的方法，其中所述第一硬掩模层包括氮化物、氧化物、氧氮化物和氮氧化物中的任何一种。
4.如权利要求1所述的方法，进一步包括: 形成覆盖所述内部互连层的第二硬掩模层， 其中所述第二硬掩模层在所述选择性蚀刻步骤中被去除。
5.如权利要求4所述的方法，其中所述第二硬掩模层包括氮化物、氧化物、氧氮化物和氮氧化物中的任何一种。
6.如权利要求1所述的方法，所述选择性蚀刻步骤进一步包括: 在所述半导体衬底的表面上涂布光致抗蚀剂， 对所述光致抗蚀剂进行光刻处理，去除所述光致抗蚀剂的与要保留的所述内部互连层重叠的部分之外的所述光致抗蚀剂，以及 利用剩余的光致抗蚀剂为掩模选择性蚀刻去除所述内部互连层。
7.如权利要求1所述的方法，其中所述内部互连层为多晶硅层或金属层。
8.如权利要求1所述的方法，其中所述内部互连层的厚度为300- 400埃。
9.一种制造半导体器件的方法，包括: 在半导体衬底上形成具有预定间距的多个栅电极； 形成覆盖所述栅电极的表面的硬掩模层； 形成覆盖所述栅电极的侧墙的间隔件； 在所述半导体衬底的表面上沉积内部互连层，所述内部互连层覆盖所述硬掩模层及所述间隔件； 选择性蚀刻去除所述内部互连层，以保留所述内部互连层和所述硬掩模层的与相邻栅电极的一部分重叠的部分，以及保留所述内部互连层延伸到所述相邻栅电极之间且覆盖于所述半导体衬底的表面以及相应的间隔件上的部分；以及 形成位于所保留 的所述内部互连层上并与其接触的接触件。
10.如权利要求9所述的方法，所述选择性蚀刻步骤进一步包括: 在所述半导体衬底的表面上涂布光致抗蚀剂， 对所述光致抗蚀剂进行光刻处理，去除所述光致抗蚀剂的与要保留的所述内部互连层重叠的部分之外的所述光致抗蚀剂，以及利用剩余的光致抗蚀剂为掩模选择性蚀刻去除所述内部互连层。
11.如权利要求9所述的方法，其中所述内部互连层为多晶硅层或金属层。
12.如权利要求11所述的方法，其中所述内部互连层的厚度为300- 400埃。
13.—种半导体器件,包括： 在半导体衬底上的具有预定间距的多个栅电极，所述栅电极的侧墙覆盖有间隔件；位于相邻栅电极之间且覆盖于所述半导体衬底的表面以及相应的间隔件上的内部互连层；以及 位于所述内部互连层上并与其接触的接触件。
14.如权利要求13所述的半导体器件，其中所述内部互连层为多晶硅层或金属层。
15.如权利要求13所述的半导体器件，其中所述内部互连层的厚度为300- 400埃。
16.如权利要求13所述的半导体器件，其中所述半导体器件为MOS晶体管。
17.—种半导体器件,包括： 在半导体衬底上的具有预定间距的多个栅电极，所述栅电极的侧墙覆盖有间隔件；与相邻栅电极的一部分重叠的内部互连层，在所述内部互连层与相应的栅电极的表面之间具有绝缘层，所述内部互连层延伸到所述相邻栅电极之间且覆盖于所述半导体衬底的表面以及相应的间隔件上；以及 位于所述内部互连层上并与其接触的接触件。
18.如权利要求17所述的半导体器件，其中所述内部互连层为多晶硅层或金属层。
19.如权利要求17所述的半导体器件，其中所述内部互连层的厚度为300- 400埃。
20.如权利要求17所述的半导体器件，所述半导体器件为MOS晶体管。
【文档编号】H01L29/78GK103839817SQ201210483778
【公开日】2014年6月4日 申请日期:2012年11月23日 优先权日:2012年11月23日
【发明者】曹国豪, 杨广立, 周扬, 王刚宁 申请人:中芯国际集成电路制造(上海)有限公司