专利名称：叠层封装件的制作方法
技术领域：
叠层封装件技术领域[0001]本公开涉及使用再造晶片的叠层封装件。
背景技术：
[0002]用于包括例如至少一个集成电路(IC)的芯片的封装不断地倾向于减少封装件的尺寸而增加封装件的密度。例如，包括这些封装件的、诸如手机、耳机、便携摄像机、照相机和个人电脑的电子装置不断地变得更小。同时，这些电子装置愈加要求更高级的机能。然而，将更高级的机能并入这些电子装置中倾向于增加封装件的尺寸并减少封装件的密度。 例如，并入更高级的机能一般要求额外的电路系统和/或芯片。额外的电路系统和/或芯片会令封装变得复杂。作为一个示例，除了其他考虑，额外的电路系统和/或芯片会要求额外的输出/输入(I/o)垫片的容纳空间。[0003]可具体关注在诸如便携式装置的电子装置中的封装的复杂化，其中对封装件的组件空间和布局选择被限制。例如，手机可能有形状因素，该因素将组件空间约束在特定的尺寸中。一种应付有限组件空间和布局选择的方法是堆叠封装的芯片以减少其接合的覆盖区。例如，封装好的芯片中的每一个可被安置在各封装件内。之后，利用封装级处理，各封装件可被彼此堆叠并互相连接。实用新型内容[0004]大致如结合图中的至少一个所述和/或所描述，并如在权利要求中更全面地描述，本公开涉及利用再造晶片的叠层封装件。[0005](I) 一种叠层封装件，包括来自顶部再造晶片的顶部芯片，所述顶部再造晶片位于来自底部再造晶片的底部芯片之上；所述顶部芯片和所述底部芯片被隔离布置彼此隔离；所述顶部芯片和所述底部芯片通过所述隔离布置互连。[0006]( 2)根据(I)所述的叠层封装件，其中，所述顶部芯片和所述底部芯片通过导电通孔互连。[0007](3)根据(2)所述的叠层封装件，其中，所述导电通孔在所述隔离布置中延伸。[0008](4)根据(I)所述的叠层封装件，其中，所述顶部芯片具有顶部再分配层，并且所述底部芯片具有连接至所述顶部再分配层的底部再分配层。[0009](5)根据(I)所述的叠层封装件，其中，所述隔离布置包括与所述顶部芯片侧接的顶部模制化合物和与所述底部芯片侧接的底部模制化合物。[0010](6)根据(5)所述的叠层封装件，其中，所述顶部模制化合物位于所述底部模制化合物之上。[0011](7)根据(I)所述的叠层封装件，其中，所述隔离布置包括与所述顶部芯片侧接的顶部模制化合物，所述顶部芯片和所述底部芯片至少通过所述顶部模制化合物互连。
[0012]图I表示示出根据本公开实现方式的用于制造叠层封装件(stacked package)的方法的示例性流程图。[0013]图2A表示根据本公开的实现方式的再造晶片叠层(reconstituted wafer stack) 的示例性透视图。[0014]图2B表示根据本公开的实现方式的再造晶片叠层的一部分的示例性截面图。[0015]图2C表示根据本公开的实现方式的再造晶片叠层的一部分的示例性截面图。[0016]图2D表示根据本公开的实现方式的叠层封装件的示例性截面图。[0017]图3表示根据本公开的实现方式的叠层封装件的示例性截面图。
具体实施方式
[0018]下面的说明包括与本公开的实现方式有关的具体的信息。本领域技术人员应认识到，本公开可以以不同于本文具体讨论过的方式被实现。本申请中的图和其所附详细说明仅仅被指向示例性的实现方式。除非额外注明，否则图中同样或对应的元件可以被同样或对应的数字指示。另外本申请中的图和插图一般是非等比例的，并且不试图与实际相关的尺寸相对应。[0019]图I表示示出制造叠层封装件的方法的示例性流程图100。流程图100所指示的方法和技术足以说明本实用新型的至少一种实现方式，不过，本公开的其他实现方式可使用不同于这些流程图100中的所示的方法和技术。进一步地，当关于图2A、2B、2C和2D说明流程图100时，被公开的实用新型性概念将不被图2A、2B、2C和2D中所示的具体的特征所局限。[0020]现在参照图I的流程图100和图2A和2B，流程图100包括在具有底部芯片的底部再造晶片之上堆叠具有顶部芯片的顶部再造晶片以形成再造晶片叠层(流程图100中的动作170)。图2A和2B示出了根据本公开实现方式的、动作170之后的部分再造晶片叠层 280。[0021]图2A表示根据本公开实现方式的再造晶片叠层280的示例性透视图。再造晶片叠层280包括顶部再造晶片202和底部再造晶片204。如图2A所不，顶部再造晶片202包括叠层封装件区域218，该区域被指定用于叠层封装件的形成，如图2D中的叠层封装件284。 图2A中，叠层封装件区域218是矩形的并穿过再造晶片叠层280完全延伸。图2B表示沿截面220的再造晶片叠层280的一部分的截面图。[0022]如图2A所示，顶部再造晶片202包括顶部芯片214，其中的顶部芯片206、 208、210和212被独立标明；以及顶部模制化合物(混合物)216 (或更一般的“顶部钝化 (passivation)216”)。图2A示出了以网格状的图案布置的顶部芯片214，其中每一个都被顶部模制化合物216侧接。如图2A所示，顶部模制化合物216在顶部芯片214中的每一个的周围形成边界并与其侧接。[0023]在一种实现方式中，顶部芯片214分割自同一晶片,诸如娃片。在另一种实现方式中，顶部芯片214中的至少一个分割自与顶部芯片214中的至少另一个不同的晶片。进一步地，顶部芯片214中的一些或者所有均可具有与彼此大体相同的尺寸(例如，宽度、长度、 厚度)，或任意的尺寸均可不同。任何的顶部芯片214可包括集成电路(IC)和/或其他电组件，诸如例如无源组件。在一种实现方式中，顶部芯片214中的每一个包括1C。[0024]顶部再造晶片202可使用多种手段进行制造。在一种实现方式中，顶部再造晶片 202使用嵌入式晶片级的技术进行制造。不过在一些实现方式中，则使用其他或另外的技术。在一种特定实现方式中，顶部芯片214以网格状图案被放置在附着层上。之后顶部芯片214被用顶部模制化合物216覆盖以便被嵌入顶部模制化合物216之中。随后，顶部模制化合物216被薄化以形成顶部再造晶片202。在所示的实现方式中，顶部模制化合物216 被薄化到到达顶部芯片214。不过，在其他实现方式中，顶部模制化合物216的层可被保持而覆盖顶部芯片214中的每一个。[0025]底部再造晶片204可通过使用与顶部再造晶片202相同的、相似的或不同的手段进行制造。相似于顶部再造晶片202的顶部芯片214，底部再造晶片204包括多个底部芯片，其中底部芯片224被示出在图2B中。进一步地，相似于顶部芯片214，多个底部芯片可被以与顶部芯片214 (未示出)的网格状图案不同的网格状图案布置。而且，相似于顶部芯片214，底部模制化合物226 (或更一般地“底部钝化226”)在多个底部芯片周围形成边界并与其侧接。[0026]如图2B所示，在一些实现方式中，顶部再造晶片202具有顶部再分配层(顶部RDL) 228a。附加地或替代地，在一些实现方式中，底部再造晶片204具有底部再分配层(底部 RDL)228b。顶部RDL 228a电连接至顶部芯片206而底部RDL 228b电连接至底部芯片224。 顶部RDL 228a和底部RDL 228b包括诸如铜的导电材料并分别连通至(route)对应的顶部芯片206和底部芯片224的输入和/或输出(I/O)垫片230和232。尽管仅示出顶部RDL 228a、底部RDL 228b与顶部和底部I/O垫片230和232，但顶部再造晶片202和底部再造晶片204均包括在图2A和2B中不可见的多个RDL和I/O垫片。进一步地，多个RDL和I/O 垫片中的任意一些可以在顶部再造晶片202和底部再造晶片204的任意一侧并可以包括一个或多个级别或层。如一个示例，顶部RDL 228a和顶部I/O垫片230是在顶部侧222上， 但在一些实现方式中，其可以在底部侧240上(或根本不存在)。[0027]如图2B所示，顶部RDL 228a在顶部芯片钝化234上(也可被称为“顶部芯片RDL钝化234”)而底部RDL 228b在底部芯片钝化236上(也可被称为“底部芯片RDL钝化236”)。 而且，底部RDL钝化238在底部RDL 228b上。顶部芯片钝化234、底部芯片钝化236和底部 RDL钝化238每个都包括介电材料。例如，在本实现方式中，顶部芯片钝化234、底部芯片钝化236和底部RDL钝化238是介电聚合物。在各个实现方式中，顶部芯片钝化234、底部芯片钝化236和底部RDL钝化238可以是彼此相同或不同的材料。[0028]如图2A和2B所示，具有顶部芯片206的顶部再造晶片202被堆叠在具有底部芯片224的底部再造晶片204之上以形成再造晶片叠层280。在一种实现方式中，顶部再造晶片202独立于底部再造晶片204进行制造并且顶部再造晶片202随后再堆叠至底部再造晶片204之上。在另一种实现方式中，顶部再造晶片202被形成于底部再造晶片204之上和 /或上方，从而在底部再造晶片204之上堆叠顶部再造晶片202。虽然顶部再造晶片202被堆叠以使底侧240面向下方，但在其他实现方式中，底侧240可以向上。而且，在一些实现方式中，底部再造晶片204被用作载体晶片。[0029]在各个实现方式中，顶部RDL 228a、底部RDL 228b、顶部I/O垫片230、底部I/O垫片232、顶部芯片钝化234、底部芯片钝化236以及底部RDL钝化238和/或其他特征中的任何特征可被形成于在底部再造晶片204之上堆叠顶部再造晶片202之前。在一些实现方式中，顶部RDL 228a、顶部I/O垫片230、顶部芯片钝化234和/或其他特征中的至少一些可被形成于在底部再造晶片204之上堆叠顶部再造晶片202之后。在各个实现方式中，堆叠包括利用钝化层将顶部再造晶片附着至底部再造晶片。例如，在本实现方式中，堆叠包括利用底部RDL钝化238将顶部再造晶片202附着至底部再造晶片204。因此，再造晶片叠层280可以是薄的以提供高封装件密度，如本实现方式所示。现在参照图I的流程图100和图2C，流程图100包括通过隔离布置(绝缘布置)(流程图100中的动作172)相互连接顶部再造晶片的顶部芯片和底部再造晶片的底部芯片。图2C示出再造晶片叠层282的一部分，再造晶片叠层282是根据本公开的实现方式，由在再造晶片叠层280上进行的动作172得来的。在本实现方式中，顶部再造晶片202的顶部芯片206和底部再造晶片204的底部芯片224通过隔离布置242互相连接。在本实施方式中，隔离布置242包括顶部模制化合物216、底部模制化合物226、顶部芯片钝化234、底部芯片钝化236、底部RDL钝化238和顶部RDL钝化244。不过，在其他实现方式中，隔离布置242可具有不同的组成和/或其他组成。 在一些实现方式中，相互连接包括形成穿过隔离布置的导电通孔。不过，相互连接可以以多种方式被完成。图2C示出了穿过隔离布置242形成的导电通孔250。形成穿过隔离布置242的导电通孔250可包括钻一个穿过顶部模制化合物216、底部模制化合物226、顶部芯片钝化234、底部芯片钝化236、底部RDL钝化238和顶部RDL钝化244中至少一个的孔(尽管在所示实现方式中，并没有穿过顶部RDL钝化244钻孔)。可例如使用机械钻孔机、激光或其他手段进行钻孔。在本实现方式中，穿过底部模制化合物226、顶部芯片钝化234、底部芯片钝化236和底部RDL钝化238以及图2B中再造晶片叠层280的顶部RDL 228a和底部RDL 228b进行钻孔。之后孔可被填入导电材料以形成导电通孔250，从而使顶部RDL 228a和底部RDL228b短路。顶部RDL钝化244可在之后形成在顶部RDL 228a上。顶部RDL钝化244包括介电材料，诸如作为一个例子的介电聚合物。注意在各个实现方式中，顶部RDL钝化244和/或其他组成可形成于钻孔之前，而本公开并不被所示的具体的实现方式所限制。因此，如上所述，在本实现方式中，顶部再造晶片202的顶部芯片206和底部再造晶片204的底部芯片224通过连接顶部RDL 228a和底部RDL 228b相互连接。更具体地，顶部芯片206和底部芯片224通过形成穿过顶部RDL 228a和可选地穿过底部RDL 228b的导电通孔250相互连接。现在参照图I中的流程图100和图2C，流程图100包括形成用于连接顶部再造晶片的顶部芯片和底部再造晶片的底部芯片的封装件端子(流程图100中的动作174)。例如，图2C示出了再造晶片叠层282，该再造晶片叠层282是根据本公开的实现方式，由在再造晶片叠层280上进行的动作174得来的。在本实现方式中，封装件端子252被形成以用于到顶部再造晶片202的顶部芯片206和底部再造晶片204的底部芯片224的连接。封装件端子252也被形成以用于到顶RDL 228a和底RDL 228b的连接。在本实现方式中，封装件端子252被形成在顶部RDL钝化244中、凸块下金属结构层(UBM) 254和顶部RDL 228a上。注意UBM 254是可选的。例如在一些实现方式中，封装件端子252被形成在顶部RDL钝化224和顶部RDL 228a上。而且，在本实现方式中，封装件端子252是焊锡球，该焊锡球是球栅阵列(BGA)的部分。虽然封装件端子252被示出为焊锡球，但封装件端子252是示例性的，并且除焊锡球之外或替代焊锡球，其他类型的封装件端子也可被采用。在一种实现方式中，例如，导电垫片被用作封装件端子。而且虽然只有一个封装件端子被示出，但多个封装件端子可被形成。例如，再造晶片叠层282可包括用于仅到顶部芯片206或底部芯片224或其他组成(未示出)之一连接的其他封装件端子。根据多种实现方式，其他的封装件端子可以与封装件端子252同时或不同时形成。注意，虽然流程图100将动作174示出在动作172之后，根据多种实现方式，动作174也可以在动作172之前、之中和/或之后发生。现参照图I的流程图100和图2C和2D，流程图100包括分割再造晶片叠层以形成单独的叠层封装件(流程100中的动作176)。例如，在本实现方式中，图2C的再造晶片叠层282被分割以形成堆叠封装件284。更具体地，再造晶片叠层282被沿着图2A所示的叠层封装件区域218分割。当分割再造晶片叠层282时，可形成其他单独的叠层封装件，该叠层封装件大体与叠层封装件284相似或不同。虽然堆叠封装件284仅仅包括顶部芯片206和底部芯片224，但在其他实现方式中，叠层封装件284包括两个以上的芯片。例如，叠层封装件部218可在顶部再造晶片202和/或底部再造晶片204中包括其他的芯片。如一个示例，图2A中的顶部芯片208可以在叠层封装件区域218内。进一步地，其他芯片可使用RDL、导电通孔(例如，导电通孔250)和或其他手段穿过隔离布置242相互连接彼此、顶部芯片206和/或底部芯片224。例如，顶部RDL 228a可相互连接顶部芯片206和顶部芯片208。而且，虽然只有顶部再造晶片202和底部再造晶片204被示出，但堆叠封装件284可包括来自其他再造晶片的芯片。例如，一个或更多的其他再造晶片可在再造晶片叠层280和282中的任意个中。而且，额外的RDL、钝化和其他的组成可被包括于一个或更多的其他的再造晶片中。进一步地，虽然只有导电通孔250被示出，但一个以上的导电通孔可被用来连接来自不同再造晶片的芯片。在一种实现方式中，导电通孔至少延伸穿过隔离布置242的顶部芯片化合物216。进一步地，当叠层封装件284包括来自其他再造晶片(未示出)的芯片时，导电通孔(或其他的相互连接)可将芯片与顶部芯片206和底部芯片224中的一个或两个相互连接。在本实现方式中，封装件端子252和/或其他封装件端子被形成于分割再造晶片叠层282之前以形成叠层封装件284。不过，在其他实现方式中，封装件端子252和/或其他封装件端子可形成于分割再造晶片叠层282之后。进一步地，在一些实现方式中，顶部芯片206和底部芯片224和/或其他芯片可在分割再造晶片叠层282之后被相互连接。然而，通过在分割再造晶片叠层282之前形成封装件端子252和/或其他封装件端子并将顶部芯片206和底部芯片224和/或其他芯片相互连接，可使用晶片级和/或面板(例如基板)级的进程简单并高效地形成叠层封装件284。例如，根据一些实现方式，在顶部再造晶片202和底部再造晶片204上仅使用晶片级和/或面板级的进程进行流程图100所示的方法。因此，除了其他优点，叠层封装件284可以比使用封装级处理形成的封装件更薄。如图2D所示，叠层封装件284包括位于来自底部再造晶片204的底部芯片224之上的来自顶部再造晶片202的顶部芯片206。顶部芯片206和底部芯片224被隔离布置242彼此隔离。隔离布置242包括与顶部芯片206侧接的顶部模制化合物216和与底部芯片224侧接的底部模制化合物226，其中顶部模制化合物216位于底部模制化合物226之上。顶部芯片206和底部芯片224通过隔尚布置242相互连接。更具体地，顶部芯片206和底部芯片224通过顶部模制化合物216相互连接。在本实现方式中，顶部芯片206和底部芯片224通过导电通孔250相互连接，该导电通孔在隔离布置242中延伸。顶部芯片206具有顶部RDL 228a，底部芯片224具有通过导电通孔250连接至顶部RDL 228a的底部RDL 228b。因此,如上所述,顶部芯片206和底部芯片224可以通过隔离布置242有效并高效地相互连接。例如，绝缘布置242可有利于顶部芯片206和底部芯片224之间的相互连接，同时提供对叠层封装件284足够的机械支持。进一步地，顶部RDL 228a和底部RDL 228b可容易地通过利用例如穿过隔离布置242形成的导电通孔250连接顶部RDL 228a至底部RDL228b来相互连接。 通过使用诸如顶部RDL 228a和底部RDL 228b的RDL和晶片和/或面板级的进程，堆叠封装件284可有利地支持更高级的机能，同时容纳额外的电路系统和/或芯片而不复杂化封装和降低封装密度。例如，额外的RDL、I/O垫片和/或芯片可容易地如期望地被并入叠层封装件284而大体不复杂化封装，并增加了封装件密度。而且，在各个实现方式中，载体晶片被用于制造底部再造晶片204并被用作叠层封装件284的一部分。例如，载体晶片可以是被集成入叠层封装件284的硅晶片或基板。例如，载体晶片可作为散热器被集成入叠层封装件284。在一种实现方式中，载体晶片是铜引线框架板。现在参照图3，图3表示根据本公开的实现方式的叠层封装件300的截面视图。叠层封装件300可使用流程图100所示的用于制造叠层封装件的方法进行制造。叠层封装件300包括顶部芯片306、顶部模制化合物316、底部芯片324、底部模制化合物326、顶部RDL328a、底部RDL 328b、顶部I/O垫片330、底部I/O垫片332、顶部芯片钝化334、底部芯片钝化336、底部RDL钝化338、顶部RDL钝化344、隔离布置342和导电通孔350，分别对应于图2D的叠层封装件284中的顶部芯片206、顶部模制化合物216、底部芯片224、底部模制化合物226、顶部RDL 228a、底部RDL228b、顶部I/O垫片230、底部I/O垫片232、顶部芯片钝化234、底部芯片钝化236、底部RDL钝化238、顶部RDL钝化244、隔离布置242和导电通孔250。尽管叠层封装件284具有在顶部再造晶片202的顶侧222上的封装件端子252，但除了在顶侧222上或替代在顶侧222上，至少一个封装件端子也可被形成在顶部再造晶片204的底侧256上。例如，堆叠封装件300包括在底部芯片324和底侧356上的封装件端子 352a、352b、352c、352d、352e、352f 和 352g。封装件端子 352a、352b、352c、352d、352e、352f和352g可仅用于到底部芯片324的连接或还可或转而用于到顶部芯片306和/或其他芯片的连接。叠层封装件300还可包括在导电接口 358和底侧356上的封装件端子352h和352i。与图2C中的封装件端子252类似，封装件端子352a、352b、352c、352d、352e、352f和352g、352h和352i可以是作为BGA的一部分的焊锡球或可以是其他类型的封装件端子。尽管未示出，但在一些实现方式中，叠层封装件300具有在模制化合物326上的额外的焊锡球以保持机械稳定性。叠层封装件300还可具有通过顶部RDL 328a连接至顶部芯片306的电组件360。在本实现方式中，电组件360是一个独立的芯片，在顶部RDL钝化344上，并被互连362a和362b穿过顶部RDL钝化344连接至顶部芯片306。电组件360还可以通过图3中未示出的其他RDL和/或其他互连连接至顶部芯片306。进一步地，至少一个其他的单独芯片可被以与单独的芯片306相同或不同的方式连接至顶部芯片306。在一种实现方式中，电组件360被在分割再造晶片叠层之前连接至顶部芯片306以形成叠层封装件300。在另一种实现方式中，电组件360被在分割再造晶片叠层之后连接至顶部芯片306以形成叠层封装件300 (例如在动作176之后)。进一步地，在一些实现方式中，电组件360在封装件300的底侧356上。因此，如上所述，本公开的实现方式的结果是具有来自顶部再造晶片的顶部芯片和来自底部再造晶片的底部芯片的叠层封装件。在各个实现方式中，在仍提供具有高级机能的叠层封装件的同时，封装的复杂化和减少的封装件密度可有利地被避免或最小化。进 一步地，应理解，本公开的实现方式提供极大的灵活性以应对有限的组件空间和布局选择。从上面的说明显然的是，在不脱离本申请所说明的概念的范围的前提下，多种技术可被使用以实现这些概念。此外，虽然所述概念已具体参照某些实现方式被说明，本领域技术人员将认识到在不脱离这些概念的精神和范围的前提下，可以进行形式和细节上的改变。这样，所说明的实现方式将被全部作为例证性的并无局限的加以考虑。还应理解，本申请并不局限于本文说明的具体的实现方式，在不脱离本公开的范围的前提下，许多调整、修改和替换是可行的。
权利要求1.一种叠层封装件，包括 来自顶部再造晶片的顶部芯片，所述顶部再造晶片位于来自底部再造晶片的底部芯片之上； 所述顶部芯片和所述底部芯片被隔离布置彼此隔离； 所述顶部芯片和所述底部芯片通过所述隔离布置互连。
2.根据权利要求I所述的叠层封装件，其中，所述顶部芯片和所述底部芯片通过导电通孔互连。
3.根据权利要求2所述的叠层封装件，其中，所述导电通孔在所述隔离布置中延伸。
4.根据权利要求I所述的叠层封装件，其中，所述顶部芯片具有顶部再分配层，并且所述底部芯片具有连接至所述顶部再分配层的底部再分配层。
5.根据权利要求I所述的叠层封装件，其中，所述隔离布置包括与所述顶部芯片侧接的顶部模制化合物和与所述底部芯片侧接的底部模制化合物。
6.根据权利要求5所述的叠层封装件，其中，所述顶部模制化合物位于所述底部模制化合物之上。
7.根据权利要求I所述的叠层封装件，其中，所述隔离布置包括与所述顶部芯片侧接的顶部模制化合物，所述顶部芯片和所述底部芯片至少通过所述顶部模制化合物互连。
专利摘要本公开提供了一种叠层封装件。本公开的示例性实现方式包括具有位于来自底部再造晶片的底部芯片之上的来自顶部再造晶片的顶部芯片的叠层封装件。顶部芯片和底部芯片被隔离布置彼此隔离。顶部芯片和底部芯片还通过隔离布置互连。隔离布置可包括与顶部芯片侧接的顶部模制化合物和与底部芯片侧接的底部模制化合物。顶部芯片和底部芯片可至少穿过顶部模制化合物而互连。进一步地，顶部芯片和底部芯片可通过在隔离布置中延伸的导电通孔互连。
文档编号H01L23/538GK202816934SQ20122049807
公开日2013年3月20日 申请日期2012年9月26日 优先权日2011年12月14日
发明者胡坤忠, 赵子群, 雷佐尔·拉赫曼·卡恩, 彼得·沃伦坎普, 桑帕施·K·V·卡里卡兰, 陈向东 申请人:美国博通公司