高耐久性非易失性存储单元和阵列的制作方法
【专利摘要】一种电可编程和可擦除存储单元具有第一导电类型的半导体材料的衬底中的两个存储晶体管。第一存储晶体管属于具有衬底中的均为第二导电类型的第一区域和第二区域的类型。该第一和第二区域彼此隔开，在其间有在第一方向上限定的第一沟道区域。第一浮栅处于第一沟道区域的至少一部分之上，与其绝缘，从而控制通过第一沟道区域的电流的导通。第一控制栅极与第一浮栅电容耦合。通过向第一区域施加第一电压来读取第一存储晶体管。
【专利说明】高耐久性非易失性存储单元和阵列
【技术领域】
[0001]本发明涉及一种非易失性存储单元，其中，在对存储单元的分离的导线上进行编程和读取以生产高耐久性存储单元。本发明还涉及这种存储单元的阵列。
【背景技术】
[0002]非易失性存储储存晶体管是本领域中众所周知的。特别地，使用其上存储有电荷的浮栅的非易失性存储储存晶体管是本领域中众所周知的，该电荷控制浮栅位于其上的沟道区域的导通。参考图1，示出了现有技术的非易失性存储储存晶体管10的横截面图。在USP5, 029, 130中充分地公开了这种存储晶体管10，USP5，029, 130的公开以其整体而并入。
[0003]存储晶体管10包括诸如P型之类的第一导电类型的衬底12。第二导电类型的第一区域14和第二区域16均处于衬底12中，通过沟道区域18彼此隔开。浮栅22处于沟道区域18的部分之上且通过绝缘体与其绝缘。如USP5，029，130中所公开的，浮栅22还处于第一区域14的部分之上且与其电容耦合。控制栅极29与浮栅22邻近，与其隔开，并控制沟道区域18的另一部分中电流的导通。控制栅极29与浮栅22电容耦合。在存储晶体管10的操作中，在编程期间，将第一电流(或编程电流)施加至第二区域16，而在读取操作期间时，将第一电压(读取电压)施加至第二区域16。然而，在编程期间，来自第二区域16的电子传播到第一区域14并被注入到浮栅22上。一些电子可以在浮栅22和衬底12之间的绝缘体界面处被俘获。随时间，这使浮栅晶体管跨导退化并使存储晶体管10的耐久性退化。
[0004]参考图2,示出了存储晶体管10的阵列的示意图。参考图3,示出了现有技术的存储晶体管10的阵列的顶视图。
[0005]参考图4，示出了现有技术的另一存储晶体管50的横截面图。在USP6，747，310中充分地公开了存储晶体管50，USP6，747，310的公开以其整体通过引用并入本文。存储晶体管50类似于存储晶体管10。存储晶体管50包括诸如P型之类的第一导电类型的衬底12。第二导电类型的第一区域34和第二区域36均处于衬底12中，通过沟道区域39彼此隔开。浮栅31处于沟道区域39的部分之上且与其绝缘。选择栅极33与浮栅31邻近，与其隔开，并控制沟道区域39的另一部分中电流的导通。选择栅极33与浮栅31电容耦合。另外，控制栅极32处于浮栅31的顶部上。最后，擦除栅极35处于第一区域34之上且在与选择栅极33相对的侧上与浮栅31邻近。类似于存储晶体管10的操作，在存储晶体管50的操作中，在编程期间，将第一电流(或编程电流)施加至第二区域36，而在读取操作期间，将第一电压(读取电压)施加至第二区域36。类似于存储晶体管10，在编程期间，编程干扰可能使存储晶体管50的耐久性退化。
[0006]因而，本发明的一个目的是减小编程干扰对非易失性存储晶体管的耐久性的影响。
【发明内容】
[0007]相应地，在本发明中，电可编程和可擦除存储单元具有第一导电类型的半导体材料的衬底中的两个存储晶体管。第一存储晶体管属于具有衬底中的均为第二导电类型的第一区域和第二区域的类型。该第一和第二区域彼此隔开，在其间有在第一方向上限定的第一沟道区域。第一浮栅处于第一沟道区域的至少一部分之上，与其绝缘，从而控制通过第一沟道区域的电流的导通。第一控制栅极与第一浮栅电容耦合。通过向第一区域施加第一电压来读取第一存储晶体管。第二存储晶体管属于具有衬底中的均为第二导电类型的第三区域和第四区域的类型。该第三和第四区域彼此隔开，在其间有在第一方向上限定的第二沟道区域。在基本上与第一方向垂直的第二方向上，第二存储晶体管与第一存储晶体管邻近并隔开，同时第三区域与第一区域在第二方向上横向隔开并且第四区域与第二区域在第二方向上横向隔开。第二存储晶体管进一步包括第二浮栅，该第二浮栅处于第二沟道区域的至少一部分之上，与其绝缘，从而控制通过第二沟道区域的电流的导通。第二控制栅极与第二浮栅电容耦合。通过向所述第三区域施加第一电流来编程第二存储晶体管。第一浮栅与第二浮栅电连接。在衬底中，第一区域与第三区域绝缘。通过向第三区域施加第一电流来编程该存储单元，以及通过向第一区域施加第一电压来读取该存储单元。
[0008]本发明还涉及一种均具有前述布置的存储单元的阵列。
【专利附图】
【附图说明】
[0009]图1是现有技术的非易失性存储晶体管的横截面图，该晶体管可以用在本发明的存储单元和阵列中。
[0010]图2是图1中所示的现有技术的存储晶体管的阵列的示意图。
[0011]图3是图1中所示的类型的现有技术存储晶体管的阵列的顶视图。
[0012]图4是现有技术的另一非易失性存储晶体管的横截面图，该晶体管可以用在本发明的存储单元和阵列中。
[0013]图5是本发明的存储单元的阵列的示意图。
[0014]图6是本发明的存储单元的阵列的顶视图。
【具体实施方式】
[0015]参考图5，示出了本发明的存储单元70的示意性阵列。本发明的每个存储单元70包括分别如图1和4中所示的现有技术的类型的两个存储晶体管10或50。在下文中，将首先关于本发明的使用现有技术的存储晶体管10的存储单元70进行讨论。如上所讨论，每个存储晶体管10具有衬底12中的第二导电类型的两个区域14和16，在其间有沿第一方向延伸的沟道区域18。本发明的存储单元70的两个存储晶体管10被定位为在与第一方向基本上垂直的第二方向上邻近且彼此隔开。如现有技术中所做的那样，通过公共源线14将第一存储晶体管10的第一区域14连接至与其邻近的第二存储晶体管10的第一区域14。如现有技术中所做的那样，第一存储晶体管10的字线29延伸以连接至与其直接相邻的第二存储晶体管10的字线29。然而，第一存储晶体管10的浮栅22延伸并连接至与其直接相邻的第二存储晶体管10的浮栅22，从而形成本发明的存储单元70。如现有技术中所做的那样，第一存储晶体管10的第二区域16邻近于第二存储晶体管10的第二区域16且通过浅隔离沟槽与其分离。最后，第一存储晶体管10的第二区域16用于读取操作，而第二存储晶体管10的第二区域16用于编程操作，或者反之亦然。这在图5中示出，其中在编程期间，对所选择的存储单元70的编程端子施加编程电流Idp，并且对所选择的存储单元70的另一端子以及对所有其他存储单元70的所有端子施加禁止电压(inhibit voltage) Vinh0
[0016]在图6中示出了在阵列中形成的本发明的存储单元70的顶视图。
[0017]如前所讨论，本发明的存储单元70还可以由图4中所示的类型的两个存储晶体管50构成。类似于对使用图1中所示的类型的一对存储晶体管10的存储单元70的讨论，使用一对存储晶体管50的存储单元70将具有连接在一起的两个存储晶体管50的浮栅31。此外，源极区34将连接在衬底12中。选择栅极33还将连接在同一存储单元70中的存储晶体管50之间。同一存储单元70的存储晶体管50的控制栅极32也连接在一起。最后，同一存储单元70的存储晶体管50的擦除栅极35也连接在一起。
[0018]存储单元70的操作理论如下。在本发明的存储单元70中，存在形成两个电流路径的两个沟道区域:一个在编程期间使用并且一个在读取期间使用。在编程期间电子被俘获在编程沟道区域的编程路径中的浮栅和衬底之间的绝缘体界面处从而使浮栅晶体管跨导退化的情况下，这不会对读取电流路径中的沟道区域有影响。由于浮栅是导电的，因此在编程操作期间存储在浮栅上的无论什么电子仍控制用于读取的沟道区域。这个读取沟道不会受寄存或俘获在编程路径的沟道区域中的浮栅和衬底之间的绝缘体界面处的电子影响。结果，提高了存储单元70的耐久性。
【权利要求】
1.一种电可编程和可擦除存储单元，包括: 第一导电类型的半导体材料的衬底； 第一存储晶体管，其类型具有所述衬底中的均为第二导电类型的第一区域和第二区域，其中该第一和第二区域彼此隔开，在其间有在第一方向上限定的第一沟道区域；第一浮栅，处于所述第一沟道区域的至少一部分之上，与其绝缘，从而控制通过第一沟道区域的电流的导通；第一控制栅极，与第一浮栅电容耦合；其中通过向所述第一区域施加第一电压来读取所述第一存储晶体管； 第二存储晶体管，其类型具有所述衬底中的均为第二导电类型的第三区域和第四区域，其中该第三和第四区域彼此隔开，在其间有在第一方向上限定的第二沟道区域；其中在基本上与第一方向垂直的第二方向上，第二存储晶体管与第一存储晶体管邻近并隔开，同时第三区域与第一区域在第二方向上横向隔开并且第四区域与第二区域在第二方向上横向隔开；所述第二存储晶体管进一步包括第二浮栅，所述第二浮栅处于所述第二沟道区域的至少一部分之上，与其绝缘，从而控制通过第二沟道区域的电流的导通；第二控制栅极，与第二浮栅电容耦合；其中通过向所述第三区域施加第一电流来编程所述第二存储晶体管； 其中第一浮栅与第二浮栅电连接； 其中在衬底中第一区域与第三区域绝缘；以及 其中通过向第三区域施加第一电流来编程该存储单元，以及通过向第一区域施加第一电压来读取该存储单元。
2.根据权利要求1所述的电可编程和可擦除存储单元，其中所述第二区域和所述第四区域电连接。
3.根据权利要求2所述的电可编程和可擦除存储单元，其中所述第二区域和所述第四区域在衬底中电连接。
4.根据权利要求3所述的电可编程和可擦除存储单元，其中所述第一控制栅极处于所述第一沟道区域的至少另一部分之上，与其绝缘，以及所述第二控制栅极处于所述第二沟道区域的至少另一部分之上，与其绝缘。
5.根据权利要求4所述的电可编程和可擦除存储单元，其中所述第一控制栅极和第二控制栅极电连接。
6.根据权利要求5所述的电可编程和可擦除存储单元，其中所述第一浮栅处于所述第二区域的部分之上且与其电容耦合，以及所述第二浮栅处于所述第四区域的部分之上且与其电容耦合。
7.根据权利要求5所述的电可编程和可擦除存储单元，进一步包括: 第一稱合栅极，处于第一控制栅极之上且与其电容稱合； 第二耦合栅极，处于第二控制栅极之上且与其电容耦合； 其中所述第一耦合栅极与第二耦合栅极电连接。
8.根据权利要求7所述的电可编程和可擦除存储单元，进一步包括: 第一擦除栅极，处于第二区域之上； 第二擦除栅极，处于第四区域之上； 其中第一擦除栅极和第二擦除栅极电连接。
9.一种电可编程和可擦除存储单元的阵列，包括: 第一导电类型的半导体材料的衬底； 多个电可编程和可擦除存储单元，被布置在所述衬底中的多个行和列中，其中每个存储单元包括: 第一存储晶体管，其类型具有所述衬底中的均为第二导电类型的第一区域和第二区域，其中该第一和第二区域彼此隔开，在其间有在列方向上限定的第一沟道区域；第一浮栅，处于所述第一沟道区域的至少一部分之上，与其绝缘，从而控制通过第一沟道区域的电流的导通；第控制栅极，与第一浮栅电容耦合；其中通过向所述第一区域施加第一电压来读取所述第一存储晶体管； 第二存储晶体管，其类型具有所述衬底中的均为第二导电类型的第三区域和第四区域，其中该第三和第四区域彼此隔开，在其间有在列方向上限定的第二沟道区域；其中在基本上与列方向垂直的行方向上，第二存储晶体管与第一存储晶体管邻近并隔开，同时第三区域与第一区域在行方向上横向隔开并且第四区域与第二区域在行方向上横向隔开；所述第二存储晶体管进一步包括第二浮栅，所述第二浮栅处于所述第二沟道区域的至少一部分之上，与其绝缘，从而控制通过第二沟道区域的电流的导通；第二控制栅极，与第二浮栅电容耦合；其中通过向所述第三区域施加第一电流来编程所述第二存储晶体管； 其中第一浮栅与第二浮栅电连接； 其中在衬底中第一区域与第三区域绝缘； 其中通过向第三区 域施加第一电流来编程该存储单元，以及通过向第一区域施加第一电压来读取该存储单元； 沿行方向延伸的多个字线，其中每个字线电连接至同一行方向上的每个存储单元的第一控制栅极和第二控制栅极； 沿行方向延伸的多个源线，其中每个源线电连接至同一行方向上的每个存储单元的第二区域和第四区域； 沿列方向延伸的多个读取线，其中每个读取线电连接至同一列方向上的每个存储单元的第一区域；以及 沿列方向延伸的多个编程线，其中每个编程线电连接至同一列方向上的每个存储单元的第三区域。
10.根据权利要求9所述的阵列，其中每个所述源线沿行方向延伸且电连接至衬底中的同一行方向上的每个存储单元的第二区域和第四区域。
11.根据权利要求10所述的阵列，其中对于每个存储单元，所述第一控制栅极处于所述第一沟道区域的至少另一部分之上，与其绝缘，以及所述第二控制栅极处于所述第二沟道区域的至少另一部分之上，与其绝缘。
12.根据权利要求11所述的阵列，其中对于每个存储单元，所述第一浮栅处于所述第二区域的部分之上且与其电容耦合，以及所述第二浮栅处于所述第四区域的部分之上且与其电容耦合。
13.根据权利要求12所述的阵列，进一步包括: 每个存储单元的第一耦合栅极，处于第一控制栅极之上且与其电容耦合，以及每个存储单元的第二耦合栅极，处于第二控制栅极之上且与其电容耦合；其中对于每个存储单元，所述第一耦合栅极与第二耦合栅极电连接。
14.根据权利要求13所述的阵列，进一步包括:沿行方向延伸的多个耦合线，其中每个耦合线电连接至同一行方向上的每个存储单元的第一耦合栅极和第二耦合栅极。
15.根据权利要求14所述的阵列，进一步包括: 每个存储单元的第一擦除栅极，处于第二区域之上，以及每个存储单元的第二擦除栅极，处于第四区域之上； 其中每个存储单元的第一擦除栅极和第二擦除栅极电连接。
16.根据权利要求15所述的阵列，进一步包括:沿行方向延伸的多个擦除线，其中每个擦除线电连接至同一行方向上的每个存储单元的第一擦除栅极和第二擦除栅极。
17.一种非易失性存储单元，包括: 第一导电类型的半导体衬底； 第二导电类型的第一端子、第二端子以及第三端子，被形成在衬底中，在第一端子和第三端子之间有第一沟道区域以及在第二端子和第三端子之间有第二沟道区域； 浮栅，在第一沟道区域和第二沟道区域之上延伸且控制第一沟道区域和第二沟道区域中的电流的导通； 控制栅极，在第一沟道区域和第二沟道区域之上延伸且控制第一沟道区域和第二沟道区域中的电流的导通； 其中通过第一沟道区域中的电流导通来编程所述存储单元，以及通过第二沟道区域中的电流导通来读取所述存储单元。
【文档编号】H01L29/788GK104081532SQ201280021275
【公开日】2014年10月1日 申请日期:2012年3月5日 优先权日:2011年4月29日
【发明者】N·杜, A·利瓦伊 申请人:硅存储技术公司