碳化硅半导体器件及其制造方法
【专利摘要】本发明包括具有第一导电类型的第一、第三和第四区域(10、14、以及15)，以及具有第二导电类型的第二区域(13)。第二区域(13)设置有暴露第一区域(10)的多个通孔。第三区域(14)包括接触部分(14M)、连接部分(14W)、以及填充部分(14Jb)。接触部分(14M)接触第二区域(13)的第一部分(13a)。连接部分(14W)从接触部分(14M)延伸到第二区域(13)中的多个通孔中的每一个。填充部分(14Jb)填充第二区域(13)中的多个通孔中的每一个。第四区域(15)被设置在第二区域(13)的第一部分(13a)上。
【专利说明】碳化娃半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种碳化硅半导体器件及其制造方法，并且特别地，涉及一种具有栅电极的碳化娃半导体器件及其制造方法。
【背景技术】
[0002]Y.Tanaka 等人的 “700-V1.0i Ω.Cm2Buried Gate SiC-SIT (SiC-BGSIT) ”, IEEEElectron Device Letters,卷 27, N0.11 (2006), pp.908-910 (非专利文献 I)公开一种静电感应晶体管(SIT)，即，结型场效应晶体管(JFET)。JFET使用SiC(碳化硅)，JFET是垂直型，并且根据此文献，能够获得极其低的导通电阻。虽然该文献提到可以通过设计的优化来实现常关型SIT，但是其实际上公开常开型SIT。通常，在功率半导体器件中，可以从例如安全性的角度来设计常关型操作。
[0003]F.Bjoerk 等人提出 的 “ 1200V SiC JFET in Cascode LightConfiguration:Comparison versus Si and SiC Based Switches，，，Materials ScienceForum，卷 679-680 (2011)，pp.587-590 (非专利文献 2)公开了，使用 Si MOSFET (金属氧化物半导体场效应晶体管)，使SiC JFET像常关型JFET —样操作。具体地，此文献公开其中SiC JFET和Si MOSFET被相互级联连接的配置。
[0004]引用列表
[0005]非专利文献
[0006]NPLl:Y.Tanaka et al.，“ 700-V1.0_m Ω.cm2Buried Gate SiC-SIT(SiC-BGSIT)，，，IEEE Electron Device Letters，卷 27，N0.11 (2006)，pp.908-910
[0007]NPL2:F.Bjoerk et al.，“1200V SiC JFET in Cascode Light Configuration:Comparison versus Si and SiC Based Switches”， Materials Science Forum, 卷679-680(2011), pp.587-590
【发明内容】
[0008]技术问题
[0009]在非专利文献I的技术中，常关型操作没有被实现。非专利文献2的技术要求单独地形成JFET芯片和MOSFET芯片并且其后相互连接这些部分的任务。
[0010]已经提出本发明以解决如上所述的问题，并且本发明的一个目的是为了提供一种被配置成一个芯片并且具有低导通电阻特性和常关特性的碳化硅半导体器件及其制造方法。
[0011]技术解决方案
[0012]根据本发明的碳化硅半导体器件是具有碳化硅衬底的碳化硅半导体器件，该碳化娃衬底具有第一表面和与第一表面相反的第二表面，该碳化娃半导体器件包括第一至第四区域、栅极绝缘膜、栅电极、以及第一和第二电极。第一区域具有第一导电类型，并且形成第一表面。第二区域具有不同于第一导电类型的第二导电类型，并且被设置在第一区域上。第二区域包括:第一部分，该第一部分形成第二表面；和第二部分，该第二部分与第二表面分开。第二区域设置有多个通孔，该多个通孔暴露第一区域。第三区域具有第一导电类型，并且包括接触部分、连接部分、以及填充部分。接触部分在第二表面处与第二区域的第一部分接触。连接部分形成第二表面并且从接触部分延伸到第二区域中的多个通孔中的每一个。填充部分填充第二区域中的多个通孔中的每一个。第四区域具有第一导电类型，被设置在第二区域的第一部分上，通过第二区域的第一部分，第四区域与第一区域和第三区域中的每一个隔开，并且形成第二表面。栅极绝缘膜被设置在第二区域的第一部分的第三区域的接触部分和第四区域之间的部分上。栅电极被设置在栅极绝缘膜上。第一电极被电绝缘栅电极并且与第二区域的第一部分和第四区域中的每一个接触。第二电极与由第一区域形成的第一表面接触。
[0013]根据上面的器件，能够通过使用一个碳化硅衬底，将半导体器件配置成一个芯片。此外，能够获得低导通电阻特性和常关特性两者。
[0014]优选地，在上面的器件中，第一区域可以包括漂移层，该漂移层具有比第三区域的杂质浓度低的杂质浓度。因此，遗够增加击芽电压。
[0015]优选地，在上面的器件中，第一区域可以包括基层，该基层接触第二电极并且具有比第三区域的杂质浓度高的杂质浓度。因此，能够减少在第一区域和第一电极之间的接触电阻。
[0016]优选地，在上面的器件中，第二表面可以具有反转台面形状，该反转台面形状包括由第二区域的第一部分形成的侧壁表面。因此，能够通过选择侧壁表面的倾斜度来调节由第二区域的第一部分形成的第二表面的方向。
[0017]优选地，在上面的器件中，由第一部分形成的第二表面可以包括在六方晶体结构中的{0-33-8}面和{0-11-4}面中的任何一个。因此，提高了沿着由第一部分形成的第二表面的载流子迁移率。因此，能够减少半导体器件的导通电阻。
[0018]优选地，在上面的器件中，第三区域的连接部分可以包括低电阻率层，该低电阻率层具有比第三区域的填充部分的杂质浓度高的杂质浓度。因此，连接部分具有低电阻。因此，能够进一步减少半导体器件的导通电阻。
[0019]一种根据本发明的用于制造碳化硅半导体器件的方法包括以下步骤:制备具有第一导电类型并且具有第一表面和与第一表面相反的表面的第一区域；在第一区域的与第一表面相反的表面上形成具有不同于第一导电类型的第二导电类型的第二区域，该第二区域包括第一部分和第二部分，该第二区域被设置有暴露第一区域的多个通孔；形成具有第一导电类型并且覆盖第二区域以填充多个通孔中的每一个的第三区域；部分地蚀刻第二区域和第三区域，使得在第二区域的第二部分保持第三区域覆盖的情况下，暴露出第二区域的第一部分，并且使得由第二区域和第三区域形成的表面形成反转台面形状，该反转台面形状包括由第二区域的第一部分形成的侧壁表面；在蚀刻的步骤之后，在第二区域的第一部分上，形成具有第一导电类型并且通过第二区域的第一部分与第一和第三区域中的每一个隔开的第四区域；在形成反转台面形状的侧壁表面的第二区域的第一部分上形成栅极绝缘膜；在栅极绝缘膜上形成栅电极；形成与栅电极电绝缘并且与第二区域的第一部分和第四区域中的每一个接触的第一电极；并且在第一区域的第一表面上形成第二电极。
[0020]根据上面的制造方法，能够通过使用一个碳化硅半导体衬底，将半导体器件配置成一个芯片。此外，能够获得低导通电阻特性和常关特性两者。
[0021]优选地，在上述制造方法中，可以通过热蚀刻执行蚀刻的步骤。因此，由第二区域的第一部分形成的平滑表面能够被暴露。因此，被形成在表面上的栅极绝缘膜具有提高的可靠性。因此，通过绝缘栅极开关的碳化硅半导体器件的一部分能够具有提高的可靠性。
[0022]发明的有益效果
[0023]如上所述，根据本发明，能够通过使用一个碳化硅衬底，将半导体器件配置成一个芯片。另外，能够获得低导通电阻特性和常关特性两者。
【专利附图】
【附图说明】
[0024]图1是示意性地示出根据本发明的实施例1的碳化硅半导体器件的配置的横截面图。
[0025]图2是示意性地示出图1的碳化硅半导体器件的碳化硅衬底的配置的平面图。
[0026]图3是沿着图1的线II1-1II截取的示意性的横截面图。
[0027]图4是图3的放大的片段视图。
[0028]图5是示出当图1的碳化硅半导体器件处于导通状态时的电流路径的视图。
[0029]图6是示意性地示出图1的碳化硅半导体器件的等效电路的视图。
[0030]图7是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第一步骤的横截面图。
[0031]图8是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第二步骤的横截面图。
[0032]图9是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第三步骤的横截面图。
[0033]图10是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第四步骤的横截面图。
[0034]图11是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第五步骤的横截面图。
[0035]图12是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第六步骤的横截面图。
[0036]图13是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第七步骤的横截面图。
[0037]图14是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第八步骤的横截面图。
[0038]图15是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第九步骤的横截面图。
[0039]图16是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第十步骤的横截面图。
[0040]图17是示意性地示出在本发明的实施例1中的用于制造碳化硅半导体器件的方法的第十一步骤的横截面图。
[0041]图18是示意性地示出在本发明的实施例2中的碳化硅半导体器件的配置的横截面图。
[0042]图19是示意性地示出在本发明的实施例2中的用于制造碳化硅半导体器件的方法的一个步骤的横截面图。
【具体实施方式】
[0043]下面参考附图描述本发明的实施例。应注意的是，在下面提及的附图中，相同或者相对应的部分被给予相同的附图标记并且没有被重复地描述。关于本说明书中的晶体学指示，由O表示单独的面，并且由{}表示群面。为了指示面的负指数，在数字前面放上负号而不是在数字上面放(横条)。
[0044](实施例1)
[0045]如在图1中所示，本实施例中的开关器件101 (碳化硅半导体器件)包括外延衬底SC(碳化硅衬底)、栅极绝缘膜20、栅电极21、中间层绝缘膜30、源电极31 (第一电极)、源极布线32、以及漏电极41 (第二电极)。
[0046]外延衬底SC是由碳化硅制成。在本实施例中，外延衬底SC具有六方晶体结构，并且优选地具有4H多型体。外延衬底SC包括第一区域10、第二区域13、第三区域14、以及第四区域15。此外,外延衬底SC具有背侧表面Pl (第一表面)和第二表面P2 (与第一表面相反的第二表面)。背侧表面Pl具有平坦的形状。上表面P2形成反转台面形状，该反转台面形状具有凹陷表面BS、侧壁表面SL、以及顶表面PL (图2)。凹陷表面BS和顶表面PL与背侧表面Pl平行，并且侧壁表面SL相对于背侧表面Pl倾斜。
[0047]如在图2中所示，本实施例中的反转台面形状的凹陷表面BS具有六边形的外边缘，并且例如，具有正六边形的外边缘。提供六个侧壁表面SL以分别连接到六边形的外边缘的六个侧面。当使用具有六倍对称的六方晶体结构的碳化硅时，通过使用这样的反转台面形状，包围凹陷表面BS的侧壁表面SL能够具有在结晶性上相互等效的面取向。
[0048]第一区域10具有η型(第一导电类型)。第一区域10形成外延衬底SC的背侧表面Ρ1。第一区域10具有形成背侧表面Pl的单晶衬底11 (基层)，和被设置在其上的漂移层12。单晶衬底11具有比第三区域14高的杂质浓度。与背侧表面Pl相反的单晶衬底11的表面PS优选地具有{000-1}的面取向，并且更加优选地具有(000-1)的面取向。漂移层12具有比第三区域14低的杂质浓度。单晶衬底11具有例如5Χ IO1Vcm3的杂质浓度。漂移层12具有例如IX IOlfVcm3的杂质浓度。
[0049]第二区域13具有P型(不同于第一导电类型的第二导电类型)。第二区域13被设置在第一区域10上。第二区域13被设置有暴露第一区域10的多个通孔，并且第二区域13包括暴露部分13a(第一部分)、掩埋栅极部分13b (第二部分)、以及耦接部分13W(参见图3和图4)。暴露部分13a部分地形成外延衬底SC的上表面P2的侧壁表面SL和凹陷表面BS中的每一个。掩埋栅极部分13b与上表面P2分开。换言之，相对于上表面P2，掩埋栅极部分13b被掩埋在外延衬底SC中。耦接部分13W在暴露部分13a和掩埋栅极部分13b之间耦接。第二区域13具有例如5X IO1Vcm3的杂质浓度。
[0050]由暴露部分13a形成的上表面P2优选地包括在六方晶体结构中的{0-33-8}面和{0-11-4}面中的任何一个，并且更加优先地包括(0-33-8)面和(0-11-4)面中的任何一个。在此，在由暴露部分13a形成的上表面P2包括{0-33-8}面的情况下，由暴露部分13a形成的上表面P2可以对应于微细的{0-33-8}面和另一微细面组成的复合面。当宏观观看时，复合面优选地是{0-11-2}面，并且更加优选地是(0-11-2)面。
[0051]优选地，在平面视图中，如在图4中所示，暴露部分13a具有六边形的外边缘，并且，例如，具有正六边形的外边缘。以六边形形状延伸的掩埋栅极部分13b以多种方式包围暴露部分13a。此外，从暴露部分13a径向延伸的耦接部分13W与这些结构相互耦接。
[0052]第三区域14具有η型。第三区域14包括接触部分14Μ、连接部分14W、以及填充部分14Ja、14Jb。接触部分14W部分地形成外延衬底SC的上表面P2的侧壁表面SL，并且在上表面P2的侧壁表面SL处与第二区域13的暴露部分13a接触。连接部分14W部分地形成上表面P2，并且形成上表面P2的顶表面PL。另外，连接部分14W从接触部分14M延伸到第二区域13中的多个通孔中的每一个。填充部分14Ja和14Jb分别填充第二区域13中的多个通孔。填充部分14Ja填充被设置在暴露部分13a和掩埋栅极部分13b之间的通孔，并且填充部分14Jb填充被设置在掩埋栅极部分13b之间的通孔。第三区域14具有例如IXlO1Vcm3的杂质浓度。
[0053]第四区域15具有η型。第四区域15被设置在第二区域13的暴露部分13a上，并且通过第二区域13的暴露部分13a而与第一区域10和第三区域14中的每一个隔开。此夕卜，第四区域15部分地形成上表面P2。更加具体地，第四区域15部分地形成上表面P2的凹陷表面BS。
[0054]栅极绝缘膜20被设置在第二区域13的暴露部分13a的、在第四区域15和第三区域14的接触部分14M之间的部分上。栅极绝缘膜20由例如氧化硅制成。栅电极21被设置在栅极绝缘膜20上。中间层绝缘膜30覆盖栅电极21，并且在外延衬底SC的上表面P2的凹陷表面BS上具有接触孔CH。接触孔CH暴露第四区域15和第二区域13的暴露部分13a中的每一个。源电极31是在接触孔CH中与第四区域15和第二区域13的暴露部分13a中的每一个接触的欧姆电极。源电极31与栅电极21电绝缘。源极布线32与源电极31接触，并且通过中间层绝缘膜30与栅电极21绝缘。漏电极41是与由第一区域10的单晶衬底11形成的背侧表面Pl接触的欧姆电极。
[0055]接下来，将描述开关器件10的操作。
[0056]如在图5中所示，开关器件101具有MOS部分MS和JFET部分JT。MOS部分MS是能够通过栅电极21的电势控制使用由暴露部分13a形成的侧壁表面SL作为沟道表面的载流子的流动的MOS结构。JFET部分JT是能够通过掩埋栅极部分13b的电势控制使用填充部分14Jb作为沟道的载流子的流动的JFET结构。在本实施例中，在暴露部分13a和掩埋栅极部分13b之间的填充部分14Ja也能够用作用于JFET部分JT的沟道。这些MOS部分MS和JFET部分JT形成等效于在图6中示出的级联电路的结构。因此，开关器件101能够通过栅电极21的电势快速地开关如由图5中的箭头所指示的电流流动，并且具有低导通电阻。
[0057]接下来，将描述用于制造开关器件101的方法。
[0058]参考图7，通过η型碳化硅的外延生长，漂移层12被形成在η型单晶衬底11的表面PS上。因此，制备了第一区域10，其具有η型并且具有背侧表面Pl和与背侧表面Pl相反的表面。然而，通过P型碳化硅的外延生长，第二区域13被形成在第一区域10的与背侧表面Pl相反的表面上。例如，能够通过化学气相沉积(CVD)执行碳化娃的外延生长。[0059]参考图8，第二区域13被图案化，从而形成的第二区域13包括暴露部分13a、掩埋栅极部分13b、以及耦接部分13W(参见图4，在图8中未示出)，并且被设置有暴露第一区域10的多个通孔。例如，能够通过光刻和反应离子蚀刻(RIE)执行图案化。
[0060]参考图9，形成通过η型碳化硅的外延生长，形成覆盖第二区域13的第三区域14，以填充上述通孔中的每一个。因此，形成具有上表面Ρ2的外延衬底SC。
[0061]参考图10，掩膜层90被形成在第三区域14上，以覆盖上表面Ρ2的将用作顶表面PL(图1)的一部分。掩膜层90是由例如氧化硅制成。当使用氧化硅时，能够极大地增加相对于外延衬底SC的蚀刻选择性。
[0062]参考图11，第二区域13和第三区域14被部分地蚀刻。执行蚀刻使得第二区域13的暴露部分13a被暴露，同时第二区域13的掩埋栅极部分13b被保持为被第三区域14覆盖。此外，执行蚀刻使得由第二区域13和第三区域14形成的表面形成反转台面形状，该反转台面形状包括由暴露部分13a形成的侧壁表面SL。通过蚀刻，形成具有凹陷表面BS、侧壁表面SL、以及顶表面PL的上表面P2。
[0063]在本实施例中，通过热蚀刻执行蚀刻。因此，通过在高温下将要被蚀刻的对象暴露到蚀刻气体，来执行热蚀刻，并且基本上不具有物理蚀刻作用。通过使用热蚀刻，能够自然地形成包括{0-33-8}面或者{0-11-4}面的侧壁表面SL。
[0064]用于本实施例中的热蚀刻的工艺气体包含卤素原子。更加优选地，卤素原子是氯原子，并且在这样的情况下，工艺气体包含例如Cl2气体。替代氯原子或者除了氯原子之外，例如，工艺气体可以包含氟原子，并且在这样的情况下，工艺气体包含例如四氟化碳或者六氟化硫。优选地，除了包含卤族元素的气体外，工艺气体进一步包含了包含氧原子的气体。包含氧原子的气体是例如O2气体。应注意的是，工艺气体可以包含载体气体。例如，氮(N2)气、氩气、或者氦气能够被用作载体气体。
[0065]优选地，在热蚀刻中的热处理温度不小于700°C并且不大于1200°C。此温度的下限更加优选地是800°C，进一步优选地900°C。此温度的上限更加优选地是1100°C，进一步优选地1000°C。在这样的情况下，蚀刻速率能够是充分实际的值。当热处理温度被设定为不小于700°C并且不大于1000°C时，蚀刻SiC的速率例如大约70 μ m/hr。
[0066]进一步参考图12，去除如上所述的掩膜层90。另外，第四区域15被形成在第二区域13的暴露部分13a上，第四区域15具有η型并且通过第二区域13的暴露部分13a与第一区域10和第三区域14中的每一个隔开。例如，能够通过离子注入方法来执行第四区域15的形成。
[0067]参考图13，栅极绝缘膜20被形成在上表面P2上。例如，能够通过利用上表面P2的热氧化形成热氧化膜，来执行此形成。结果，栅极绝缘膜20被形成在形成侧壁表面SL的暴露部分13a上。随后，栅电极21被形成在栅极绝缘膜20上。
[0068]参考图14，栅电极21被图案化。由此，栅极绝缘膜20的一部分被暴露。
[0069]参考图15，中间层绝缘膜30被形成在暴露的栅极绝缘膜和栅电极21上。
[0070]参考图16，形成穿透中间层绝缘膜20和栅极绝缘膜20的接触孔CH，以暴露形成凹陷表面BS的第四区域15和暴露部分13a中的每一个。
[0071]参考图17，源电极被形成在由接触孔CH暴露的上表面P2的凹陷表面BS上。由此，形成与栅电极21电绝缘并且与暴露部分13a和第四区域15中的每一个接触的源电极31。
[0072]再次参考图1，通过将漏电极41形成在第一区域10的背侧表面Pl上，来获得开关器件101。
[0073]根据本实施例，能够通过使用一个外延衬底SC，将开关器件101配置成一个芯片。此外，能够获得低导通电阻特性和常关特性。
[0074]此外，第一区域10包括漂移层12，漂移层12具有比第三区域14的杂质浓度低的杂质浓度。因此，开关器件101能够具有增加的击穿电压。
[0075]此外，第一区域10包括单晶衬底11，单晶衬底11与漏电极41接触并且具有比第三区域14的杂质浓度高的杂质浓度。由此，能够减少在第一区域10和源电极31之间的接触。
[0076]此外，上表面P2具有反转台面形状，反转台面形状包括由第二区域13的暴露部分13a形成的侧壁表面SL。因此，能够通过选择侧壁表面SL的倾斜度来调节由第二区域13的暴露部分13a形成的上表面P2的取向。
[0077]此外，由暴露部分13a形成的上表面P2优选地包括在六方晶体结构中的{0-33-8}面和{0-11-4}面中的任何一个。因此，沿着由暴露部分13a形成的上表面P2的载流子迁移率被提高。因此，能够减少开关器件101的导通电阻。
[0078]此外，通过热蚀刻来执行用于形成侧壁表面SL蚀刻的步骤。能够暴露由第二区域13的暴露部分13a形成的平滑表面。因此，被形成在该表面上的栅极绝缘膜20具有提高的可靠性。因此，开关器件101的由绝缘栅极开关的部分能够具有提高的可靠性。
[0079]此外，当如在本实施例中将η型用作的第一导电类型时，电子被用作载流子，并且因此载流子迁移率能够被提高。然而，P型可以被用作第一导电类型。换言之，可以使用将在上面描述的配置中的“η型”和“P型”反转的配置。
[0080]虽然在本实施例中使用热蚀刻方法，但是可以使用除此之外的干蚀刻方法或者湿蚀刻方法。
[0081](实施例2)
[0082]参考图18，本实施例中的开关器件102(碳化硅半导体器件)具有外延衬底SCv (碳化硅衬底)。在外延衬底SCv中，第三区域14的连接部分14W包括具有比填充部分14Ja、14Jb的杂质浓度高的杂质浓度。
[0083]接下来，将描述用于制造开关器件102的方法。首先，执行与在实施例1中描述的制造方法中的、在图7至图9中示出的步骤相同的步骤。然后，形成低电阻率层16，如在图9中所示。由此，形成外延衬底SCv。其后，执行与实施例1中的从图10中的步骤起的步骤相同的步骤，并且由此获得开关器件(图18)。
[0084]应注意的是，除了前述之外，实施例2的配置与在上面描述的实施例1的基本上相同。因此，相同或者相对应的元件被给予相同的符号并且没有被重复地描述。
[0085]根据本实施例，连接部分14W具有低电阻。因此，能够进一步减小开关器件102的导通电阻。
[0086]在此公开的实施例在任何方面是说明性的并且是非限制性的。本发明的范围通过权利要求的范围而不是在上面描述的实施例来限定，并且旨在包括等效于权利要求的范围内的意义和范围的任何修改。[0087]附图标记列表
[0088]10:第一区域；11:单晶衬底(基层);12:漂移层；13:第二区域；13a:暴露部分；13b:掩埋栅极部分；13W:耦接部分；14:第三区域；14Ja，14Jb:填充部分；14M:接触部分；14W:连接部分；15:第四区域；16:低电阻率层；20:栅极绝缘膜；21:栅电极；30:中间层绝缘膜；31:源电极；32:源极布线；41:漏电极；90:掩膜层；101，102:开关器件(碳化硅半导体器件)；BS:凹陷表面；CH:接触孔JT JFET部分，MS =MOS部分；P1:背侧表面(第一表面)；P2:上表面(第二表面)；PL:顶表面；SC，SCv:外延衬底(碳化硅衬底)；SL:侧壁表面。
【权利要求】
1.一种碳化硅半导体器件，所述碳化硅半导体器件具有碳化硅衬底(SC)，所述碳化硅衬底(SC)具有第一表面(Pl)和与所述第一表面相反的第二表面(P2),所述碳化娃半导体器件包括: 具有第一导电类型的第一区域(10)，所述第一区域(10)被包括在所述碳化硅衬底中，并且形成所述第一表面； 具有与所述第一导电类型不同的第二导电类型的第二区域(13)，所述第二区域(13)被包括在所述碳化硅衬底中，并且被设置在所述第一区域上，所述第二区域包括形成所述第二表面的第一部分(13a)和与所述第二表面分开的第二部分(13b)，所述第二区域设置有暴露所述第一区域的多个通孔； 具有所述第一导电类型的第三区域(14)，所述第三区域(14)被包括在所述碳化硅衬底中，并且包括接触部分(14M)、连接部分(14W)以及填充部分(14Ja，14Jb)，所述接触部分(14M)在所述第二表面处与所述第二区域的所述第一部分接触，所述连接部分(14W)形成所述第二表面并且从所述接触部分延伸到所述第二区域中的所述多个通孔中的每一个，所述填充部分(14Ja，14Jb)填充所述第二区域中的所述多个通孔中的每一个； 具有所述第一导电类型的第四区域(15)，所述第四区域(15)被包括在所述碳化硅衬底中，被设置在所述第二区域的所述第一部分上，通过所述第二区域的所述第一部分，所述第四区域与所述第一区域和所述第三区域中的每一个隔开，并且所述第四区域形成所述第二表面； 栅极绝缘膜(20)，所述栅极绝缘膜(20)被设置在所述第二区域的所述第一部分的在所述第三区域的所述接触部分和所述第四区域之间的部分上； 栅电极(21)，所述栅电极(21)被设置在所述栅极绝缘膜上； 第一电极(31)，所述第一电极(31)与所述栅电极电绝缘，并且与所述第二区域的所述第一部分和所述第四区域中的每一个接触；以及 第二电极(41)，所述第二电极(41)与由所述第一区域形成的所述第一表面接触。
2.根据权利要求1所述的碳化硅半导体器件，其中，所述第一区域包括漂移层(12)，所述漂移层(12)具有比所述第三区域的杂质浓度低的杂质浓度。
3.根据权利要求1或2所述的碳化硅半导体器件，其中，所述第一区域包括基层(11)，所述基层(11)与所述第二电极接触，并且具有比所述第三区域的杂质浓度高的杂质浓度。
4.根据权利要求1至3中的任何一项所述的碳化硅半导体器件，其中，所述第二表面具有反转台面形状，所述反转台面形状包括由所述第二区域的所述第一部分形成的侧壁表面。
5.根据权利要求1至4中的任何一项所述的碳化硅半导体器件，其中，由所述第一部分形成的所述第二表面包括在六方晶体结构中的{0-33-8}面和{0-11-4}面中的任何一个。
6.根据权利要求1至5中的任何一项所述的碳化硅半导体器件，其中，所述第三区域的所述连接部分包括低电阻率层(16)，所述低电阻率层(16)具有比所述第三区域的所述填充部分的杂质浓度高的杂质浓度。
7.一种用于制造碳化硅半导体器件的方法，包括以下步骤: 制备第一区域(10)，所述第一区域(10)具有第一导电类型，并且具有第一表面(PI)和与所述第一表面相反的表面；在所述第一区域的与所述第一表面相反的表面上形成第二区域(13)，所述第二区域(13)具有与所述第一导电类型不同的第二导电类型，所述第二区域包括第一部分(13a)和第二部分(13b)，所述第二区域设置有暴露所述第一区域的多个通孔； 形成第三区域(14)，所述第三区域(14)具有所述第一导电类型，并且覆盖所述第二区域以填充所述多个通孔中的每一个； 部分地蚀刻所述第二区域和所述第三区域，使得在所述第二区域的所述第二部分保持被所述第三区域覆盖的情况下暴露出所述第二区域的所述第一部分，并且使得由所述第二区域和所述第三区域形成的表面形成反转台面形状，所述反转台面形状包括由所述第二区域的所述第一部分形成的侧壁表面； 在所述蚀刻步骤之后，在所述第二区域的所述第一部分上形成第四区域(15)，所述第四区域(15)具有所述第一导电类型，并且通过所述第二区域的所述第一部分，所述第四区域与所述第一区域和所述第三区域中的每一个隔开； 在形成所述反转台面形状的所述侧壁表面的所述第二区域的所述第一部分上，形成栅极绝缘膜(20)； 在所述栅极绝缘膜上形成栅电极(21)； 形成第一电极(31)，所述第一电极(31)与所述栅电极电绝缘，并且与所述第二区域的所述第一部分和所 述第四区域中的每一个接触；并且 在所述第一区域的所述第一表面上形成第二电极(41)。
8.根据权利要求7所述的用于制造碳化硅半导体器件的方法，其中，通过热蚀刻执行所述蚀刻步骤。
【文档编号】H01L29/808GK103907193SQ201280053367
【公开日】2014年7月2日 申请日期:2012年10月11日 优先权日:2011年12月2日
【发明者】林秀树, 增田健良 申请人:住友电气工业株式会社