制造半导体器件的方法
【专利摘要】一种制造半导体器件的方法，包括：制备由碳化硅制成的且具有形成的n型区域(14、17)的衬底，使该衬底包括一个主表面(10A)的步骤；在包括主表面的区域中形成p型区域(15、16)的步骤；通过在不小于1250℃的温度下加热其中形成有p型区域(15、16)的衬底，由此从n型区域(14、17)跨p型区域(15、16)在主表面上形成氧化物膜(20)的步骤；去除该氧化物膜(20)以暴露主表面的至少一部分的步骤；和在通过去除氧化物膜(20)暴露的主表面上并与之相接触地形成肖特基电极(50)的步骤。
【专利说明】制造半导体器件的方法
【技术领域】
[0001]本发明涉及一种制造半导体器件的方法，尤其涉及一种制造能够实现改善的击穿电压特性的半导体器件的方法。
【背景技术】
[0002]诸如肖特基势垒二极管(SBD)和结势垒肖特基二极管(JBS)的半导体器件具有肖特基电极形成在衬底上的结构。为了改善SBD和JBS的击穿电压特性，需要确保衬底和肖特基电极之间的良好的接触状态。由于这个原因，已经提议在其上将要形成肖特基电极的衬底表面上预先形成氧化物膜，并且在通过去除氧化物膜得到的洁净衬底表面上形成肖特基电极(例如，参见日本专利特开N0.9-246573 (PTLl))。
[0003]引用列表
[0004]专利文献
[0005]PTLl:日本专利特开 N0.9-246573
【发明内容】
[0006]技术问题
[0007]为了进一步改善SBD和JBS的击穿电压特性，需要能够进一步增强衬底和肖特基电极之间接触状态的制造方法。
[0008]鉴于上述问题提出了本发明，并且本发明的目的在于提供一种制造能够实现改善的击穿电压特性的半导体器件的方法。
[0009]问题的解决方案
[0010]本发明的制造半导体器件的方法包括以下步骤:制备衬底，该由碳化硅制成并且具有被形成为包括一个主表面的第一导电类型区域；在包括该主表面的区域中形成第二导电类型区域；通过在1250°C或者更大的温度下加热其中形成有第二导电类型区域的衬底，跨第一导电类型区域和第二导电类型区域地在主表面上形成氧化物膜；去除氧化物膜以暴露主表面的至少一部分；以及形成与已经通过去除氧化物膜而被暴露的主表面接触的肖特基电极。
[0011]本发明人对改善半导体器件的击穿电压特性的手段进行了详细的研究，并且基于以下发现获得了本发明。
[0012]本发明人发现，在制造半导体器件的方法中当通过加热衬底来形成氧化物膜时，在第一导电类型区域和第二导电类型区域之间形成氧化物膜的不同速率会使在通过去除氧化物膜而被暴露的衬底的主表面或者衬底与氧化物膜之间的界面的粗糙度增加。本发明人还发现，如果通过在1250°C或者更大的温度下加热衬底来形成氧化物膜，则形成氧化物膜的速率能够较不依赖于导电类型，从而降低粗糙度，以获得本发明。
[0013]在根据本发明的制造半导体器件的方法中，在形成氧化物膜的步骤中，在1250°C或者更大的温度下加热衬底。因此，形成氧化物膜的速率能够较不依赖于导电类型，以形成抑制膜厚度变化的氧化物膜。因此，能够降低通过去除氧化物膜暴露的衬底的主表面的表面粗糙度，以在衬底和在衬底的主表面上形成的肖特基电极之间得到良好的接触状态。因此，根据本发明的制造半导体器件的方法，通过在衬底和肖特基电极之间得到良好的接触状态，可以提供能够实现改善的击穿电压特性的半导体器件的制造方法。
[0014]在制造半导体器件的方法中，在形成氧化物膜的步骤中，通过在1300°C或者更大的温度下加热衬底，在主表面上形成氧化物膜。如此，能够更有效地抑制形成的氧化物膜的膜厚度的变化。
[0015]在制造半导体器件的方法中，在去除氧化物膜的步骤中，可以去除氧化物膜以暴露主表面的一部分。在形成肖特基电极的步骤中，肖特基电极可以被形成为与已经通过去除氧化物膜而被暴露的主表面接触并且与氧化物膜接触。
[0016]如此，剩余的氧化物膜可以起到电场缓和FP (场板)的作用，以进一步改善半导体器件的击穿电压特性。此外，在通过加热衬底形成氧化物膜的步骤之后，能够执行在该氧化物膜上进一步沉积氧化物膜的步骤。在去除氧化物膜的步骤中，可以去除通过加热衬底形成的氧化物膜和在该氧化物膜上沉积的氧化物膜以暴露衬底的主表面的一部分。如此，能够留下具有更大厚度的氧化物膜，以进一步改善作为电场缓和FP的氧化物膜的作用。
[0017]在去除氧化物膜的步骤之前，用于制造半导体器件的方法可以进一步包括在含氮的气氛中加热其上形成有氧化物膜的衬底的步骤。
[0018]如此，能够减少包括在氧化物膜和形成衬底的碳化硅之间的界面的区域的界面态，以进一步改善半导体器件的击穿电压特性。
[0019]在制造半导体器件的方法中，在形成氧化物膜的步骤中，可以形成具有0.Ιμπι或者更大的厚度的氧化物膜。如此，可以将氧化物膜的厚度设定在实际上适当的范围内。
[0020]在制造半导体器件的方法中，在去除氧化物膜的步骤中，可以去除氧化物膜以暴露整个主表面。如此，可以容易地制造不具有充当电场缓和FP的氧化物膜的半导体器件。
[0021]在制造半导体器件的方法中，在形成肖特基电极的步骤中，可以形成包括从由T1、W、Mo、N1、Ta、Al和Au组成的组中选择的至少一种的肖特基电极。
[0022]如此，可以使用能够与衬底进行肖特基接触的各种金属作为形成肖特基电极的金属。
[0023]发明的有利效果
[0024]从上面的描述清楚的，根据本发明的制造半导体器件的方法，可以提供能够实现改善的击穿电压特性的半导体器件的制造方法。
【专利附图】
【附图说明】
[0025]图1是示意性示出制造JBS的方法的流程图。
[0026]图2是示出制造JBS的方法的示意截面图。
[0027]图3是示出制造JBS的方法的示意截面图。
[0028]图4是示出制造JBS的方法的示意截面图。
[0029]图5是示出制造JBS的方法的示意截面图。
[0030]图6是示出制造JBS的方法的示意截面图。
[0031]图7是示出制造JBS的方法的示意截面图。[0032]图8是示出制造JBS的方法的示意截面图。
[0033]图9是示出根据第二实施例的制造JBS的方法的示意截面图。
[0034]图10是示出根据第二实施例的制造JBS的方法的示意截面图。
[0035]图11是示出根据第二实施例的制造JBS的方法的示意截面图。
[0036]图12示出了加热温度对氧化物膜的膜厚度的平均变化的影响。
【具体实施方式】
[0037]下面将参考附图描述本发明的实施例。在下面的附图中使用相同的附图标记来识别相同或者相应的特征，并且将不再重复它们的描述。
[0038](第一实施例)
[0039]首先，参考图1至8，描述了根据作为本发明一个实施例的第一实施例的半导体器件的制造方法。参考图1，首先，作为步骤(SlO)，执行衬底制备步骤。在该步骤(SlO)中，执行下面描述的步骤(Sll)和(S12)以制备由碳化硅制成的衬底10。
[0040]首先，作为步骤(Sll)，执行基底衬底制备步骤。在该步骤(Sll)中，参考图2，例如，将由4H-SiC制成的晶锭(未示出)切成片，以制备由碳化硅制成的并且具有η导电类型的基底衬底11。
[0041]接下来，作为步骤(S12)，执行外延生长层形成步骤。在该步骤(S12)中，参考图2，首先，通过在基底衬底11的主表面IlA上外延生长形成具有η导电类型的电场停止层12。之后，通过在电场停止层12的与基底衬底11相反的主表面上外延生长类似地形成具有η导电类型的半导体层13。如此，制备了具有主表面IOA的并且由衬底11、电场停止层12和半导体层13形成的衬底10。
[0042]接下来，作为步骤(S20)，执行离子注入步骤。在该步骤(S20)中，参考图3，首先，例如，将Al (铝)离子注入到半导体层13中，如图中用箭头所示，以形成具有P导电类型的P区15。之后，例如，将Al离子注入到半导体层13的比P区15更靠近外边缘的区域中，以形成具有P导电类型的保护环区16。之后，例如，将P (磷)离子注入到比保护环区16更靠近外边缘的半导体层13的区域中，以形成具有η导电类型的场停止区17。如此，在包括衬底10主表面IOA的区域中形成了作为P型(第二导电类型)区域的P区15和保护环区16，和作为η型(第一导电类型)区域的场停止区17。换句话说，在包括衬底10主表面IOA的区域中形成了 P区15、包围P区15的保护环区16、以及包围P区15和保护环区16的场停止区17。半导体层13中的其中没有形成P区15、保护环区16或场停止区17的区域是漂移区14，其与场停止区17 —起形成η型区域。在该步骤(S20)中，例如，在衬底10的主表面IOA上形成由SiO2 (二氧化硅)制成的掩膜之后可以执行离子注入，以在半导体层13中的期望位置形成杂质区域，如图3所示。
[0043]接下来，作为步骤(S30)，执行活化退火步骤。在该步骤(S30)中，例如，使衬底10在1700°C的温度下加热30分钟，以激活在步骤(S20)中引入的杂质。如此，在已经引入了杂质的区域中会产生所需的载流子。
[0044]接下来，作为步骤(S40)，执行氧化物膜形成步骤。在该步骤(S40)中，参考图4，例如，形成由SiO2 (二氧化硅)制成的氧化物膜20，以覆盖衬底10的主表面10A。具体地，在包含氧的气氛中在1250°C的温度下加热衬底10，以跨作为η型区域的漂移区14和场停止区17以及作为P型区域的P区15和保护环区16在主表面IOA上形成氧化物膜20。
[0045]接下来，作为步骤(S50)，执行氮化处理步骤。在该步骤(S50)中，例如，在包含包括氮原子的气体、诸如NO (—氧化氮),NO2 ( 二氧化氮)或者N2O ( —氧化二氮)的气氛中加热衬底10，以将氮原子引入到包括氧化物膜20和形成衬底10的碳化硅之间的界面的区域中。虽然该步骤(S50)不是本发明的制造半导体器件的方法的必要步骤，但是如果执行该步骤，就能够减少包括氧化物膜20和形成衬底10的碳化硅之间的界面的区域的界面态，以进一步改善JBSl的击穿电压特性。在完成引入氮原子之后，例如，可以通过CVD(化学气相沉积)在氧化物膜20上进一步沉积SiO2 (二氧化硅)。虽然这不是本发明的制造半导体器件的方法的必要步骤，但是如果执行该步骤，可以形成具有更大厚度的氧化物膜20。
[0046]接下来，作为步骤(S60)，执行欧姆电极形成步骤。在该步骤(S60)中，参考图5，首先，例如，在基底衬底11的与主表面IlA相反的主表面IlB上，通过溅射形成由Ni制成的金属膜(未示出)。之后，例如，在1000°C下加热金属膜，以使金属膜的至少一部分硅化。如此，形成电连接到基底衬底11的欧姆电极30。
[0047]接下来，作为步骤(S70)，执行焊盘电极形成步骤。在该步骤(S70)中，参考图5，例如,通过蒸发,在欧姆电极30上形成由诸如NiAu和TiAu的导体制成的焊盘电极40。
[0048]接下来，作为步骤(S80)，执行氧化物膜去除步骤。在该步骤(S80)中，去除氧化物膜20以暴露衬底10的主表面IOA的一部分。具体地，例如，通过诸如RIE (反应离子蚀刻)的干法蚀刻和用氢氟酸的湿法蚀刻，去除氧化物膜20以暴露漂移区14的一部分和P区15，如图6所示。如果在已经通过如上所述的步骤(S40)中的热氧化形成的氧化物膜20上进一步沉积SiO2 ( 二氧化硅)，则在该步骤(S80)中，去除通过热氧化形成的氧化物膜20和在氧化物膜20上沉积的SiO2 ( 二氧化硅)，以暴露衬底10的主表面IOA的一部分。
[0049]接下来，作为步骤(S90)，执行肖特基电极形成步骤。在该步骤(S90)中，参考图7，形成肖特基电极50，使其与已经通过在步骤(S80)中去除氧化物膜20暴露的衬底10的主表面IOA接触并且与氧化物膜20接触。具体地，首先，例如，通过溅射在主表面IOA和氧化物膜20上形成由Ti或者TiAl制成的金属膜(未示出)。之后，例如，在500°C的温度下加热金属膜，以使金属膜的至少一部分硅化，以形成与主表面IOA接触的、跨氧化物膜20中的一个和另一氧化物膜20且接触部分介于其间的、厚度为0.1 μ m或者更大的肖特基电极50。
[0050]在该步骤(S90)中，可以形成包括从由T1、W、Mo、N1、Ta、Al和Au构成的组中选择的至少一种金属的肖特基电极50，或者可以形成由从以上金属的组中选择的一种金属制成的肖特基电极50。替代地，可以形成由从以上金属的组中选择的两种或者多种金属的合金、诸如TiW或者TiTa制成的肖特基电极50。替代地，可以形成具有一个层叠在另一个之上的、由以上金属的组中选择的一种金属制成的金属膜和由另一金属制成的金属膜的肖特基电极50。再替代地，可以形成由从以上金属的组中选择的一种金属的氮化物、诸如TiN制成的肖特基电极50。如此，可以使用能够与衬底10肖特基接触的各种类型的材料作为肖特基电极50的材料。
[0051]接下来，作为步骤(S100)，执行布线形成步骤。在该步骤(S100)中，参考图8，例如，通过蒸发形成由诸如Al的导体制成的布线60,以包围肖特基电极50。
[0052]接下来，作为步骤(SllO)，执行钝化膜形成步骤。在该步骤(SllO)中，参考图8，例如，通过CVD在氧化物膜20和布线60上形成由SiO2 ( 二氧化硅)制成的钝化膜70。通过执行步骤(SlO)至(SllO)，制造了 JBS1，并且完成了根据该实施例的制造半导体器件的方法。
[0053]如上所述，在根据该实施例的制造半导体器件的方法中，在步骤(S40)中在1250°C或者更高温度下加热衬底10。因此，氧化物膜20的形成速率能够较不依赖于导电类型，以形成具有抑制的膜厚度变化的氧化物膜20。因此，可以降低由去除氧化物膜20暴露的衬底10的主表面IOA的表面粗糙度，以获得在衬底10与形成在衬底10的主表面IOA上的肖特基电极50之间的良好的接触状态。根据该实施例的制造半导体器件的方法，因此，通过获得在衬底10和肖特基电极50之间的良好的接触状态，可以制造具有改善的击穿电压特性的JBSl。
[0054]此外，在根据该实施例的制造半导体器件的方法中，去除氧化物膜20以暴露衬底10的主表面IOA的一部分，并且形成肖特基电极50以与通过去除氧化物膜20暴露的主表面10接触并且与剩余的氧化物膜20接触。即，剩余的氧化物膜20能够充当电场缓和FP (场板)，以避免电场集中在肖特基电极50的相对端部，从而进一步改善JBSl的击穿电压特性。而且，在根据该实施例的制造半导体器件的方法中，氧化物膜20是通过如上所述在1250°C或者更高加热衬底10形成的。如此，可以降低衬底10和氧化物膜20之间的界面的粗糙度，以进一步改善作为电场缓和FP的氧化物膜20的作用。如果在已经通过步骤(S40)中的热氧化形成的氧化物膜20上进一步沉积SiO2 (二氧化硅)，并且如果在该步骤(S80)中去除通过热氧化形成的氧化物膜20和在氧化物膜20上沉积的SiO2 ( 二氧化硅)，如上所述，则可以留下具有更大厚度的氧化物膜20，以进一步改善作为电场缓和FP的氧化物膜20的作用。
[0055]在根据该实施例的制造半导体器件的方法中，在步骤(S40)中，可以形成厚度为
0.1 μ m或者更大的氧化物膜。优选将氧化物膜20的厚度设定在这种实际上适当的范围内，即，在避免击穿氧化物膜20所需的范围内。
[0056](第二实施例)
[0057]接下来，将描述作为本发明另一实施例的根据第二实施例的制造半导体器件的方法。与关于根据第一实施例的半导体器件的如上所述的方法类似，基本上实现了根据该实施例的制造半导体器件的方法，并且提供了类似的效果。然而，根据该实施例的制造半导体器件的方法与根据第一实施例的制造半导体器件的方法不同之处在于，在氧化物膜去除步骤中去除氧化物膜以暴露衬底的整个表面。
[0058]将描述根据该实施例的制造半导体器件的方法。参考图1，首先，与第一实施例类似，执行步骤(Sio)至(S70)。在该实施例中省略了步骤(S50)。
[0059]接下来，作为步骤(S80)，执行氧化物膜去除步骤。在该步骤(S80)中，参考图9，去除氧化物膜20以暴露衬底10的整个主表面10A。
[0060]接下来，作为步骤(S90)，执行肖特基电极形成步骤。在该步骤(S90)中，参考图10，与第一实施例类似地形成肖特基电极50以与在步骤(S80)中已经通过去除氧化物膜20暴露的主表面IOA接触。
[0061]接下来，作为步骤(S100)，执行布线形成步骤。在该步骤(S100)中，参考图11，与第一实施例类似形成布线60以包围肖特基电极50。[0062]接下来，作为步骤(SllO)，执行钝化膜形成步骤。在该步骤(SllO)中，参考图11，在衬底10的主表面IOA和布线60上形成钝化膜70。通过执行步骤(SlO)至(SllO)，制造了 JBS2，并且完成了根据该实施例的制造半导体器件的方法。
[0063]如上所述，在根据本发明的第一和第二实施例的制造半导体器件的方法中，在步骤(S40)中在1250°C或者更大的温度下加热衬底10。因此，氧化物膜20的形成速率可以较不依赖于导电类型，以形成具有抑制的膜厚度变化的氧化物膜20。因此，可以降低通过去除氧化物膜20暴露的衬底10的主表面IOA的表面粗糙度，以在衬底10与在衬底10的主表面IOA上形成的肖特基电极50之间获得良好的接触状态。因此，根据本发明的第一和第二实施例的制造半导体器件的方法，通过在衬底10和肖特基电极50之间获得良好的接触状态，可以制造具有改善的击穿电压特性的JBSl。
[0064]在根据本发明的第一和第二实施例的制造半导体器件的方法中，在步骤(S40)中，可以通过在1300°C或者更大的温度下加热衬底10而在衬底10的主表面IOA上形成氧化物膜20。如此，能够更有效地抑制氧化物膜20的膜厚度的变化。结果，可以进一步增强衬底10和肖特基电极50之间的接触，以进一步改善JBSl和2的击穿电压特性。
[0065]虽然根据本发明的第一和第二实施例的制造半导体器件的方法仅涉及在包括与肖特基电极50接触的主表面IOA的区域中形成P区15的JBS，但是制造半导体器件的方法不限制于此。即，可以使用本发明的制造半导体器件的方法制造没有形成P区15的SBD。如此，可以降低在氧化物膜20和衬底10之间的界面的粗糙度，以制造具有改善特性的作为电场缓和FP的氧化物膜20的SBD。
[0066]例I
[0067]进行实验来确认在制造半导体器件的方法中，关于氧化物膜的膜厚度变化的本发明效果。具体地，首先，制备被形成为包括一个主表面的、(氮)浓度为8XlO15CnT3的η型区域的衬底。接下来，分别以5X1017cm_3、5X1018cm_3和5X 1019cm_3的浓度将Al离子注入到包括衬底的主表面的区域中，以形成P型区域。接下来，分别在1200°C、1250°C和1300°C的温度下加热衬底，以跨η型区域和P型区域在主表面上形成氧化物膜。分别确认在上述加热温度下形成的氧化物膜的厚度，以检查加热温度由于氧化物膜的形成速率对导电类型的依赖性而对氧化物膜的膜厚度的平均变化的影响。
[0068]参考图12描述实验结果。图12示出了加热温度对氧化物膜的膜厚度变化的影响。在图12中，横坐标表示衬底的加热温度(°c )，左边的纵坐标表示氧化物膜的厚度(Α)，右边的纵坐标表示氧化物膜的膜厚度的平均变化(％)。在此使用的平均变化是指氧化物膜的膜厚度的标准偏差(σ)。
[0069]正如图12清楚示出的，当在1250°C或者更大的温度下加热衬底时，氧化物膜的膜厚度的平均变化小于在1200°C下加热衬底时的氧化物膜的膜厚度的平均变化。因此确认，在本发明的制造半导体器件的方法中，通过将形成氧化物膜时的衬底的加热温度设定为1250°C或者更大，优选设定为1300°C或者更大，能够抑制形成的氧化物膜的膜厚度的变化。
[0070]应该理解，在此公开的实施例和实例在每个方面都是示例性的并且是非限制性的。本发明的范围由权利要求项而不是以上描述来限定，并且意指包括在等效于权利要求项的范围和意义内的任何修改。
[0071]工业适用性[0072]本发明的制造半导体器件的方法特别有利地适用于制造实现改善的击穿电压特性所需的半导体器件的方法。
[0073]参考符号列表
[0074]IJBS ; 10衬底；11基底衬底；10A、11A、11B主表面；12电场停止层；13半导体层；14漂移区；15p区；16保护环区；17场停止层；20氧化物膜；30欧姆电极；40焊盘电极；50肖特基电极；60布线；70钝化膜。
【权利要求】
1.一种制造半导体器件的方法，包括以下步骤: 制备衬底(10)，所述衬底(10)由碳化硅制成并且具有被形成为包括一个主表面(IOA)的第一导电类型区域(14、17)； 在包括所述主表面(IOA)的区域中形成第二导电类型区域(15、16)； 通过在1250°C或者更高的温度下加热其中形成有所述第二导电类型区域(15、16)的所述衬底(10)，跨所述第一导电类型区域(14、17)和所述第二导电类型区域(15、16)、在所述主表面(IOA)上形成氧化物膜(20)； 去除所述氧化物膜(20)以暴露所述主表面(IOA)的至少一部分；以及 形成肖特基电极(50)，所述肖特基电极(50)与已经通过去除所述氧化物膜(20)暴露的所述主表面(IOA)接触。
2.根据权利要求1所述的制造半导体器件的方法，其中 在形成氧化物膜(20)的所述步骤中，通过在1300°C或者更高的温度下加热所述衬底(10)，在所述主表面(IOA)上形成所述氧化物膜(20)。
3.根据权利要求1或2所述的制造半导体器件的方法，其中 在去除所述氧化物膜(20)的所述步骤中，去除所述氧化物膜(20)以暴露所述主表面(IOA)的一部分,并且 在形成肖特基电极(50)的所述步骤中，所述肖特基电极(50)被形成为与已经通过去除所述氧化物膜(20)暴露的所述主表面(IOA)接触并且与所述氧化物膜(20)接触。
4.根据权利要求3所述的制造半导体器件的方法，在去除所述氧化物膜(20)的所述步骤之前，进一步包括在含氮的气氛中加热其上形成有所述氧化物膜(20)的所述衬底(10)的步骤。
5.根据权利要求3或4所述的制造半导体器件的方法，其中 在形成氧化物膜(20)的所述步骤中，形成具有0.1 μ m或者更大的厚度的所述氧化物膜(20)。
6.根据权利要求1或2所述的制造半导体器件的方法，其中 在去除所述氧化物膜(20)的所述步骤中，去除所述氧化物膜(20)以暴露整个所述主表面(IOA) ο
7.根据权利要求1到6中的任何一项所述的制造半导体器件的方法，其中 在形成肖特基电极(50)的所述步骤中，形成包括从由T1、W、Mo、N1、Ta、Al和Au组成的组中选择的至少一种的所述肖特基电极(50)。
【文档编号】H01L21/329GK103918081SQ201280054480
【公开日】2014年7月9日 申请日期:2012年10月29日 优先权日:2011年12月7日
【发明者】和田圭司, 增田健良 申请人:住友电气工业株式会社