半导体器件及其制造方法
【专利摘要】本申请提供了一种半导体器件及其制造方法。该半导体器件包括衬底及栅极结构，其中，该栅极结构具有功函数变化层，上述功函数变化层包括：第一功函数材料部，横向间隔地设置在所述功函数变化层中；以及设置在上述横向间隔设置的第一功函数材料部之间的第二功函数材料部。通过不同功函数材料或者不同沉积厚度的调控，使得栅极结构的中心区域与边缘区域具有不同的功函数，进而使得半导体器件中的栅极具有足够的电控能力，改善半导体器件的短沟道效应。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本申请涉及半导体及半导体制造工艺领域，尤其涉及金属氧化层半导体场效晶体管(MOSFET)及其制造工艺。
【背景技术】
[0002]随着MOSFTE器件的逐渐减小，尤其是MOSFTE器件中栅电极尺寸的逐渐减小，一些新的问题随之而来。在这些问题中受到人们广泛关注的是短沟道效应。短沟道所产生的不良影响如下:
[0003]( I)影响阈值电压的短沟、窄沟效应
[0004]沟道长度减小到一定程度后，源、漏结的耗尽区在整个沟道中所占的比重增大，栅下面的硅表面形成反型层所需的电荷量减小，因而阈值电压减小。同时衬底内耗尽区沿沟道宽度侧向展宽部分的电荷使阈值电压增加。当沟道宽度减小到与耗尽层宽度同一量级时，阈值电压增加变得十分显著。短沟道器件阈值电压对沟道长度的变化非常敏感。
[0005](2)迁移率场相关效应及载流子速度饱和效应
[0006]低场下迁移率是常数，载流子速度随电场线性增加。高场下迁移率下降，载流子速度达到饱和，不再与电场有关。速度饱和对器件的影响一个是使漏端饱和电流大大降低，另一个是使饱和电流与栅压的关系不再是长沟道器件中的近平方关系，而是线性关系。
[0007](3)影响器件寿命的热载流子效应
[0008]器件尺寸进入深亚微米沟长范围，器件内部的电场强度随器件尺寸的减小而增强，特别在漏结附近存在强电场，载流子在这一强电场中获得较高的能量，成为热载流子。热载流子在两个方面影响器件性能:I)越过S1-SiO2势垒，注入到氧化层中，不断积累，改变阈值电压，影响器件寿命；2)在漏结附近的耗尽区中与晶格碰撞产生电子空穴对，对NMOS管，碰撞产生的电子形成附加的漏电流，空穴则被衬底收集，形成衬底电流，使总电流成为饱和漏电流与衬底电流之和。衬底电流越大，说明沟道中发生的碰撞次数越多，相应的热载流子效应越严重。热载流子效应是限制器件最高工作电压的基本因素之一。
[0009](4)亚阈特性退化，器件夹不断
[0010]亚阈区泄漏电流使MOSFET器件关态特性变差，静态功耗变大。在动态电路和存储单元中，它还可能导致逻辑状态发生混乱。因而由短沟道引起的漏感应势垒降低(DIBL)效应成为决定短沟道MOS器件尺寸极限的一个基本物理效应。
[0011]鉴于短沟道效应产生的不良影响，如何改善短沟道效应成为人们一直以来都在探讨的问题。在金属_氧化层-半导体-场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor, MOSFET)制造领域中，人们曾尝试通过在半导体器件中设置无掺杂、较薄的通道来降低短沟道效应对器件性能的影响。但随着这一技术的应用，人们却发现采用这种无掺杂、较薄的通道结构虽然能够降低短沟道效应的影响，但对MOSFET器件的其他性能也带来了不利影响。因此，半导体器件的短沟道、连接等一系列问题，已经成为妨碍MOSFET器件尺寸进一步缩小的瓶颈问题。
【发明内容】
[0012]本申请提供了一种半导体器件，包括衬底及栅极结构，并且栅极结构具有功函数变化层，该功函数变化层包括:第一功函数材料部，横向间隔地设置在所述功函数变化层中；以及设置在横向间隔设置的第一功函数材料部之间的第二功函数材料部。
[0013]本申请还提供了一种半导体器件的制造方法，该方法包括:步骤SI，在衬底上依次沉积栅介电层、第一功函数材料层、多晶硅层及硬掩膜层；步骤S2，图案化该硬掩膜层，并在图案化的硬掩膜侧壁上形成伪侧壁层；步骤S3，刻蚀形成伪栅结构，并在伪栅结构的侧壁上形成侧壁层；步骤S4，沉积层间绝缘介电层，并进行平坦化处理；步骤S5，去除伪栅中的硬掩膜层、部分多晶硅层以及第一功函数材料层；步骤S6，回刻层间绝缘介电层，并去除伪侧壁层及剩余多晶硅层，形成第一功函数材料部；步骤S7，沉积第二功函数材料，形成第二功函数材料部以及步骤S8，沉积栅电极材料形成半导体器件。
[0014]通过本申请提供的半导体器件及其制备方法，得到了一种栅极结构中具有功函数变化层的半导体器件。通过不同功函数材料或不同沉积厚度的调控，使得栅极结构的中心区域与边缘区域具有不同的功函数，进而使得半导体器件中的栅极具有足够的电控能力，改善半导体器件的短沟道效应。
【专利附图】
【附图说明】
[0015]图1-3示出了本申请提供的【具体实施方式】的半导体器件横截面示意图；
[0016]图4示出了本申请提供的半导体器件制造方法的流程示意图；
[0017]图5-12示出了本申请提供的半导体器件制备方法不同步骤中半导体器件的横截面图。
【具体实施方式】
[0018]下面将结合本申请实施例，对本申请的技术方案进行详细的说明，但如下实施例仅是用以理解本申请，而不能限制本申请，本申请中的实施例及实施例中的特征可以相互组合，本申请可以由权利要求限定和覆盖的多种不同方式实施。
[0019]本申请所指的“功函数变化层”是指该结构使得栅极结构沿栅极内壁的横向方向具有可变的功函数，这样的结构在本申请中被称之为功函数变化层。本申请所谓的“横向”是指垂直于半导体器件中各部件向上叠加方向的方向，换而言之，该“横向”是指平行于衬底延伸方向的方向。
[0020]图1示出了本申请提供的【具体实施方式】中的半导体器件横截面示意图。该半导体器件包括衬底100，栅介电层110，TiN阻挡层120 (可选)，侧壁层130，功函数变化层140以及栅电极150。功函数变化层140设置在栅极结构内壁底部，包括:第一功函数材料部142，间隔地设置在功函数变化层140中；第二功函数材料部144，设置在第一功函数材料部142之间。其中，第一功函数材料部142具有高度H1，第二功函数材料部144具有高度H2。当形成第一功函数材料部的第一功函数材料与形成第二功函数材料部的第二功函数材料相同时，H1>H2或者H1〈H2。通过控制第一功函数材料部以及第二功函数材料部的高度，从而实现功函数变化层在栅极结构的横向或纵向方向上具有不同的功函数；当形成第一功函数材料部的第一功函数材料与形成第二功函数材料部的第二功函数材料不相同时，Hl 3H2或者Hl SH2。在这种功函数变化层结构中，由于第一功函数材料与第二功函数材料之间具有不同的功函数，因此栅极结构在横向方向上可具有不同的功函数。进一步地，通过调节Hl和H2的高度，使得第一功函数材料部142与第二功函数材料部144具有不同的高度，也可使得栅极结构在横向方向上具有不同的功函数。
[0021]图2示出了本申请提供的另一【具体实施方式】中的半导体器件横截面示意图。与图1所示不同的是，第二功函数材料部144靠近第一功函数材料部142的部分向外延伸，覆盖至少部分第一功函数材料部142的上表面。在这种功函数变化层结构中，形成第一功函数材料部的第一功函数材料与形成第二功函数材料部的第二功函数材料可以相同也可以不相同，Hl 3H2或者Hl SH2。由于第一功函数材料与第二功函数材料之间具有不同的功函数，而且覆盖有第二功函数材料的第一功函数材料部与未覆盖第二功函数材料的第一功函数材料部之间、覆盖有第二功函数材料的第一功函数材料部与第二功函数材料部之间以及未覆盖第二功函数材料的第一功函数材料部与第二功函数材料部之间具有不同的功函数，因此栅极结构在横向方向上具有不同的功函数。
[0022]图3示出了本申请提供的另一【具体实施方式】中的半导体器件横截面示意图。与图2所示不同的是，第二功函数材料部144靠近第一功函数材料部142的部分向外延伸，覆盖全部第一功函数材料部142的上表面，并沿栅极结构的侧壁向上延伸。在这种功函数变化层结构中，由于第一功函数材料与第二功函数材料之间具有不同的功函数，而且覆盖有第二功函数材料的栅极侧壁与覆盖有第二功函数材料的第一功函数材料部之间、覆盖有第二功函数材料的第一功函数材料部与第二功函数材料部之间具有不同的功函数，因此栅电极在横向方向上具有不同的功函数。
[0023]在上述结构中，第一功函数材料部142和第二功函数材料部144分别由第一功函数材料和第二功函数材料形成。第一功函数材料和第二功函数材料可以是掺杂剂，或者更具体的说，是补偿掺杂剂(counter-dopant)，常用的掺杂剂包括但不限于:含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，或者是Ni，Pt，Pd。通常而言，凡是第III族(即P型)和第V族(即N型)的掺杂剂均可以应用到本申请中。第一功函数材料与第二功函数材料可以相同，也可以不同。如果第一功函数材料与第二功函数材料相同，则Hl与H2不同，通过第一功函数材料部与第二功函数材料部高度的不同，调节栅极结构的横向功函数；如果第一功函数材料与第二功函数材料不同，则Hl与H2可以相同也可以不同，通过材料和/或高度的调控，使得上述栅极结构的中心区域与边缘区域具有不同的功函数，进而使得半导体器件中的栅极具有足够的电控能力，改善半导体器件，例如MOSFET器件的短沟道效应。
[0024]本申请中提供的半导体器件衬底100可以是硅衬底，也可以具有掺杂区域，例如P井和N井区域；衬底100还可以包括SOI (semiconductor-on-1nsulator)结构，或者具有介电层等结构，其他本领域人员能够想到的适用结构都在本申请保护的范围内。在衬底上还包括多个绝缘沟槽结构(STI)以隔离半导体上的多个有源区。STI的形成步骤包括:在衬底上刻蚀沟槽，用SiO2或Si3N4等材料填充沟槽，最终形成STI结构。这种形成STI结构的方法及填充材料均为现有技术，在此不再赘述。
[0025]本申请中提供的栅介电层110可以选自二氧化硅、氮化硅、高K介电材料或者其他适合的材料；高1(介电材料可以是 LaO，A10, ZrO, TiO, Ta2O5, Y2O3, SrTiO3, BaTiO3, BaZrO,Hf3ZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, Al2O3, Si3N4 以及其他适合的材料。形成栅介电层的方法包括原子层沉积、化学气相沉积、物理气相沉积、热氧化、UV-臭氧氧化(UV-ozone oxidation)或上述方法的结合。
[0026]本申请提供的栅电极150可以是金属、金属合金、金属氮化物或金属硅化物、多晶硅，以及其他适合的材料。形成栅电极的方法包括原子层沉积、化学气相沉积，物理气相沉积或上述方法的结合等常规方法，上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
[0027]本申请提供的侧壁层130可以是一些介电材料，优选采用一些低介电常数的介电材料，例如，介电常数小于4的介电材料。形成侧壁层的方法包括化学气相沉积，物理气相沉积或上述方法的结合，上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
[0028]图4示出了本申请提供的半导体器件制造方法的流程示意图。先进行步骤SI，在衬底上依次沉积栅介电层、第一功函数材料层、多晶硅层及硬掩膜层；然后进行步骤S2，图案化该硬掩膜层，并在图案化的硬掩膜侧壁上形成伪侧壁层；随后进行步骤S3，刻蚀形成伪栅结构，并在伪栅结构的侧壁上形成侧壁层；然后进行步骤S4，沉积层间绝缘介电层，并进行平坦化处理；然后进行步骤S5，去除伪栅中的硬掩膜层、部分多晶硅层以及部分第一功函数材料层；接下来进行步骤S6，回刻层间绝缘介电层，并去除伪侧壁层及剩余多晶硅层，形成横向间隔设置的第一功函数材料部；随后进行步骤S7，在横向间隔设置的第一功函数材料部之间沉积第二功函数材料，形成第二功函数材料部，从而由第一功函数材料部与二功函数材料部形成的功函数变化层；然后进行步骤S8，沉积栅电极材料形成半导体器件。
[0029]如图5所示，在衬底100上依次沉积栅介电层110、第一功函数材料层142、多晶硅层160及硬掩膜层170。栅介电层110可以选自二氧化硅、氮化硅、高K介电材料或者其他适合的材料；高1(介电材料可以是 LaO，A10, ZrO, TiO, Ta2O5, Y2O3, SrTiO3, BaTiO3, BaZrO,Hf3ZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, Al2O3, Si3N4 以及其他适合的材料。形成栅介电层的方法包括原子层沉积、化学气相沉积、物理气相沉积、热氧化、UV-臭氧氧化(UV-ozone oxidation)或上述方法的结合。第一功函数材料可以是掺杂剂,常用的掺杂剂包括但不限于:含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，通常而言，凡是第III族(即P型)和第V族(即N型)的掺杂剂均可以应用到本申请中。这种沉积功函数材料(例如掺杂剂)的方法均为现有技术，在此不再赘述。作为本申请的另一个【具体实施方式】中，可以在将第一功函数材料沉积到栅介电层之前，在栅介电层上沉积TiN阻挡层120，沉积TiN阻挡层120的方法包括化学气相沉积、物理气相沉积等常规方法。
[0030]完成上述步骤后，在第一功函数材料层142上沉积多晶硅层160，并在多晶硅层160上沉积硬掩膜层170 ;硬掩膜层170可以是氮化硅层，沉积的方法包括原子层沉积、化学气相沉积、物理气相沉积或其他适合的方法。氮化硅层的厚度可以在20-30nm。因为沉积多晶硅层160及硬掩膜层170的方法已经被本领域技术人员所公知，所以其常用或变形均在本申请保护的范围内，在此不再赘述。
[0031]如图6所示，在完成上述步骤后，将硬掩膜层170图案化，并在图案化的硬掩膜侧壁上形成伪侧壁层180 ;掩膜图案化及伪侧壁层180的制造方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
[0032]如图7所示，完成上述步骤后，对多晶硅层160、第一功函数材料层142、栅介电层110进行刻蚀直至衬底上表面，形成伪栅结构。在伪栅结构的侧壁上形成侧壁层130。在本申请提供的【具体实施方式】中，采用干法刻蚀方法进行刻蚀，刻蚀气体为CHxFy/02或者SF6/CHxFy/He (其中x=l至3，y=4_x)，或者其他适合的气体。干法刻蚀中的气体压力为ImT至IOOOmT,功率为500W至3000W，偏电压为100V至500V，CHxFy的气流速度为IOsccm至500sccm,He的气流速度为IOsccm至lOOOsccm。本申请提供的侧壁层130可以是一些介电材料，优选米用一些低介电常数的介电材料，例如介电常数小于4的介电材料。形成侧壁层的方法包括化学气相沉积、物理气相沉积或上述方法的结合，上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
[0033]如图8所示，完成上述步骤后，需要在伪栅的两侧沉积层间绝缘介电层200，并进行平坦化处理。可以形成层间绝缘介电层200的材料包括但不限于介电常数小于4的介电材料，形成层间绝缘介电层200及对其平坦化处理的方法均为现有技术，例如平坦化方法包括但不限于化学机械平坦化，因为上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
[0034]如图9所示，完成上述步骤后，需要进一步去除伪栅中的硬掩膜层、部分多晶硅层以及部分第一功函数材料层。在本申请提供的【具体实施方式】中，去除伪栅中的硬掩膜层、部分多晶硅以及第一功函数材料层采用的是干法刻蚀，刻蚀气体为HBr/Cl2/02/He，气压为ImT至IOOOmT,功率为50W至1000W，偏电压为100V至500V，HBr的气流速度为IOsccm至500sccm, Cl2的气流速度为Osccm至500sccm, O2的气流速度为Osccm至IOOsccm, He的气流速度为Osccm至lOOOsccm。刻蚀后，由于伪侧壁层180的存在,位于伪侧壁层180下方的多晶硅层160以及第一功函数材料部142仍然保留在栅极结构中。
[0035]如图10所示，为了进一步将残留在栅极结构中的多晶硅部刻蚀，对层间绝缘介电层进行回刻，并刻蚀除去多晶硅。回刻所采用的方法为干法刻蚀，具体的方法为业内技术人员熟知，在此不再赘述；对多晶硅可以采用干法刻蚀的方法，刻蚀气体可以是CHxFy/02或者SF6/CHxFy/He(其中x=l至3，y=4_x)，或者其他适合的气体。经过上述刻蚀后，伪侧壁层180及剩余的多晶硅层160被全部去除。
[0036]如图11所示，在去除伪侧壁层180及多晶硅层160后，在层间绝缘介电层200及栅极结构上沉积第二功函数材料，形成第二功函数材料部144。第二功函数材料部144覆盖层间绝缘介电层200及栅极结构中的第一功函数材料部142及栅介质层110或TiN阻挡层120。
[0037]如图12所示，将金属离子沉积到栅极结构中，形成栅电极150，得到本申请提供的一种半导体器件。在本发明提供的一个【具体实施方式】中，在形成栅电极150后，进一步包括平坦化的步骤。形成栅电极的材料可以是金属、金属合金、金属氮化物或金属硅化物、多晶硅，以及其他适合的材料。形成栅电极以及平坦化的步骤均已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
[0038]优选地，本申请所提供的技术方案中，可在步骤S7与步骤S8之间进一步包括步骤S7，:选择性刻蚀去除部分第二功函数材料部。在本申请提供的【具体实施方式】中，步骤S7’进一步包括步骤S71’，在第二功函数材料部的底部上表面上沉积硬掩膜层，该硬掩膜层至少覆盖位于第一功函数材料部之间的第二功函数材料部的上表面；步骤S72’，刻蚀去除暴露在硬掩膜层之外的第二功函数材料部；以及步骤373’，去除硬掩膜层。可形成硬掩膜层的材料为氧化物、多晶硅等材料，只要能使得硬掩膜层保护的结构不受刻蚀的影响，而暴露在硬掩膜层外面的第二功函数材料层被刻蚀去除的材料，均可用于形成硬掩膜层。此步骤采用的刻蚀条件可以是湿法刻蚀，也可以是干法刻蚀，本领域技术人员完全可根据第二功函数材料以及形成硬掩膜层的材料而对具体刻蚀条件进行选择。经过上述步骤，可得到图1和图2所形成的功函数变化层。
[0039]本申请中提供的半导体器件仅为本申请的优选实施例而已，该半导体器件可以是数字电路、图像传感设备、异质半导体器件、动态随机存取存储器单元、单电子晶体管、或者其他微电子设备。当然本申请所提供的制备方法也可应用到其他晶体管，例如，单栅晶体管、双栅晶体管或多栅晶体管，也可以应用到感应单元、记忆单元或逻辑单元中。
[0040]以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【权利要求】
1.一种半导体器件，包括衬底及栅极结构，其特征在于，所述栅极结构中具有功函数变化层，所述功函数变化层包括: 第一功函数材料部，横向间隔地设置在所述功函数变化层中；以及 第二功函数材料部，设置在所述横向间隔设置的第一功函数材料部之间。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一功函数材料部的高度为H1，所述第二功函数材料部的高度为H2，其中，当形成所述第一功函数材料部的第一功函数材料与形成所述第二功函数材料部的第二功函数材料相同时，所述H1SH2或者Η,Η”
3.根据权利要求1所述的半导体器件，其特征在于，所述第一功函数材料部的高度为H1，所述第二功函数材料部的高度为H2，其中，当形成所述第一功函数材料部的第一功函数材料与形成所述第二功函数材料部的第二功函数材料不相同时，所述H1 ^ H2或者H1 ( H2。
4.根据权利要求1至3中任一项所述的半导体器件，其特征在于，所述第二功函数材料部靠近所述第一功函数材料部的部分向外延伸，覆盖至少部分所述第一功函数材料部的上表面。
5.根据权利要求4所述的半导体器件，其特征在于，所述第二功函数材料部覆盖全部所述第一功函数材料部的上表面，并沿所述栅极结构的内壁向上延伸。
6.根据权利要求1至5中任一项所述的半导体器件，其特征在于，所述功函数变化层设置在所述栅极结构的底部。
7.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构进一步包括: 栅介电层，设置在所述衬底上； 栅电极，设置在所述功函数变化层上；以及 侧壁层，设置在所述栅极结构的外侧壁上。
8.根据权利要求7所述的半导体器件，其特征在于，所述栅介电层上进一步设置有TiN阻挡层。
9.根据权利要求1至8中任一项所述的半导体器件，其特征在于，所述第一功函数材料部和所述第二功函数材料部包括掺杂剂。
10.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤Si，在衬底上依次沉积栅介电层、第一功函数材料层、多晶硅层及硬掩膜层； 步骤S2，图案化所述硬掩膜层，并在图案化的硬掩膜侧壁上形成伪侧壁层； 步骤S3，刻蚀形成伪栅结构，并在所述伪栅结构的侧壁上形成侧壁层； 步骤S4，沉积层间绝缘介电层，并进行平坦化处理； 步骤S5，去除所述伪栅中的硬掩膜层、部分多晶硅层以及第一功函数材料层； 步骤S6，回刻所述层间绝缘介电层，并去除所述伪侧壁层及剩余多晶硅层，形成第一功函数材料部； 步骤S7，在所述第一功函数材料部之间沉积第二功函数材料，形成第二功函数材料部；以及 步骤S8，沉积栅电极材料，形成所述半导体器件。
11.根据权利要求10所述的制造方法，其特征在于，所述步骤SI中，在衬底上沉积栅介电层后进一步包括沉积TiN阻挡层的步骤。
12.根据权利要求10所述的制造方法，其特征在于，在所述步骤S7与所述步骤S8之间进一 步包括步骤S7’:选择性刻蚀去除部分所述第二功函数材料部。
13.根据权利要求12所述的制造方法，其特征在于，所述步骤S7’包括: 步骤S71’，在所述第二功函数材料部的底部上表面上沉积硬掩膜层，所述硬掩膜层至少覆盖位于所述第一功函数材料部之间的第二功函数材料部的上表面； 步骤S72’，刻蚀去除暴露在所述硬掩膜层之外的第二功函数材料部；以及 步骤S73’， 去除所述硬掩膜层。
【文档编号】H01L29/423GK103972278SQ201310037707
【公开日】2014年8月6日 申请日期:2013年1月30日 优先权日:2013年1月30日
【发明者】邓浩 申请人:中芯国际集成电路制造(上海)有限公司