半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件及其制造方法。半导体器件包括：第一类型半导体层，所述第一类型半导体层被掺杂有N型离子；第二类型半导体层，所述第二类型半导体层被形成在第一类型半导体层之上；以及硅锗SiGe层，所述硅锗SiGe层被形成在第二类型半导体层之上掺杂有P型离子。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年6月19日向韩国专利局提交的申请号为10-2012-0065801的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的实施例涉及一种半导体器件，更具体而言，涉及一种半导体器件及其制造方法。
【背景技术】
[0004]半导体器件已经越来越高度地集成。结果，在工艺上出现各种问题。例如，由于单元区的缩小，光刻工艺变得越来越困难。近年来，已经开展了对半导体器件的高集成的研究，诸如制造具有三维(3D)结构的多电平单元(MLC)的方法。当单元形成为多层时，二极管可以用作开关器件。
[0005]二极管作为多层存储器件中的单元选择器件已然引起了关注。为了稳定地驱动单元，需要设计二极管，使得在“导通”状态在较低的电压下流动大量的电流，而在“关断”状态电流不流动。
[0006]图1是说明一般的二极管的结构的示图。
[0007]如图1所示，二极管10是PIN 二极管，并且具有第一类型半导体层12、第二类型半导体层14以及第三类型半导体层16的层叠结构。
[0008]例如，第一类型半导体层12可以包括N型半导体层，并且可以被掺杂有磷(P)，而第三类型半导体层16可以包括P型半导体层并且可以被掺杂有硼(B)。
[0009]此外，在形成第三类型半导体层16之后，执行热处理工艺以激活掺杂剂。
[0010]然而，掺杂在第一类型半导体层12和第三类型半导体层16中的离子在热处理工艺中扩散到第二类型半导体层14中。参见图1，第一类型离子深扩散到第二类型半导体层14中，如轮廓BI指示；并且第二类型离子深扩散到第二类型半导体层14中，如轮廓Al指
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[0011]二极管的关断电流特性倾向于随着第二类型半导体层14的高度增加而改善。当掺杂剂从第一类型半导体层12和第三类型半导体层16深扩散到第二类型半导体层14中时，第二类型半导体层14的实质高度减小到不能保证二极管特性。
[0012]因此，在现有的PIN 二极管中，需要将第二类型半导体层14形成为具有充足的高度，且因而二极管10的总高度Hl会超过1700 A。
[0013]半导体器件的尺寸必然由于二极管的高度而增加。当适当地减小二极管的直径时，二极管可能会在后续的工艺中倒塌。

【发明内容】

[0014]根据本发明的一个实施例，半导体器件可以包括:第一类型半导体层，所述第一类型半导体层被掺杂有N型离子；第二类型半导体层，所述第二类型半导体层被形成在第一类型半导体层之上；以及硅锗(SiGe)层，所述硅锗(SiGe)层被形成在第二类型半导体层之上被掺杂有P型离子。[0015]根据本发明的另一个实施例，制造半导体器件的方法可以包括以下步骤:在半导体衬底之上形成掺杂有N型离子的第一类型半导体层；在第一类型半导体层之上形成第二类型半导体层；在第二类型半导体层之上形成硅锗(SiGe)层，并且将P型离子掺杂到SiGe层中。
[0016]在以下标题为“【具体实施方式】”的部分描述这些和其它的特点、方面以及实施例。【专利附图】

【附图说明】
[0017]从结合附图的以下详细描述中将更加清楚地理解本公开的主题的以上和其它的方面、特征和优点，其中:
[0018]图1是说明现有的二极管的结构的示图；
[0019]图2是说明根据本发明构思的一个示例性实施例的二极管的结构的示图；
[0020]图3至图6是说明制造根据本发明构思的一个示例性实施例的二极管的方法的截面图；
[0021]图7是说明根据本发明构思的另一个示例性实施例的二极管的结构的示图；
[0022]图8是说明热处理方法的示图；
[0023]图9和图10是说明根据热处理条件的掺杂剂扩散信息的曲线图；
[0024]图11和图12是说明根据半导体层的含量和热处理条件的掺杂剂扩散信息的示图；以及
[0025]图13是说明根据本发明构思的一个示例性实施例的半导体器件的电压-电流特性的曲线图。
【具体实施方式】
[0026]在下文中，将参照附图更详细地描述示例性实施例。
[0027]本文参照截面图来描述示例性实施例,截面图是示例性实施例(以及中间结构)的示意性图示。如此，可以预料到图示的形状变化是例如制造技术和/或公差的结果。因而，示例性实施例不应被解释为限于本文所图示的区域的特定形状，而是可以包括例如源自制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行了夸大。相同的附图标记在附图中表示相似的元件。应当容易理解的是:本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是指“直接在某物上”，而是还包括在具有中间特征或中间层的情况下的“在某物上”的意思；“在…之上”的意思不仅是指在“在某物之上”，还可以包括在没有中间特征或中间层的情况下的“在某物之上”(即，直接在某物上)的意思。
[0028]图2是说明根据本发明构思的一个示例性实施例的二极管的结构的示图。
[0029]参见图2，根据一个示例性实施例的二极管100包括:第一类型半导体层110、第二类型半导体层120以及第三类型半导体层130。这里，第一类型半导体层110可以是N型半导体层，并且可以通过掺杂磷(P)离子来形成。第三类型半导体层130可以是P型半导体层。在本示例性实施例中，第三类型半导体层130可以包括掺杂有P型离子例如硼(B)的硅锗(SiGe)层。
[0030]锗(Ge)是具有良好的掺杂剂捕获性质的材料。在本示例性实施例中，第三类型半导体层130可以由SiGe层形成，并且在SiGe层中掺杂P型离子，使得P型离子向第二类型半导体层120中的扩散可以最小化(见扩散轮廓A2)。因此，即使当第二类型半导体层120的高度被最小化时，也可以在掺杂剂扩散之后充分地保证第二类型半导体层120的高度，使得可以改善二极管的关断电流特性。
[0031]此时，可以将二极管100的总高度H2降低到1000 A以下。因此，可以改善二极管的垂直稳定性，并且还可以减小半导体器件的尺寸。
[0032]在形成第一至第三类型半导体层110、120以及130之后执行热处理工艺。此时，经由尖峰(spike)快速热退火(rapid thermal annealing,RTA)工艺在高温下快速地执行热处理工艺，且因而可以进一步抑制掺杂剂扩散。
[0033]利用硅锗(SiGe)形成的第三类型半导体层130可以具有比硅层的能级(1.17eV)低的能级。当SiGe层中Ge的含量为20%时，SiGe层的能级降低到1.0eV，而当SiGe层中Ge的含量增加到50%时，SiGe层的能级降低到0.78eV。
[0034]如上所述，当利用硼(B)掺杂的SiGe层引起第三类型半导体层的能级降低时，降低了操作电压特性之中的阈值电压，并且还增加了导通电流的斜率。因而，可以进一步改善二极管的特性。
[0035]图3至图6是说明根据本发明构思的一个示例性实施例的制造二极管的方法的截面图。
[0036]首先，如图3所示，在形成有底结构的半导体衬底101上形成第一类型半导体层110。第一类型半导体层110可以通过例如将磷(P)离子掺杂到N型半导体层中来形成。可以原位地掺杂P离子，使得第一类型半导体层Iio的底部掺杂浓度在大约1E19原子/Cm3以上的范围。此时，当在第一类型半导体层110之下形成金属层时，第一类型半导体层与金属层形成欧姆接触。
[0037]可替选地，除了 P离子之外，可以选择能表现N型离子特性的任何一种掺杂剂来形成第一类型半导体层110，并且可以将第一类型半导体层110的掺杂浓度控制在大约1E19原子/cm3至1E22原子/cm3的范围。
[0038]在一个示例性实施例中，还可以对在形成第一类型半导体层110之前形成有底结构的半导体衬底101的表面执行清洁(cleaning)工艺。可以执行用于界面处理的清洁工艺，以利用湿法和干法中的任何一种、利用湿法和干法两种、或利用原位方法来去除表面上的氧化物层和其它的材料。当在第一类型半导体层110的界面处形成金属层时，无污染的金属经由用于界面处理的清洁工艺暴露出来，且因而可以利用具有好的选择性的气体或溶液来使金属损耗最小化。可以在大约室温至600° C的范围内执行用于界面处理的清洗工艺。
[0039]如图4中所示，在第一类型半导体层110上形成第二类型半导体层120。第二类型半导体层120可以是本征半导体层。如图5中所示，可以在第二类型半导体层120上形成第三类型半导体层130，即SiGe层130。
[0040]在一个示例性实施例中，可以利用非晶硅、或利用包含Ge的非晶硅和多晶硅的双结构来形成SiGe层。
[0041]此外，可以根据器件特性来可变地确定形成第二类型半导体层120的碳(C)浓度和形成第三类型半导体层130的Ge浓度。C浓度可以在大约0.1%至10%的范围，而Ge浓度可以在大约5%至50%的范围。
[0042]如图6所示，将第一至第三类型半导体层110、120以及130的层叠结构图案化成柱体结构，并且在柱体形结构之间掩埋绝缘层103。接着，在第三类型半导体层130中掺杂P型离子，例如B离子。绝缘层103可以选自包括氧化物的材料，可以具有氮化物和氧化物的双结构，以在后续的工艺中更加有效地阻挡掺杂剂扩散。
[0043]可以采用原位方法来掺杂硼离子。可以掺杂硼离子，使得第三类型半导体层130的顶部浓度为大约1E19原子/cm3。此时，当在第三类型半导体层130上形成金属层时，第三类型半导体层与金属层形成欧姆接触。
[0044]除了 B离子之外，可以选择能表现P型离子特性的任何一种掺杂剂来形成第三类型半导体层130，并且掺杂浓度可以控制在大约1E19原子/cm3至1E22原子/cm3的范围。
[0045]在掺杂P型离子之后，执行尖峰RTA工艺，以激活N型离子和P型离子。
[0046]—般的RTA工艺是执行较长的时间段同时保持期望的温度，而尖峰RTA工艺是通过瞬间施加比在一般RTA工艺中所通常使用的温度高的热温度而执行的。
[0047]因此，在高温下快速地执行热处理，以抑制掺杂剂扩散并且引起要同时执行的结晶化。除了通过引入SiGe来抑制掺杂剂扩散以外，通过引入尖峰RTA工艺来更加有效地抑制掺杂剂扩散。
[0048]再次参见图2，可以看出，N型离子的扩散轮廓B2与图1中的一般二极管的N型离子的扩散轮廓之间几乎没有不同，而P型离子的扩散轮廓A2中的扩散深度相比于一般的二极管中的P型离子的扩散轮廓Al明显地降低。尖峰RTA工艺引起第二类型半导体层120的高度减小，且因而可以明显地减小二极管的总高度H2。
[0049]可以利用诸如低压化学气相沉积(LPCVD)、极低压CVD (VLPCVD)、等离子体增强CVD (PECVD)、超高真空 CVD (UHV CVD)、快热 CVD (RTCVD)、或者大气压 CVD (APCVD)等的沉积方法来形成第一至第三类型半导体层110至130。沉积温度可以控制在大约100 A至800 A的范围。
[0050]图7是说明根据另一个示例性实施例的二极管的结构的示图。
[0051]参见图7，根据本示例性实施例的二极管100-1具有第一类型半导体层110、扩散阻挡层(diffusion barrier layer) 140、第二类型半导体层120以及第三类型半导体层130的层叠结构。
[0052]S卩，根据本示例性实施例的二极管100-1可以包括形成在第一类型半导体层110与第二类型半导体层120之间的扩散阻挡层140。
[0053]在一个示例性实施例中，扩散阻挡层140可以由化学氧化物层形成。扩散阻挡层140抑制掺杂在第一类型半导体层110中的N型离子扩散到第二类型半导体层120中，且因而，可以进一步改善二极管100-1的电学特性。
[0054]稍后将描述上述示例性实施例中的在形成第三类型半导体层130并在第三类型半导体层中掺杂P型离子之后所执行的尖峰RTA与一般的RTA之间的比较。
[0055]图8是说明热处理方法的示图。[0056]图8 (a)示出在一般的RTA工艺中的热轮廓。加热温度逐步地升高，在高温下保持较长的时间段，然后逐步地下降。
[0057]此外，在尖峰RTA工艺中，如图8 (b)中所示，加热温度快速地升高，在高温下保持较短的时间段，然后快速地下降。
[0058]在本示例性实施例中，将掺杂剂激活，并且同时通过利用尖峰RTA快速地施加高温来有效地防止掺杂剂扩散。
[0059]图9和图10是说明根据热处理条件的掺杂剂扩散信息的曲线图。
[0060]首先，图9图示当不对SiGe层即Sia8Gea2执行热处理工艺时和当在700° C和800° C的温度下对SiGe层(Sia8Gea2)执行热处理工艺时，在第二类型半导体层120中的B浓度。
[0061]第二类型半导体层中的B浓度可以随着热处理工艺中的温度变高而降低，因而防止B扩散。
[0062]图10示出当不对SiGe层即Sia6Gea4执行热处理工艺时和当在700° C和800° C的温度下对SiGe层(Sia6Gea4)执行热处理工艺时，在第二类型半导体层120中的B浓度。
[0063]当SiGe层中的Ge含量与图9相比增加时，可以根据热处理条件观察第二类型半导体层120中的B浓度。
[0064]随着Ge含量增加，与图9相比可以显著地减小向第二类型半导体层120中的扩散度。
[0065]根据图9和图10，当在高温下执行热处理工艺时，可以抑制杂质扩散。此外，当SiGe层中的Ge含量增加时，掺杂剂扩散有效地减少。
[0066]图11和图12是说明根据半导体层的含量和热处理条件的掺杂剂扩散信息的示图。
[0067]首先，参见图11，可以在以下情况下观察掺杂剂向第二类型半导体层中扩散的趋势:(I)硅层用作第三类型半导体层130，并且利用一般的RTA工艺来执行热处理的情况，
(2)硅层用作第三类型半导体层130，并且利用尖峰RTA来执行热处理的情况，以及(3)SiGe层和Si层的层叠结构用作第三类型半导体层130，并且利用尖峰RTA执行热处理的情况。
[0068]可以将掺杂剂浓度控制为在第一类型半导体层110与底层(例如，金属层)之间的界面处和在第三类型半导体层130与上层(例如，金属层)之间的界面处高，且因而，在界面处形成欧姆接触。
[0069]此外，当在情况(I)、(2)以及(3)之间比较扩散到第二类型半导体层120中的掺杂剂的浓度时，当应用SiGe层和尖峰RTA时，掺杂剂扩散可以显著地减少。
[0070]S卩，参见图11，当利用Si层作为第三类型半导体层执行尖峰RTA时，第二类型半导体层120的高度Pl低至大约丨40 A。
[0071]另一方面，参见图11，当SiGe层用作第三类型半导体层130并且执行尖峰RTA时，第二类型半导体层120的高度P2大体地增加到，即大约2.80A。
[0072]因而，可以看出，当应用SiGe层和尖峰RTA时，二极管的高度降低。
[0073]图12说明在以下情况下根据热处理条件的B和P的扩散度:(I) B掺杂的多晶硅层BDP用作第三类型半导体层的情况；以及(2) B掺杂的SiGe层用作第三类型半导体层的情况。[0074]可以看出，与一般的RTA工艺相比，当执行尖峰RTA工艺时离子扩散被抑制。此外，与在多晶硅层掺杂B离子相比，当在SiGe层中掺杂B离子时，可以显著地减少B扩散。
[0075]图13是说明根据本发明构思的一个示例性实施例的半导体器件的电流-电压特性的曲线图。
[0076]如上所述，二极管的关断电流特性随着第二类型半导体层的高度增加而变得满
O
[0077]图13示出在以下情况下的关断电流特性和导通电流特性:(l)Si层用作第三类型半导体层，并且利用如一般的PIN 二极管中的现有RTA工艺来执行热处理的情况；以及(2)在本示例性实施例中的SiGe层用作第三类型半导体层，并且在尖峰RTA工艺中将掺杂剂激活的情况。
[0078]根据图13，当应用本示例性实施例的二极管结构时，可以显著地减小在二极管的关断状态下的泄露电流。即，可以改善二极管的电学特性。
[0079]本发明的以上实施例是说明性的，而并非限制性的。各种替换方案和等价方案是可以的。本发明不受本文描述的实施例限制。本发明也不限于任何特定类型的半导体器件。其它的增加、去除或修改结合本公 开是显然的，并且意图落入所附权利要求的范围内。
【权利要求】
1.一种半导体器件,包括: 第一类型半导体层，所述第一类型半导体层被掺杂有N型离子； 第二类型半导体层，所述第二类型半导体层被形成在所述第一类型半导体层之上；以及 硅锗SiGe层，所述SiGe层被形成在所述第二类型半导体层之上，被掺杂有P型离子。
2.如权利要求1所述的半导体器件，其中，所述第一类型半导体层和所述SiGe层通过尖峰快速热退火工艺而被结晶化。
3.如权利要求2所述的半导体器件，还包括:扩散阻挡层，所述扩散阻挡层插入在所述第一类型半导体层与所述第二类型半导体层之间。
4.如权利要求1所述的半导体器件，其中，所述SiGe层中的Ge含量在5%至50%的范围。
5.如权利要求1所述的半导体器件，其中，所述SiGe层中的P型离子的顶部掺杂浓度在1E19原子/cm3至1E22原子/cm3的范围。
6.如权利要求1所述的半导体器件，其中，所述第一类型半导体层中的N型离子的底部掺杂浓度在1E19原子/cm3至1E22原子/cm3的范围。
7.如权利要求1所述的半导体器件，其中，所述第二类型半导体层是本征半导体层。
8.如权利要求1所述的半导体器件，还包括扩散阻挡层，所述扩散阻挡层插入在所述第一类型半导体层与所述第二类型半导体层之间。
9.一种制造半导体器件的方法，所述方法包括以下步骤: 在半导体衬底之上形成掺杂有N型离子的第一类型半导体层； 在所述第一类型半导体层之上形成第二类型半导体层； 在所述第二类型半导体层之上形成硅锗SiGe层；以及 将P型离子掺杂到所述SiGe层中。
10.如权利要求9所述的方法，还包括:在将所述P型离子掺杂到所述SiGe层中之后，执行尖峰快速热退火工艺。
11.如权利要求10所述的方法，还包括:在形成所述第二类型半导体层之前，在所述第一类型半导体层之上形成扩散阻挡层。
12.如权利要求9所述的方法，其中，所述SiGe层中的Ge含量在5%至50%的范围。
13.如权利要求9所述的方法，其中，所述SiGe层中的P型离子的顶部掺杂浓度在1E19原子/cm3至1E22原子/cm3的范围。
14.如权利要求9所述的方法，其中，所述第一类型半导体层中的N型离子的底部掺杂浓度在1E19原子/cm3至1E22原子/cm3的范围。
15.如权利要求9所述的方法，其中，所述第二类型半导体层是本征半导体层。
16.如权利要求9所述的方法，还包括:在所述第一类型半导体层与所述第二类型半导体层之间形成扩散阻挡层。
【文档编号】H01L29/06GK103515446SQ201310044141
【公开日】2014年1月15日 申请日期:2013年2月4日 优先权日:2012年6月19日
【发明者】白承范, 蔡洙振, 李民镛, 徐惠眞, 李泳昊, 李镇九, 李锺哲 申请人:爱思开海力士有限公司