2012年3月12日提交的日本专利申请No.2012-054170的公开内容，包括说明书、附图和摘要，整体通过引用合并于此。
技术领域
本发明涉及半导体器件以及制造该器件的方法，更特别地，涉及一种可适用于具有高击穿电压晶体管的半导体器件的技术。
背景技术：
例如，日本未审专利申请公开（JP-A）No.2008-4649（专利文献1）中公开了一种在数十伏特的高电压施加到其漏极区域的状态下使用的MOSFET（金属氧化物半导体场效应晶体管）。根据该公开，在半导体衬底与衬底上的半导体层之间形成掩埋层。为了掩埋层能够抑制在垂直方向上（在上下方向上）产生的寄生双极晶体管的作用，使与寄生晶体管的基极对应的掩埋层中的掺杂剂（杂质）的浓度足够大。
【现有技术文献】
【专利文献】
【专利文献1】日本未审专利申请公开No.2008-4649
技术实现要素：
然而，除了形成其他区域的光掩模之外，需要使用单个光掩模（工作掩模）用于形成掩埋层。此外，通过外延生长来形成半导体层；因此，成本可能因使用光掩模和外延生长的步骤而增加。因此，本发明的一个目的是减小制造高击穿电压MOSFET时的成本，同时抑制寄生双极晶体管的作用。
本发明的其它目的和新特征从说明书的描述和附图而变得显然。
根据本发明的第一方面，半导体器件中所包括的高击穿电压p沟道型晶体管具有布置在半导体衬底中且在（半导体衬底中的）p型区域的主表面侧（上侧）的第一n型半导体层和布置在从其引出漏极区的第一p型掺杂剂区域正下方且被布置为接触所述第一n型半导体层的局部n型掩埋区域。
根据本发明第二方面，用于制造具有高击穿电压p沟道型晶体管的半导体器件的方法包括：在半导体衬底内且在所述半导体衬底中的p型区域的主表面侧（上侧）形成第一n型半导体层；以及在从其引出漏极区域的第一p型掺杂剂区域的正下方形成局部n型掩埋区域以接触所述第一n型半导体层。相同掩模用于进行形成所述第一p型掺杂剂区域的步骤和形成所述局部n型掩埋区域的步骤。
根据第一方面，所述局部n型掩埋区域增加了与寄生双极晶体管的基极对应的区域的厚度，从而使得可以促进抑制所述寄生双极晶体管的作用的有利效果。
根据第二方面，变得不必要使用额外的光掩模用于形成局部n型掩埋层。因此，可以减小半导体器件的制造成本。
附图说明
图1是根据本发明第一实施例的半导体器件的示意性平面视图。
图2是示出在第一实施例中形成图1中的高击穿电压模拟I/O电路的区域中的MOSFET的配置和结构的示意性截面视图。
图3是示出图2中的“III”所表示的区域的结构的一部分的示意性平面视图，该部分是其中从该结构排除作为第一p型掺杂剂区域的p型掺杂剂区域PR的部分。
图4是示出图2中的“IV”表示的区域中的各掺杂剂浓度的浓度分布曲线图。
图5是示出在根据第一实施例的制造方法的第一步骤中图2所示的区域的示意性截面视图。
图6是示出在根据第一实施例的制造方法的第二步骤中图2所示的区域的示意性截面视图。
图7是示出在根据第一实施例的制造方法的第三步骤中图2所示的区域的示意性截面视图。
图8是示出在根据第一实施例的制造方法的第四步骤中图2所示的区域的示意性截面视图。
图9是示出在根据第一实施例的制造方法的第五步骤中图2所示的区域的示意性截面视图。
图10是示出在根据第一实施例的制造方法的第六步骤中图2所示的区域的示意性截面视图。
图11是示出在根据第一实施例的制造方法的第七步骤中图2所示的区域的示意性截面视图。
图12是示出在根据第一实施例的制造方法的第八步骤中图2所示的区域的示意性截面视图。
图13是示出在根据第一实施例的制造方法的第九步骤中图2所示的区域的示意性截面视图。
图14是示出在根据第一实施例的制造方法的第十步骤中图2所示的区域的示意性截面视图。
图15是示出在与第一实施例有关的技术中形成高击穿电压模拟I/O电路的区域中的MOSFET的配置和结构的示意性截面视图。
图16A是示出用于形成局部n型掩埋区域的离子注入能量与衬底泄漏电流比例和击穿电压（与所述能量对应）之间的关系的曲线图。
图16B是示出用于形成局部n型掩埋区域的离子注入剂量与衬底泄漏电流比例和击穿电压（与所述剂量对应）之间的关系的曲线图。
图17是示出在本发明第三实施例中形成高击穿电压模拟I/O电路的区域中的MOSFET的配置和结构的示意性截面视图。
图18是示出在本发明第四实施例中形成高击穿电压模拟I/O电路的区域中的MOSFET的配置和结构的示意性截面视图。
具体实施方式
下文中，将参照附图描述本发明的实施例。
第一实施例
首先，参照图1，将关于根据本发明第一实施例的半导体器件DEV的半导体衬底SUB的主表面中的单独的元件形成区域的配置进行描述。
如图1所示，该实施例的半导体器件DEV在半导体衬底SUB的主表面中具有例如在其中的每一个中形成高击穿电压模拟I/O电路的区域、形成低电压逻辑电路的区域、形成低电压模拟电路的区域以及形成所谓的SRAM（静态随机存取存储器）的区域。
高击穿电压模拟I/O电路分别是可在高于普通使用电压的驱动电压施加到该电路的状态下使用并且可用于在该电路与电源电路以及低电压逻辑电路和其它电路之间输入和输出电信号的电路。低电压逻辑电路是具有利用数字信号的控制电路的电路，例如包括多个MIS晶体管或其他电路以进行算术计算的逻辑电路。低电压模拟电路是通过与低电压逻辑电路的电压相等的低电压的效果所驱动的电路。然而，该电路是使用模拟信号的用于进行算术计算的电路。SRAM包括多个MIS晶体管，并且用作本半导体器件内用于记忆数据的元件。半导体器件还具有例如图1未示出的形成电源电路的区域。电源电路是提供用于驱动上述电路中的每个的电源电压的电路。
图2是沿图1的线II-II取得的区域的示意性截面视图。图1中的模拟I/O电路每个都具有例如图2的截面视图所示的所谓的高击穿电压pMOSFET（高击穿电压p沟道型晶体管）。高击穿电压pMOSFET表示具有抵御例如10V或更大的高漏极电压的击穿电压性能的p沟道型MOS晶体管。
如图2所示，形成图1中的高击穿电压模拟I/O电路中的每个的区域不仅具有上述pMOSFET而且还具有高击穿电压nMOSFET（高击穿电压n沟道型晶体管）。以与高击穿电压pMOSFET基本相同的方式，高击穿电压nMOSFET表示具有抵御例如10V或更大的高漏极电压的击穿电压性能的n沟道型MOS晶体管。
高击穿电压pMOSFET主要具有n型掩埋层NI（第一n型半导体层）、局部n型掩埋区域RBN、n型阱区域LNW、用于高击穿电压的p型漂移层HPDF、n型掺杂剂区域NR、p型掺杂剂区域PR、栅极电极G和元件隔离绝缘膜LS。它们形成在半导体衬底SUB中，半导体衬底SUB由例如单晶硅制成且具有包含p型掺杂剂的p型区域PSR。如图3所示，这些单独区域基本上在与绘制图2的纸张的表面垂直的方向上延伸。
p型区域PSR是p型掺杂剂（例如硼）的离子被引入到单晶硅中的掺杂剂区域。n型掩埋层NI是布置为被掩埋在半导体衬底SUB中且含有n型掺杂剂（例如磷）的离子的掺杂剂区域。当从p型区域PSR观察时，n型掩埋层NI布置在半导体衬底SUB的主表面侧（即p型区域PSR之上），该主表面由MS表示。n型掩埋层NI被布置为例如接触p型区域PSR的上侧。n型掩埋层NI是用于在半导体衬底SUB内实现在p型区域PSR的半导体衬底SUB主表面MS侧p型区域PSR与p型掺杂剂区域（例如用于高击穿电压的p型漂移层HPDF）的电隔离的n型半导体层。
以与引入到p型区域PSR中相同的方式，p型掺杂剂离子被引入到居中的一个p型掺杂剂区域PR中以及高击穿电压p型漂移层HPDF中。p型掺杂剂区域PR和形成为围绕区域PR的高击穿电压p型漂移层HPDF每个都是形成在半导体衬底SUB的主表面MS中以引出漏极电极D的区域（第一p型掺杂剂区域）。优选的是，p型漂移层HPDF中的p型掺杂剂在浓度方面比p型区域PSR中的p型掺杂剂更高，且在浓度方面比p型漂移层HPDF所围绕的p型掺杂剂区域PR（用于引出漏极电极D）中的p型掺杂剂更低。
高击穿电压p型漂移层HPDF是形成在主表面MS中以实现层HPDF所围绕的p型掺杂剂区域PR与p型区域PSR之间更平滑的电连接的区域。即使高电压施加到漏极电极D，高击穿电压p型漂移层HPDF的布置也使得可以抑制由于电场在高击穿电压p型漂移层HPDF中及其附近变得非常高而导致的不利情况的产生。
在半导体衬底SUB的主表面MS中，其他p型掺杂剂区域PR一起形成为从其引出源级电极S的区域（第二p型掺杂剂区域）。漏极电极D、从其引出源级电极S的掺杂剂区域以及栅极电极G构成p型晶体管PTR作为高击穿电压pMOSFET。因此，在图2中，p型晶体管PTR在数量上示出为两个。这两个p型晶体管PTR具有彼此公共的以下构件：漏极电极D；从其引出漏极电极D的p型掺杂剂区域PR；以及高击穿电压p型漂移HPDF。
这两个p型晶体管PTR各自的栅极电极G每个都包括栅极绝缘膜GI（即，例如硅氧化物膜）、电压施加到的栅极电压施加区域GE、以及侧壁绝缘膜SW（即，例如硅氧化物膜）。
在半导体衬底SUB的主表面MS中，形成n型阱区域LNW。在作为形成n型阱区域LNW的区域的主表面MS的区域中，部分地，形成以下构件：从其引出源级电极S的p型掺杂剂区域PR；以及从其引出基极电势B的n型掺杂剂区域NR。换句话说，n型阱区域LNW形成在主表面MS中以围绕从其引出源级电极S的p型掺杂剂区域PR的周边和从其引出基极电势B的n型掺杂剂区域NR的周边。以与引入到n型掩埋层NI中相同的方式，n型掺杂剂的离子被引入到n型阱区域LNW和n型掺杂剂区域NR中。
从其引出基极电势B的n型掺杂剂区域NR具有将基极电势B与n型阱区域LNW电连接的功能，由此固定n型阱区域LNW的电势。如图3所示，优选的是，从其引出基极电势B的n型掺杂剂区域NR被布置为例如当在平面图中观察它们时围绕（成对的）p型晶体管PRT。
优选的是，n型阱区域LNW被布置为包括在栅极电极G中的每一个的正下方的区域的至少一部分。根据该方式，在主表面MS和主表面MS附近的n型阱区域LNW中，形成导致每个p型晶体管PTR的电场效应的沟道区域，特别地，在夹持在其漏极电极D与其源极电极S之间的区域的至少一部分中。该电场效应由施加到在沟道正上方的栅极电极G（栅极电压施加区域GE）的电压导致。
元件隔离绝缘膜LS是形成为例如在例如夹在基极电势B与源级电极S之间的区域的至少一部分上/中的硅氧化物膜的绝缘膜，该区域是主表面MS的一区域，以隔离p型晶体管PTR，其为该器件中的所有p型晶体管中的相邻的p型晶体管PTR。通过例如所谓的LOCOS（硅的局部氧化）工艺或STI（浅槽隔离）工艺来形成元件隔离膜LS。
元件隔离绝缘膜LS优选形成在例如夹在每个p型晶体管PTR的栅极电极G与其漏极电极D之间的区域的至少一部分（例如在侧壁绝缘膜SW正下方的部分）中，该区域是主表面MS的一区域。该区域中形成的元件隔离绝缘膜LS抑制在p型晶体管PTR的沟道区域中产生掺杂剂浓度极低的部分，其通过离子注入形成在例如n型阱区域LNW的主表面MS以及该主表面MS的附近。掺杂剂浓度低的该部分可导致电场效应降低，从而导致栅极电极G的阈值电压变得非常高的不利情况。因此，当元件隔离绝缘膜LS形成在可能高概率变为掺杂剂浓度低的该部分中时，阈值电压高的部分基本上在栅极电极G的正下方消失，使得可以抑制不利情况的产生，例如高击穿电压pMOSFET的漏极电流的降低及其可靠性方面的降低。
同时，高击穿电压nMOSFET主要具有n型掩埋层NI（第二n型半导体层）、n型阱区域LNW、p型阱区域LPW、低浓度n型区域NNR、n型掺杂剂区域NR、p型掺杂剂区域PR、栅极电极G和元件隔离绝缘膜LS。它们形成在具有形成高击穿电压pMOSFET的相同p型区域PSR的半导体衬底SUB中。以与引入到p型区域PSR和其它区域中相同的方式，p型掺杂剂离子被引入到p型阱区域LPW中。以与引入到n型掺杂剂区域NR和其它区域中相同的方式，n型掺杂剂离子被引入到低浓度n型区域NNR中。
高击穿电压nMOSFET的p型区域PSR及其n型掩埋层NI分别对于高击穿电压pMOSFET的p型区域PSR及其n型掩埋层NI而言是公共的。换句话说，高击穿电压nMOSFET的p型区域PSR以及高击穿电压pMOSFET的p型区域PSR作为同一层出现，此外，高击穿电压nMOSFET的n型掩埋层NI和高击穿电压pMOSFET的n型掩埋层NI作为同一层出现。
从其引出漏极电极D的区域由形成在半导体衬底SUB的nMOSFET侧的主表面MS中的n型掺杂剂区域NR之一以及形成为围绕该区域NR的周边的低浓度n型区域NNR之一制成。优选的是，低浓度n型区域NNR中的n型掺杂剂的浓度高于n型阱区域LNW中的n型掺杂剂的浓度，并且低于n型掺杂剂区域NR中的n型掺杂剂的浓度。甚至当高电压施加到漏极电极D时，在此描述的结构也使得可以抑制由于电场在n型掺杂剂区域NR及其附近变得非常高而导致的不利情况的产生。从其引出源级电极S的区域也可以具有n型掺杂剂区域NR（作为其他n型掺杂剂区域）以及形成为围绕该区域NR的周边的低浓度n型区域NNR（作为其他低浓度n型区域NNR）。
漏极电极D、从其引出源级电极S的掺杂剂区域以及栅极电极G构成n型晶体管NTR作为高击穿电压nMOSFET。
此外，从其引出基极电势B的p型掺杂剂区域PR具有将基极电势B和p型阱区域LPW彼此电连接以固定p型阱区域LPW的电势的功能。
局部n型掩埋区域RBN是高击穿电压pMOSFET中的一区域，其是布置在从其引出漏极电极D的第一p型掺杂剂区域正下方的区域，即布置在第一p型掺杂剂区域的p型区域PSR侧的区域。优选的是，该局部n型掩埋区域RBN布置在第一p型掺杂剂区域的正下方，特别地在其中的p型掺杂剂区域PR的正下方。然而可允许的是，该区域RBN在构成第一p型掺杂剂区域的p型掺杂剂区域PR和高击穿电压p型漂移层HPDF二者的正下方。
如上所述，局部n型掩埋区域RBN可布置为包括在从其引出漏极电极D的第一p型掺杂剂区域正下方的区域，或者可布置为当在平面图中观察时使其外周（circumference）与第一p型掺杂剂区域的外周一致（例如，该区域RBN具有与第一p型掺杂剂区域相同的平面表面形状，从而位于具有与第一p型掺杂剂区域基本完全一致的形状的第一p型区域之下）。局部n型掩埋区域RBN可布置为具有特别地与第一p型掺杂剂区域中的p型掺杂剂区域PR相同的平面表面形状，或者可布置为具有与构成第一p型掺杂剂区域的p型掺杂剂区域PR和高击穿电压p型漂移层HPDF的组合所制成的区域（即在平面图中观察时形状上与高击穿电压p型漂移层HPDF等同的区域）相同的平面表面形状。
图4的曲线图的横轴（深度）表示在图2中的半导体衬底SUB内的任何位置沿图2中的垂直方向离半导体衬底SUB的主表面MS的相对距离量。图4的曲线图的垂直轴（浓度）表示在该深度区域中的掺杂剂（p型掺杂剂区域中的硼或n型掺杂剂区域中的磷）的相对浓度量。
图2中的局部n型掩埋区域RBN定义为用于形成该区域RBN所引入的作为掺杂剂的磷的浓度不仅高于用于形成其它区域中的任一个所引入的掺杂剂（例如用于形成n型掩埋层NI的磷或用于形成高击穿电压p型漂移层HPDF的硼）的浓度，而且还高于p型区域PSR中的p型掺杂剂的浓度的区域。类似地，图2中的高击穿电压p型漂移层HPDF定义为用于形成该层HPDF的硼的浓度高于用于形成其它区域中的任一个（包括p型区域PSR）的掺杂剂的浓度的区域。图2中的n型掩埋层NI每个都定义为用于形成该层的磷的浓度高于用于形成其它区域中的任一个（包括p型区域PSR）的掺杂剂的浓度的区域。
如图2和图4所示，在该实施例中，局部n型掩埋区域RBN布置在n型掩埋层NI之一的主表面MS侧，即上侧（图2中）处（即在图4中的NI对应位置的左侧）。在该实施例中，局部n型掩埋区域RBN中的磷浓度变为最大的位置具体地被布置在n型掩埋层NI中的磷浓度变为最大的位置的主表面MS侧，即上侧（图2中）处，并且进一步被布置在高击穿电压p型漂移层HPDF中的硼浓度变为最大的位置的p型区域PRS侧，即下侧（图2中）。在图4中，局部n型掩埋区域RBN中的最大掺杂剂浓度基本上等于n型掩埋层NI中的最大掺杂剂浓度；然而，局部n型掩埋区域RBN中的最大掺杂剂浓度可以高于n型掩埋层NI中的最大掺杂剂浓度。
局部n型掩埋区域RBN布置为接触n型掩埋层NI。换句话说，如图4所示，局部n型掩埋区域RBN的浓度分布符合n型掩埋层NI的浓度分布，同时如图2所示，该器件在局部n型掩埋区域RBN与n型掩埋区域NI之间不包括其它区域，例如p型区域PSR。
如图2的截面视图所示，优选的是，局部n型掩埋区域RBN形成为接触在沿主表面MS的方向上布置在局部n型掩埋区域RBN两侧的n型阱区域LNW。换句话说，如图2的截面视图所示，优选的是，局部n型掩埋区域RBN布置为耦合到在沿主表面MS的方向彼此相邻且与该区域RBN相邻的n型阱区域LNW部分或区域（即，从而桥接n型阱区域LNW的部分或区段）。局部n型掩埋区域RBN实现了n型阱区域LNW部分或区段之间的连接，所述部分或区段布置为在沿主表面MS的方向上跨过第一p型掺杂剂区域（高击穿电压p型漂移层HPDF）彼此相对（在图2中的高击穿电压p型漂移层HPDF的右侧和左侧）。再换句话说，优选的是，n型阱区域LNW围绕局部n型掩埋区域RBN以接触该局部n型掩埋区域RBN。n型阱区域LNW可以围绕局部n型掩埋区域RBN以接触第一p型掺杂剂区域（高击穿电压p型漂移层HPDF）。
参照图5至图14，将关于制造本实施例的半导体器件的方法进行描述。
如图5所示，首先制备由单晶硅制成并且具有例如其中含有p型掺杂剂的p型区域PSR的半导体衬底SUB。普通光刻（曝光技术和显影技术）用于在半导体衬底SUB的两个主表面中的一个MS上形成光致抗蚀剂图案PHR，其中在平面图中观察光致抗蚀剂PHR时，开口制作在将要形成元件隔离绝缘膜LS的区域中。
如图6所示，例如，通过普通LOCOS或STI工艺，例如硅氧化物膜的（上面描述的）元件隔离绝缘膜LS形成在与光致抗蚀剂PHR中的开口对应的主表面MS的区域中。
接下来，移除光致抗蚀剂PHR，然后在基本整个主表面MS上形成具有例如10至50nm（含10和50nm）厚度的硅氧化物膜，该步骤未被示出。再次参照图6，接下来，普通光刻用于形成光致抗蚀剂PHR的图案，其中在平面图中观察光致抗蚀剂PHR时，开口制作在将要形成高击穿电压p型漂移层HPDF的区域中。
如图7所示，通过普通离子注入方法，以50至300keV（含50和300keV）的能量多次将例如硼（B）的掺杂剂离子从表面MS以上注入到主表面MS中。结果，形成（如上所述的）高击穿电压p型漂移层HPDF。随后，通过离子注入方法，以500keV至2MeV（含500keV和2MeV）的能量将磷（P）的掺杂剂离子从表面MS以上注入到主表面MS中。结果，形成局部n型掩埋区域RBN。
接下来，移除（用于形成高击穿电压p型漂移层HPDF和局部n型掩埋区域RBN的）光致抗蚀剂PHR，然后普通光刻用于形成光致抗蚀剂PHR的图案，其中当在平面图中观察该光致抗蚀剂PHR时，开口制作在将要形成n型掩埋层NI的区域中。
如图8所示，通过离子注入方法，以1至5MeV（含1和5MeV）的能量将例如磷（P）的掺杂剂离子从表面MS之上注入到主表面MS中。结果，在半导体衬底SUB内且在p型区域PSR的主表面MS侧（上侧）形成（如上所述的）n型掩埋层NI。在该步骤中同时形成的n型掩埋层NI是：高击穿电压pMOSFET区域中的n型掩埋层NI（第一n型半导体层）；以及在高击穿电压nMOSFET区域中的n型掩埋层NI（第二n型半导体层）。
接下来，移除（用于n型掩埋层NI的）光致抗蚀剂PHR，然后普通光刻用于形成光致抗蚀剂PHR的图案，其中当在平面图中观察该光致抗蚀剂PHR时，开口制作在将要形成n型阱区域LNW的区域中。
如图9所示，通过离子注入方法，以150至2000keV（含150和2000keV）的能量将例如磷（P）的掺杂剂离子从表面MS之上注入到主表面MS中，并且进一步以20至50keV（含20和50keV）的能量将硼（B）的掺杂剂离子注入到主表面MS。结果，形成（以上描述的）n型阱区域LNW。
接下来，移除（用于形成n型阱区域LNW的）光致抗蚀剂PHR，然后普通光刻用于形成光致抗蚀剂PHR的图案，其中当在平面图中观察该光致抗蚀剂PHR时，开口制作在将要形成p型阱区域LPW的区域中。
如图10所示，通过离子注入方法，以20至1000keV（含20和1000keV）的能量将例如硼（B）的掺杂剂离子从表面MS之上注入到主表面MS中。结果，形成（以上描述的）p型阱区域LPW。
接下来，移除（用于形成p型阱区域LPW的）光致抗蚀剂PHR，然后移除先前在基本整个主表面MS上形成的硅氧化物膜。接下来，普通热氧化方法用于形成绝缘膜（GI）（即具有10至50nm（含10和50nm）厚度的硅氧化物膜）以用于形成栅极绝缘膜GI。普通CVD（化学气相沉积）方法用于形成多晶硅膜（GE），以用于形成栅极电压施加区域GE。
此外，普通光刻用于在多晶硅膜（GE）上形成光致抗蚀剂PHR的图案，其中，当在平面图中观察该光致抗蚀剂PHR时，开口制作在将要移除绝缘膜（GI）和多晶硅膜（GE）的区域中。
如图11所示，图10中的光致抗蚀剂PHR图案用作光掩模以通过普通方式来刻蚀绝缘膜（GI）和多晶硅膜（GE），以形成作为膜GI的栅极绝缘膜和作为区域GE的栅极电压施加区域。
接下来，移除（用于形成栅极绝缘膜GI和其它部分的）光致抗蚀剂PHR，然后普通光刻用于形成光致抗蚀剂PHR的图案，其中，开口不仅制作在当在平面图中观察光致抗蚀剂PHR时将要形成低浓度n型区域NNR的区域中而且还制作在当在平面图中观察光致抗蚀剂PHR时叠置在栅极电压施加区域GE上的区域中。
如图12所示，通过普通离子注入方法，以50至200keV（含50和200keV）的能量将例如磷（P）的掺杂剂离子从表面MS注入到主表面MS中。结果，形成（以上描述的）低浓度n型区域NNR。
接下来，移除（用于形成低浓度n型区域NNR的）光致抗蚀剂PHR，然后通过例如CVD方法将硅氧化物膜沉积在基本整个主表面MS上，以覆盖栅极电压施加区域GE等的上表面。该硅氧化物膜的厚度优选地从30到300nm（含30和300nm）。此后，硅氧化物膜被回蚀，由此形成侧壁绝缘膜SW，以覆盖栅极电压施加区域GE和栅极绝缘膜GI的表面。通过前述步骤，形成栅极电极G。
如图13所示，普通光刻用于形成光致抗蚀剂PHR的图案，其中当在平面图中观察该光致抗蚀剂PHR时，开口制作在将要形成n型掺杂剂区域NR的区域中。
如图14所示，通过离子注入方法，以30至70keV（含30和70keV）的能量将例如砷（As）的掺杂剂离子从表面MS之上注入到主表面MS中。结果，形成（以上描述的）n型掺杂剂区域NR。以此方式，形成从其引出高击穿电压nMOSFET的漏极电极D和源级电极S的（n型）掺杂剂区域以及从其引出高击穿电压pMOSFET的基极电势B的（n型）掺杂剂区域。
此外，移除（用于形成n型掺杂剂区域NR的）光致抗蚀剂PHR，然后普通光刻用于形成光致抗蚀剂PHR的图案，其中，当在平面图中观察该致抗蚀剂PHR时，开口制作在将要形成p型掺杂剂区域PR的区域中。此后，通过离子注入方法，以20至60keV（含20和60keV）的能量将例如氟化硼（BF2）的掺杂剂离子从表面MS之上注入到主表面MS中。结果，再次参照图2，形成（以上描述的）p型掺杂剂区域PR。以此方式，形成从其引出高击穿电压pMOSFET的漏极电极D和源级电极S的（p型）掺杂剂区域以及从其引出高击穿电压nMOSFET的基极电势B的（p型）掺杂剂区域。结果，形成了p型晶体管PTR和n型晶体管NTR。
就在上述离子注入方法中的每个用于注入所考虑的掺杂剂，由此形成所考虑的区域之后，半导体衬底SUB经历普通热处理以使所形成的区域进入稳定状态。通过每个上述步骤，形成高击穿电压pMOSFET和高击穿电压nMOSFET，同时还形成构成图1中的低电压逻辑电路和其它部分的各MOSFET组元，该情形在任何一幅附图中均未示出。
以下将参照示出涉及本实施例的技术的图15来描述该实施例的效果和优点。
如图15所示，通过与图2所示相同的方式，形成作为与实施例相关的技术的高击穿电压模拟I/O电路的区域具有高击穿电压pMOSFET和高击穿电压nMOSFET。然而，在图15中，在从其引出每个p型晶体管PTR的漏极电极D的p型掺杂剂区域PR正下方，没有布置局部n型掩埋区域RNB。图15中的结构在该点不同于图2所示的结构。然而，在其它点，图15中的结构等同于图2中的结构；因此，在图15中，用相同的附图标记指示与图2相同的构成元件。不重复描述相同元件。
在图15的结构中，以与该实施例中相同的方式，通过离子注入方法形成n型掩埋层NI、n型阱区域LNW、高击穿电压p型漂移层HPDF以及其它部分中的每个。因此，在此情况下，可以使得制造成本低于例如上述公开（专利文献1）中所描述的那样通过外延生长来形成半导体层的情况。
然而，如图15已经示出的那样，在该结构中，可以在图15中沿垂直方向布置的高击穿电压p型漂移层HPDF、在层HPDF正下方的n型掩埋层NI和在层NI正下方的p型区域PSR之间生成寄生pnp双极晶体管。特别地，在反向再生电流从电机或某些其它部件流入到从其引出漏极电极D的区域中的情况下，当该寄生pnp双极晶体管起作用时产生以下可能性：反向再生电流作为泄漏电流部分地朝向与双极晶体管的连接器对应的p型区域PSR（半导体衬底SUB）流动，从而该MOSFET周围的元件出故障，或p型晶体管PTR被热击穿。
为了抑制朝向p型区域PSR（在图15中向下）流动的泄漏电流，优选的是增大n型掩埋层NI中的掺杂剂浓度（其用作双极晶体管的基极），或增大n型掩埋层NI的（图15中的垂直方向上的）厚度。可以通过增加注入到n型掩埋层NI中的离子的剂量或将多步骤注入应用于n型掩埋层NI来实现该方式。然而，当该处理应用于图15中的结构时，虽然减小了寄生晶体管对每个p型晶体管PTR的影响，但提升了寄生npn双极晶体管的作用；在从其引出n型晶体管NTR的源级电极的n型掺杂剂区域NR和低浓度n型区域NNR、在区域NNR正下方的p型阱区域LPW以及在区域LPW正下方的n型掩埋层NI中生成寄生npn双极晶体管。这是因为，作为npn双极晶体管的发射极的n型掩埋层NI中的n型掺杂剂浓度变高，或n型掩埋层NI变厚。由于n型晶体管NTR的寄生双极晶体管容易地起作用，所以寄生晶体管可能通过与上述相同的方式使得元件出故障。
可以例如通过仅增加p型晶体管PTR的n型掩埋层NI的厚度或通过增加其中的掺杂剂浓度来解决上述问题。然而，为了实现该方式，必须另外制备一个光掩模。因此，制造成本会增加。
因此，如该实施例中实现的那样（图2），局部n型掩埋区域RBN布置为接触n型掩埋层NI，由此在图15中寄生pnp双极晶体管容易起作用的区域中基本上在厚度方面增大作为基极的n型掺杂剂区域。因此，在该区域中，寄生pnp双极晶体管不易起作用。相应地，该实施例的半导体器件使得可以抑制因寄生双极晶体管的作用导致的外围电路故障、以及p型晶体管PTR的热击穿。当在从其引出高击穿电压p型晶体管PTR的漏极电极D的区域（区域：p型掺杂剂区域PR和高击穿电压p型漂移层HPDF）正下方的位置（即，当在平面图中观察半导体器件时，使层RBN的外周与从其引出漏极电极D的区域的外周一致的位置）处布置局部n型掩埋层RBN以具有与从其引出漏极电极D的区域相同的二维形状时，这种有利效果进一步增加。这是因为，通过这样的事实来形成寄生双极晶体管：在图2中沿垂直方向依次布置p型区域、n型区域和p型区域。
尤其当半导体器件具有高击穿电压pMOSFET和高击穿电压nMOSFET并且进一步地这些MOSFET具有公共的相同层（在该实施例中，n型掩埋层NI）时，该实施例中的局部n型掩埋区域RBN可得到非常有利的使用。如上所述，这是因为采用该实施例的形式以避免可能通过增加高击穿电压nMOSFET的n型掩埋层NI中的n型掺杂剂的浓度和n型掩埋层NI的厚度而在高击穿电压nMOSFET中导致的不利情况（寄生npn双极晶体管的作用的提升）。
在该实施例中，局部n型掩埋区域RBN布置为耦合到布置成在沿主表面MS的方向上跨过高击穿电压p型漂移层HPDF彼此相对（在图2中的高击穿电压p型漂移层HPDF的右侧和左侧）的n型阱区域的部分或区段。因此，例如，接触图2中的高击穿电压p型漂移层HPDF的下侧的p型区域PSR不导致高击穿电压p型漂移层HPDF与n型掩埋层NI之间的任何连接。因此，可以抑制泄漏电流流动到高击穿电压p型漂移层HPDF与层HPDF正下方的n型掩埋层NI之间（当反向再生电流流动到漏极区域中时，电流从高击穿电压p型漂移层HPDF朝向n型掩埋层NI流动）。因此，可以抑制p型晶体管PTR的热击穿和外围电路的故障。
如该实施例中实现的那样，局部n型掩埋区域RBN出现得比n型掩埋层NI更靠近主表面MS，由此可以使高击穿电压p型漂移层HPDF与在层HPDF正下方的n型掩埋层NI之间的距离更短。结果，因此可以抑制泄漏电流流动到高击穿电压p型漂移层HPDF与在层HPDF正下方的n型掩埋层NI之间（当反向再生电流流动到漏极区域中时，电流从高击穿电压p型漂移层HPDF朝向n型掩埋层NI流动）。因此，可以抑制p型晶体管PTR的热击穿和外围电路的故障。
此外，在制造该实施例的方法中，同一光掩模用于（顺时间连续地）形成高击穿电压p型漂移层HPDF和局部n型掩埋区域RBN，以使得可以减少制造工艺所需的时间和成本。如上所述，局部n型掩埋区域RBN和高击穿电压p型漂移层HPDF具有相同的二维形状，此外，局部n型掩埋区域RBN布置在高击穿电压p型漂移层HPDF的正下方，以使得当在平面图中观察时二者的外周彼此完全一致。因此，使用同一光掩模，可以容易地形成局部n型掩埋区域RBN和高击穿电压p型漂移层HPDF。
在此，将该实施例与现有技术进行比较。在例如上述公开的技术中，必须单独地使用专用于形成掩埋层的一个光掩模。此外，通过外延生长来形成薄膜以覆盖掩埋层；因此，制造工艺需要很多时间和大的成本。然而，在该实施例中，可以使用用于形成高击穿电压p型漂移层HPDF的光掩模来形成局部n型掩埋区域RBN。因此，变得不需要如在该公开中所执行的那样单独准备光掩模，由此大大减少了制造工艺所需的时间和成本。
可以通过在高击穿电压p型漂移层HPDF正下方形成局部n型掩埋区域RBN以使得二者的外周在平面图中观察时彼此完全一致（二者被制造为相同的二位形状）来实现以此方式使用与用于高击穿电压p型漂移层HPDF的相同光掩模来形成局部n型掩埋区域RBN的技术。
第二实施例
图7所示步骤中的离子注入所形成的局部n型掩埋区域RBN可以通过改变用于形成区域RBN的条件而以更高的确定性来抑制高击穿电压pMOSFET（p型晶体管PTR）中的寄生双极晶体管的作用和该作用导致的进入p型区域PSR的泄漏电流（衬底泄露电流）。
具体地说，可以例如通过降低用于形成局部n型掩埋区域RBN的离子注入的能量或增大所注入的离子的剂量来以更高的确定性抑制上述作用和泄漏电流。
图16A的横轴表示用于离子注入（用于形成例如局部n型掩埋区域RBN）的能量大小，纵轴表示p型晶体管PTR之一的衬底泄漏电流比例和其击穿电压大小。衬底泄漏电流表示当电机等进入反向再生状态时流入从其引出漏极电极的p型掺杂剂区域PR的电流成分中的下列成分：通过p型晶体管PTR的寄生双极晶体管泄露到半导体衬底SUB的p型区域PSR的电流成分。
如图16A所示，由于使离子注入能量更低，所以p型晶体管PTR中的局部n型掩埋区域RBN变得更厚。结果，用作p型晶体管PTR的寄生双极晶体管的基极的区域变得更厚。因此，p型晶体管PTR作为双极晶体管的功能恶化，从而衬底泄漏电流的比例可降低。
图16B的横轴表示离子注入（用于形成例如局部n型掩埋区域RBN）的剂量，纵轴表示p型晶体管PTR之一的衬底泄漏电流的比例和其击穿电压的大小。
如图16B所示，由于使离子注入剂量更大，所以p型晶体管PTR中的局部n型掩埋区域RBN中的掺杂剂浓度变得更高。结果，用作p型晶体管PTR的寄生双极晶体管的基极的区域变得在掺杂剂浓度方面更高。因此，p型晶体管PTR作为双极晶体管的功能恶化，从而衬底泄漏电流的比例可降低。
如图16A和图16B已经示出，在减少离子注入能量和增加离子注入剂量的每种情况下，p型晶体管PTR的击穿电压下降。因此，期望根据p型晶体管PTR所需的规范来调整离子注入能量和离子注入剂量。
该实施例的结构特征可以适当地与第一实施例的特征组合。
第三实施例
如图17所示，该实施例中形成高击穿电压模拟I/O电路的区域基本上具有与图2所示d第一实施例中形成高击穿电压模拟I/O电路的区域相同的结构。然而，在该实施例中，局部n型掩埋区域RBN布置在n型掩埋层NI的与层NI的主表面MS相反的一侧（即图2中层NI的下侧）（即在图4中NI对应位置的右侧），以接触n型掩埋层NI。相应地，该实施例中的局部n型掩埋区域RBN布置为由半导体衬底SUB的p型区域PSR围绕（或嵌入在其中）。
此外，在该实施例中，通过基本上等同于第一实施例中所描述的方法（见图5至图14）的制造方法来形成期望的半导体器件。然而，在该实施例中，在第一实施例的图7所示的步骤中，优选的是，当形成局部n型掩埋区域RBN时将用于注入磷（P）的掺杂剂离子的能量设置为2.6至5MeV（含2.6和5MeV）的范围。以此方式，在比示出第一实施例的图7中的形成区域RBN的区域更深的区域处形成局部n型掩埋区域RBN。
在这点，图17中的结构不同于图2中的结构。然而，在其它点，图17中的结构等同于图2中的结构；因此，在图17中，与图2相同的构成元件分别标有相同的附图标记。不重复描述相同元件。
以下将描述该实施例的效果和优点。除了第一实施例的效果和优点之外，该实施例还产生以下效果和优点。
当该实施例与第一实施例相比时，局部n型掩埋区域RBN布置在距主表面MS更远（更深）的区域处。相应地，该实施例中的局部n型掩埋区域RBN比第一实施例中的局部n型掩埋区域RBN在形成区域RBN时在离子注入能量方面更高（图16A所示）。因此，如图16A的曲线图所示，使得该实施例中的p型晶体管PTR比第一实施例中的p型晶体管PTR在击穿电压改进效果方面更大。
该实施例的结构特征可以适当地与第一实施例和/或第二实施例的特征组合。
第四实施例
如图18所示，该实施例中形成高击穿电压模拟I/O电路的区域基本上具有与图2所示第一实施例中形成高击穿电压模拟I/O电路的区域相同的结构。然而，在该实施例中，局部n型掩埋区域RBN被布置在n型掩埋层NI内部。相应地，在漏极电极D的p型掺杂剂区域PR（和高击穿电压p型漂移层HPDF）正下方，该实施例中的局部n型掩埋区域RBN被布置在形成n型掩埋层NI的相同区域中。
在此情况下，通过局部n型掩埋区域RBN而使掺杂剂浓度最大的区域出现在n型掩埋层NI内。换句话说，使掺杂剂浓度最大的区域关于图18中的垂直方向出现在n型掩埋层NI出现的相同位置（相同坐标）处。
此外，在该实施例中，通过基本上等同于第一实施例中所描述的方法（见图5至图14）的制造方法来形成期望的半导体器件。然而，在该实施例中，在用于第一实施例的图7所示的步骤中，优选的是，在形成局部n型掩埋区域RBN时将用于注入磷的掺杂剂离子的能量设置为2至3.5MeV（含2和3.5MeV）的范围；上述范围中的任何能量等同于形成n型掩埋层NI时的离子注入能量。以此方式，在比示出第一实施例的图7中形成区域RBN的区域更深的区域处形成局部n型掩埋区域RBN。以此方式，在比第一实施例的图7中形成区域RBN的区域更深但比第三实施例的图17中形成区域RBN的区域更浅的区域中形成局部n型掩埋区域RBN。
在这点，图18中的结构不同于图2中的结构。然而，在其它点，图18中的结构等同于图2中的结构；因此，在图18中，与图2相同的构成元件分别标有相同的附图标记。不重复描述相同元件。
以下将描述该实施例的效果和优点。如上所述，在该实施例中，在形成n型掩埋层NI的相同位置处形成局部n型掩埋区域RBN。然而，当考虑其掺杂剂浓度分布时，该情况与局部n型掩埋区域RBN不存在的情况相比，形成局部n型掩埋区域RBN增加了在从其引出漏极电极的区域正下方的n型掺杂剂区域的厚度以及该区域中的n型掺杂剂的浓度。因此，该实施例中的局部n型掩埋区域RBN产生与其它实施例相同的效果和优点。
该实施例的结构特征可以适当地与第一实施例、第二实施例和/或第三实施例的特征组合。
上面已经以发明实施例的方式具体地描述了发明人做出的本发明。然而，本发明不限于所述实施例，而是可以修改为各种形式，只要修改后的实施例不脱离本发明的主题。