一种半导体器件的制备方法
【专利摘要】本发明涉及一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底上至少形成栅极结构；蚀刻所述半导体衬底，以在所述栅极结构的两侧形成第一沟槽；在所述栅极结构以及所述第一沟槽的侧壁上形成阻挡层，进而形成第二沟槽；执行湿法蚀刻，以平坦化所述第二沟槽的底部；去除所述阻挡层；在所述第二沟槽中沉积应力层。在本发明中在形成所述第一沟槽后，在所述沟槽的侧壁上形成阻挡层，进而形成第二沟槽，并且对所示第二沟槽的底部表面进行平坦化，降低了所述第二沟槽底部水平面粗糙度，确保了在后续工艺中沉积的应力层的表面更加光滑均一，降低所述应力层表面的粗糙度，提高SiC层的沉积品质，进而提高器件的性能以及良率。
【专利说明】一种半导体器件的制备方法
【技术领域】
[0001]本发明涉及半导体制造工艺，特别涉及一种半导体器件的制备方法。
【背景技术】
[0002]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。
[0003]现有技术中为了提高半导体器件的性能，在半导体器件中引入应力层，所述应力层影响器件中载荷子的迁移率，例如在硅中电子的迁移率随着沿电子移动方向的拉应力增加而增加，随着压应力的增加而减小，所述硅中带正点的空穴的迁移率随着沿电子移动方向的压应力增加而增加，随着拉应力的增加而减小。
[0004]随着半导体器件集成度的增加，所述应力对电子元件的影响变得更加重要，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提闻。
[0005]现有技术中在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。以SiC层作为示例说明现有技术中形成所述应力层的方法，在NMOS器件中首先提供衬底，在所述衬底上形成多个栅极结构，在栅极结构两侧的源漏中形成沟槽，然后在所述沟槽中外延生长所述SiC应力层，但是由于半导体器件的不断减小，在形成所述沟槽后，所述沟槽的底部水平面凹凸不平，从而造成沉积的SiC应力层的表面粗糙、凹凸不平，影响了器件的性能。
[0006]现有技术中虽然可以通过各种应力层提高器件的性能，但是当器件尺寸降到20nm以下时，形成的各种应力层的表面变得粗糙，严重影响了器件的性能，因此，如何在20nm尺寸下制备表面光滑均一的应力层成为提高器件性能的关键，现有技术中的各种手段还不能实现所述目的。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了有效解决上述问题，本发明提出了一种半导体器件的制备方法，包括:
[0009]提供半导体衬底，所述半导体衬底上至少形成栅极结构；
[0010]蚀刻所述半导体衬底，以在所述栅极结构的两侧形成第一沟槽；
[0011]在所述栅极结构以及所述第一沟槽的侧壁上形成阻挡层，进而形成第二沟槽；执行湿法蚀刻，以平坦化所述第二沟槽的底部；去除所述阻挡层；
[0012]在所述第二沟槽中沉积应力层。
[0013]作为优选，所述第一沟槽为深U型沟槽。
[0014]作为优选，所述第二沟槽的形成方法为:
[0015]在所述第一沟槽的侧壁和底部形成阻挡层，选择性蚀刻去除所述第一沟槽底部的阻挡层，继续蚀刻所述衬底，进而形成所述第二沟槽。
[0016]作为优选，所述选择性蚀刻选用CHF3, CF4, C4F6, C4F8, C5F8中的一种或者多种。
[0017]作为优选，选用等离子蚀刻方法继续蚀刻所述衬底，进而形成所述第二沟槽。
[0018]作为优选，所述等离子蚀刻的等离子气体功率为200W-500W，电压为100V-300V，温度 10_60°C。
[0019]作为优选，所述第二沟槽为浅沟槽，所述第二沟槽的深度在50埃以内。
[0020]作为优选，所述阻挡层为氧化物。
[0021]作为优选，所述阻挡层为Si02。
[0022]作为优选，所述阻挡层的形成方法为化学气相沉积、物理气相沉积、原子层沉积或炉管沉积法中的一种。
[0023]作为优选，选用湿法蚀刻去除所述阻挡层。
[0024]作为优选，去除所述阻挡层选用稀释的HF溶液。
[0025]作为优选，所述栅极结构包括栅极和位于所述栅极侧壁上的栅极侧墙。
[0026]作为优选,所述栅极侧墙的厚度为5_25nm。
[0027]作为优选，所述湿法蚀刻选用TAMH。
[0028]作为优选，所述TAMH的浓度为10-30%。
[0029]作为优选，所述湿法蚀刻温度在30°C以内。
[0030]作为优选,所述应力层为内嵌的SiC层。
[0031]作为优选，所述SiC层的沉积方法为原子层沉积法或者外延生长法。
[0032]在本发明中为了使内嵌的SiC层的水平面粗糙度更小，表面更加光滑均一，在形成所述第一沟槽后，在所述沟槽的侧壁上形成阻挡层，进而形成第二沟槽，并且对所示第二沟槽的底部表面进行平坦化，通过所述平坦化消除了所述第二沟槽凹凸不平的平面，降低了所述第二沟槽底部水平面粗糙度，并且使所述S1-SiC的接触面更加干净，确保了在后续工艺中沉积的应力层的表面更加光滑均一，降低所述应力层表面的粗糙度，提高SiC层的沉积品质，进而提闻器件的性能以及良率。
【专利附图】
【附图说明】
[0033]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0034]图1为包含栅极结构的衬底的剖面示意图；
[0035]图2为在衬底中形成第一沟槽的剖面示意图；
[0036]图3为在形成第二沟槽的剖面示意图；
[0037]图4为平坦化所述第二沟槽底部的剖面示意图；
[0038]图5为去除所述阻挡层后的剖面示意图；
[0039]图6是制备含表面平整的应力层器件的工艺流程图。
【具体实施方式】
[0040]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0041]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0042]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0043]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的尺寸，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0044]下面结合附图1-5对本发明的【具体实施方式】做详细的说明。
[0045]首先参照图1，提供半导体衬底101，所述衬底至少包含栅极结构102 ；
[0046]具体地，在本发明中半导体衬底101可以是以下所提到的材料中的至少一种:娃、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化娃(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明的一【具体实施方式】中优选绝缘体上娃(SOI),绝缘体上硅(SOI)包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
[0047]在半导体衬底101上形成栅极结构102，栅极结构包括位于栅极侧壁上的栅极侧墙103，具体地，栅极结构102可以包括各个材料，各个材料包含但不限于:某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约IelS到大约le22个掺杂原子的掺杂浓度)以及多晶娃金属娃化物(polycide)材料(掺杂的多晶娃/金属娃化物叠层材料)。
[0048]类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于:蒸发方法和溅射方法。通常，栅极电极102包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。
[0049]具体地，首先在半导体衬底101上形成栅极介电层(图中未示出)，然后在栅极介电层上形成栅极层。在一实施例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极介电层以及栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。栅极层的厚度以小于约1200埃为佳。
[0050]栅极层可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。栅极层的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极层的厚度为800 到 3000 埃。
[0051]在本发明的一【具体实施方式】中优选形成多晶硅栅极结构，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成多晶硅层的工艺条件包括:反应气体为硅烷(SiH4)，硅烷的流量范围可为100?200立方厘米/分钟(sccm)，如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350mTorr，如300mTorr ;反应气体中还可包括缓冲气体，缓冲气体可为氦气(He)或氮气，氦气和氮气的流量范围可为5?20升/分钟(slm),如8slm、10slm或15slm。沉积形成多晶娃层后进行图案化，以得到栅极。
[0052]接着在栅极侧壁上形成栅极侧墙(spacer) 103 ;栅极侧墙为e_SiC侧墙(e_SiCspacer)，栅极侧墙103可以为Si02、SiN, S1CN中一种或者它们组合构成。作为本实施例的一个优化实施方式，侧墙为氧化硅、氮化硅共同组成，具体工艺为:在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极侧墙103。栅极侧墙103的厚度为2-30nm，优选为5_25nm。
[0053]作为示例，在半导体衬底上还可以形成有位于栅极结构两侧且紧靠栅极结构的侧墙结构。其中，侧墙结构可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，侧墙结构是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤。
[0054]参照图2，蚀刻半导体衬底101，在栅极结构102的两侧形成第一沟槽10 ；
[0055]具体地，在本发明的一【具体实施方式】中以栅极侧墙103为掩膜蚀刻衬底，以在衬底中形成第一沟槽10，第一沟槽10为“U”型沟槽(trench)，第一沟槽为深沟槽，“U”型沟槽(trench)的深度为100-5000埃，优选为500-1000埃，其中“U”型沟槽(trench)的底部为凹凸不平的面A。
[0056]在该步骤中蚀刻可以选用干法蚀刻或者湿法蚀刻，在本发明的一【具体实施方式】中选用干法蚀刻制造工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。作为优选，选用等离子蚀刻，作为进一步的优选，选用HBr，Cl2, NF3等气体作为反应气体，通过使气体等离子化后对衬底进行蚀刻。在该蚀刻步骤反应功率为300W?400W，气压为10?30mtorr，反应时间可以根据目标器件以及蚀刻工艺的需要进行设定，并不局限于某一数值范围，在本发明的一【具体实施方式】中优选为40?60s。
[0057]在本发明的一实施例中，还可以对衬底进行加热，加热至100-400°C，然后进行等离子蚀刻,具体地,通过使惰性气体等离子化而加热衬底,使衬底的温度为200°C?400°C的蚀刻处理温度时的处理条件为:将作为惰性气体的He气体的供给流量设为50-150SCCm ；将处理腔室内的压力设为3-10Pa ;当衬底的温度达到蚀刻处理温度后，蚀刻该衬底时的处理条件为:将作为蚀刻气体的SF6气体的供给流量设为50-200SCCm ;将处理腔室内的压力设为 3-10Pa。
[0058]通过该步骤得到的沟槽水平面凹凸不平，使器件的性能降低，为了克服该问题，在本发明的一【具体实施方式】中对沟槽做了进一步的处理，首先参照图3，在栅极侧墙102和第一沟槽10的侧壁上形成阻挡层104进而形成另外一浅沟槽一第二沟槽20 ；
[0059]具体地，阻挡层104可以为氧化物，例如可以为氧化物、氮氧化物等，例如S12，选择与半导体衬底具有较大蚀刻选择比的材料，并不局限于所列举材料。作为优选，阻挡层104的厚度不大于5nm。
[0060]作为优选，阻挡层104的形成方法为在半导体衬底101上沉积一层氧化物层，所述阻挡层通过化学气相沉积(CVD)、等离子体辅助化学气相沉积(PECVD)、物理气相沉积、炉管沉积法、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成，在本发明的一【具体实施方式】中优选原子层沉积(ALD)方法或炉管沉积。沉积之后，氧化物层覆盖整个半导体衬底101，然后选择性蚀刻去除第一沟槽10底部的氧化层，以露出第一沟槽的底部。
[0061]在本发明的一【具体实施方式】中，选择性蚀刻选用CHF3, CF4, C4F6, C4F8, C5F8中的一种或者多种，该蚀刻过程中气体流量可以根据需要进行控制并不局限于某一数值范围，在此不再赘述。
[0062]在栅极侧墙103以及第一沟槽10的侧壁上形成阻挡层104之后，继续蚀刻半导体衬底101，在第一沟槽的基础上形成第二沟槽，第二沟槽的深度不能过大，第二沟槽20的深度不大于50埃。
[0063]在本发明的一【具体实施方式】中，选用等离子蚀刻方法继续蚀刻衬底，进而形成第二沟槽20，作为优选，等离子蚀刻的等离子气体功率为200W-500W，电压为100V-300V，温度10-60°C，需要说明的是，所述方法仅仅是示例性的，形成第二沟槽20的方法并不局限于该方法，只要能够实现所述目的的方法均可以用于本发明。
[0064]参照图4，执行一湿法蚀刻，以平坦化第二沟槽20的底部；
[0065]具体地，形成的第二沟槽的底部表面B仍然是凹凸不平的，为了获得光滑的水平面，在本发明的一【具体实施方式】中选用湿法平坦第二沟槽20的底部平面B，具体地，在该蚀刻过程中选用四甲基氢氧化氨(TMAH)作为蚀刻液进行蚀刻。
[0066]为了获得更加平整的表面，降低第二沟槽20水平面的粗糙度，在本发明的一【具体实施方式】中选用浓度较低的TMAH进行蚀刻，优选10-30%的TMAH进行蚀刻，更加优选15-20%的TMAH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度小于30°C，更优选20-25°C，以确保得到的凹槽的表面更加光滑均匀。
[0067]在本发明的一【具体实施方式】中TMAH浓度和温度较低的情况下，为了加快蚀刻速度，以及获得更加光滑均匀的表面，在本发明的一【具体实施方式】中在蚀刻过程中可以对蚀刻液进行搅拌，以使蚀刻液浓度更加均一。在该步骤中蚀刻速率优选为200-800nm/min，优选为200-400nm/min，以更好的控制该蚀刻过程。
[0068]通过湿法蚀刻后，平坦了凹凸不平的平面，如图4所示，第二沟槽20底部水平面粗糙度降低，水平面更加光滑均一，确保了在后续工艺中沉积的应力层的表面更加光滑均一，降低应力层表面的粗糙度，进而提高器件的性能以及良率。
[0069]参照图5，去除阻挡层104 ；
[0070]具体地，在本发明的一【具体实施方式】中可以通过干法蚀刻或者湿法剥离去除阻挡层104，优选通过湿法剥离去除阻挡层104，在本发明得一【具体实施方式】中去除所述阻挡层选用稀释的HF溶液，所述HF溶液的浓度并不局限于某一数值范围，在此不再赘述。
[0071]在执行完该步骤后，所述第二沟槽20底部表面B的粗糙度大大降低，表面光滑均一，为后续工艺步骤提供了较好的基础，接着在所述第一沟槽10和所述第二沟槽20中沉积应力材料层，具体地，根据所要形成器件的性质进行选择，例如在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。
[0072]在本发明的一【具体实施方式】中在第一沟槽的侧壁和第二沟槽中形成内嵌(embedded)的SiC层。SiC层通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或外延生长等其它先进的沉积技术形成，优选原子层沉积(ALD)方法或者外延生长。
[0073]在本发明的一实施例中，利用外延生长技术，在1000-1600°C温度下，在第二沟槽的底部外延生长SiC层，外延生长中所用源气为SiH4和C3H8,载气为H2, N2用于η型掺杂，三甲基铝(TMA)或B2H6用于P型掺杂，典型生长温度为1500?1600°C。
[0074]在器件加工时SiC不能使用扩散工艺，故离子注入对选择性掺杂十分重要，用大剂量N+或P+可形成N+SiC ;离子注入制得的P+SiC，然后进一步的在1600?1700°C下退火，可得到90%以上的激活率。
[0075]在形成内嵌SiC层之后，所述方法还可以进一步包含外延生长半导体材料，并平坦化，进而形成源漏等步骤，在此不再赘述。
[0076]在本发明中为了使内嵌的SiC层的水平面粗糙度更小，表面更加光滑均一，在形成所述第一沟槽后，在所述沟槽的侧壁上形成阻挡层，进而形成第二沟槽，并且对所示第二沟槽的底部表面进行平坦化，通过所述平坦化消除了所述第二沟槽凹凸不平的平面，降低了所述第二沟槽底部水平面粗糙度，并且使所述S1-SiC的接触面更加干净，确保了在后续工艺中沉积的应力层的表面更加光滑均一，降低所述应力层表面的粗糙度，提高SiC层的沉积品质，进而提闻器件的性能以及良率。
[0077]参照图6，其中示出了本发明所述方法的工艺流程图，具体地包括以下步骤:
[0078]步骤201提供半导体衬底，所述半导体衬底上至少形成栅极结构；
[0079]步骤202蚀刻所述半导体衬底，以在所述栅极结构的两侧形成第一沟槽；
[0080]步骤203在所述栅极结构以及所述第一沟槽的侧壁上形成阻挡层，进而形成第二沟槽；
[0081]步骤204执行湿法蚀刻，以平坦化所述第二沟槽的底部；
[0082]步骤205去除所述阻挡层；
[0083]步骤206在所述第二沟槽中沉积应力层。
[0084]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制备方法,包括: 提供半导体衬底，所述半导体衬底上至少形成栅极结构； 蚀刻所述半导体衬底，以在所述栅极结构的两侧形成第一沟槽； 在所述栅极结构以及所述第一沟槽的侧壁上形成阻挡层，进而形成第二沟槽； 执行湿法蚀刻，以平坦化所述第二沟槽的底部； 去除所述阻挡层； 在所述第二沟槽中沉积应力层。
2.根据权利要求1所述的方法，其特征在于，所述第一沟槽为深U型沟槽。
3.根据权利要求1所述的方法，其特征在于，所述第二沟槽的形成方法为: 在所述第一沟槽的侧壁和底部形成阻挡层，选择性蚀刻去除所述第一沟槽底部的阻挡层，继续蚀刻所述半导体衬底，进而形成所述第二沟槽。
4.根据权利要求3所述的方法，其特征在于，所述选择性蚀刻选用CHF3,CF4, C4F6, C4F8,C5F8中的一种或者多种。
5.根据权利要求3所述的方法，其特征在于，选用等离子蚀刻方法继续蚀刻所述衬底，进而形成所述第二沟槽。
6.根据权利要求5所述的方法，其特征在于，所述等离子蚀刻的等离子气体功率为200W-500W,电压为 100V-300V，温度 10_60°C。
7.根据权利要求1所述的方法，其特征在于，所述第二沟槽为浅沟槽，所述第二沟槽的深度在50埃以内。
8.根据权利要求1所述的方法，其特征在于，所述阻挡层为氧化物。
9.根据权利要求1或8所述的方法，其特征在于，所述阻挡层为Si02。
10.根据权利要求9所述的方法，其特征在于，所述阻挡层的形成方法为化学气相沉积、物理气相沉积、原子层沉积或炉管沉积法中的一种。
11.根据权利要求1所述的方法，其特征在于，选用湿法蚀刻去除所述阻挡层。
12.根据权利要求1或11所述的方法，其特征在于，去除所述阻挡层选用稀释的HF溶液。
13.根据权利要求1所述的方法，其特征在于，所述栅极结构包括栅极和位于所述栅极侧壁上的栅极侧墙。
14.根据权利要求9所述的方法，其特征在于，所述栅极侧墙的厚度为5-25nm。
15.根据权利要求1所述的方法，其特征在于，所述湿法蚀刻选用TAMH。
16.根据权利要求15所述的方法，其特征在于，所述TAMH的浓度为10-30%。
17.根据权利要求15所述的方法，其特征在于，所述湿法蚀刻温度在30°C以内。
18.根据权利要求1所述的方法，其特征在于，所述应力层为内嵌的SiC层。
19.根据权利要求18所述的方法，其特征在于，所述SiC层的沉积方法为原子层沉积法或者外延生长法。
【文档编号】H01L21/336GK104051263SQ201310076609
【公开日】2014年9月17日 申请日期:2013年3月11日 优先权日:2013年3月11日
【发明者】隋运奇, 韩秋华 申请人:中芯国际集成电路制造(上海)有限公司