具有非对称晶体管的静态随机访问存储器及其控制方法
【专利摘要】本申请公开了非对称晶体管、采用所述非对称晶体管的静态随机访问存储器，以及所述静态随机访问存储器的控制方法。所述非对称晶体管包括：位于晶体管第一端的第一掺杂区和位于晶体管第二端的第二掺杂区，第二端沿着第一方向与第一端相对；位于第一掺杂区和第二掺杂区之间的沟道区；以及设置于沟道区上的栅极。其中，第一掺杂区和第二掺杂区掺杂有第一类型杂质，晶体管从第一端到第二端的导通电流与从第二端到第一端的导通电流大小不同。根据本申请的装置和方法，在数据存取过程中，数据读取稳定性增强、数据写入能力提高并且漏电功耗减少。
【专利说明】具有非对称晶体管的静态随机访问存储器及其控制方法【技术领域】
[0001]本申请涉及非对称晶体管、采用所述非对称晶体管作为位线访问器件的静态随机访问存储器，以及所述静态随机访问存储器的控制方法。
【背景技术】
[0002]静态随机访问存储器(SRAM ;Static Random Access Memory)广泛应用于高性能微处理器和片上系统。片上存储器的数量在每个新的技术节点中都不断增加，以满足现代微处理器和片上系统对性能不断提高的要求。随着半导体技术节点的推进，电源电压不断降低，器件尺寸不断缩小，静态随机访问存储器(SRAM)的读数据稳定性和写操作能力被削弱。同时，大量的晶体管用于现代微处理器的静态随机访问存储器阵列中，存储器阵列因此是漏电功耗的重要来源。新型的紧凑的、稳定的、低能耗的SRAM单元因此亟待提出。
[0003]图1示出了一个标准的6晶体管SRAM单元。图1所示的6晶体管SRAM单元包括两条位线(BL和BLB)，一条字线(WL)，两个位线访问晶体管(N3和N4)，以及两个交叉耦合的反相器(由P1、P2、N1和N2组成)。在读写操作时，两个数据存储节点(节点_1和节点_2)都通过位线访问晶体管与位线直接相连。在图1所示的SRAM单元中，在读操作过程中，由于位线访问晶体管和交叉耦合的反相器中下拉晶体管之间在读周期时的分压，6晶体管SRAM单元中存储“0”的节点升高到一个比地电压高的电压值。因此6晶体管SRAM单元中的位线访问晶体管的强度应当比下拉晶体管弱，以保持足够的读数据稳定性。相反的，在写操作过程中，为了写入“0”，存储“I”的数据节点通过位线访问晶体管放电。标准6晶体管SRAM单元中的位线访问晶体管的强度应当比上拉晶体管强，以便在写操作过程中提供更快的写速度和更宽的写操作容限。由此可见，为了达到足够高的读数据稳定性和写操作容限，对于标准6晶体管SRAM单元中的位线访问晶体管存在互相冲突的尺寸要求。图2和图3分别示出了通常用作图1所示SRAM单元中位线访问晶体管的、n型对称负重叠(underlap)互连型双栅极FinFET和n型对称负重叠分立型双栅极FinFET。图2和图3所示的晶体管具有对称的栅极负重叠，其从右到左的导通电流与从左到右的导通电流大小相同。显然，上述晶体管不能满足SRAM单元中对于位 线访问晶体管的互相冲突的尺寸要求。因此，需要提供能够缓解上述尺寸冲突要求、同时提高读数据稳定性和写操作能力、并且具有更低漏电流的新型器件。
【发明内容】
[0004]根据本申请的一个方面，提供了一种非对称晶体管，包括:位于所述晶体管第一端的第一掺杂区和位于所述晶体管第二端的第二掺杂区，所述第二端沿着第一方向与所述第一端相对；位于所述第一掺杂区和所述第二掺杂区之间的沟道区；以及设置于所述沟道区上的栅极，其中，所述第一掺杂区和所述第二掺杂区掺杂有第一类型杂质，所述晶体管从所述第一端到所述第二端的导通电流与从所述第二端到所述第一端的导通电流大小不同。
[0005]根据一个实施方案，所述栅极和所述沟道区被设置为在所述沟道区两侧形成非对称的栅极负重叠，其中靠近所述第一端的栅极负重叠长度小于靠近所述第二端的栅极负重叠长度。
[0006]根据一个实施方案，所述栅极沿着所述第一方向包括功函数不同的第一部分和第二部分，所述第一部分靠近所述第一端，所述第二部分靠近所述第二端，所述第二部分的栅极功函数高于所述第一部分的栅极功函数。
[0007]根据一个实施方案，所述第二掺杂区还掺杂有第二类型杂质，从而在所述沟道区与所述第二掺杂区之间形成掺杂有第二类型杂质的额外掺杂区。
[0008]根据一个实施方案，所述第二类型杂质的掺杂浓度小于所述第一类型杂质的掺杂浓度。
[0009]根据一个实施方案，所述第二类型杂质的掺杂梯度小于所述第一类型杂质的掺杂梯度。
[0010]根据一个实施方案，所述第一类型杂质为n型、所述第二类型杂质为p型。
[0011]根据一个实施方案，所述第一类型杂质为p型、所述第二类型杂质为n型。
[0012]根据一个实施方案，所述第二掺杂区沿着所述第一方向包括掺杂浓度不同的第一子掺杂区和第二子掺杂区，其中所述第一子掺杂区靠近所述栅极，所述第二子掺杂区远离所述栅极。
[0013]根据一个实施方案，所述第二掺杂区的所述第一子掺杂区掺杂浓度低于所述第二掺杂区的所述第二子掺杂区掺杂浓度。
[0014]根据一个实施方案，所述第一掺杂区沿着所述第一方向包括掺杂浓度不同的第一子掺杂区和第二子掺杂区，其中所述第一掺杂区的所述第一子掺杂区靠近所述栅极，所述第一掺杂区的所述第二子掺杂区远离所述栅极。
[0015]根据一个实施方案，所述第一掺杂区的所述第一子掺杂区掺杂浓度低于所述第一掺杂区的所述第二子掺杂区掺杂浓度，以及所述第二掺杂区的所述第一子掺杂区掺杂浓度低于所述第二掺杂区的所述第二子掺杂区掺杂浓度。
[0016]根据一个实施方案，所述第二掺杂区的所述第一子掺杂区的掺杂区域长度大于所述第一掺杂区的所述第一子掺杂区的掺杂区域长度。
[0017]根据一个实施方案，所述晶体管为FinFET晶体管。
[0018]根据一个实施方案，所述晶体管为单栅极晶体管、互连型双栅极晶体管、分立型双栅极晶体管、三栅极晶体管或环绕栅极晶体管。
[0019]根据本申请另一个方面，提供了一种静态随机访问存储器，包括用于读写数据的第一位线和第二位线，以及至少一个静态随机访问存储器单元，所述静态随机访问存储器单元包括:反相器组，连接于供电网络与地线之间；第一位线访问器件，连接于所述第一位线与所述反相器组的第一端口之间，用于控制所述第一位线与所述第一端口之间的断开和连接，以及第二位线访问器件，连接于所述第二位线与所述反相器组的第二端口之间，用于控制所述第二位线与所述第二端口之间的断开和连接，其中所述第一位线访问器件和/或所述第二位线访问器件采用如前所述的非对称晶体管。
[0020]根据本申请再一个方面，提供了一种静态随机访问存储器，包括用于读写数据的第一位线和第二位线，以及至少一个静态随机访问存储器单元，所述静态随机访问存储器单元包括:反相器组，连接于供电网络与地线之间；第一位线访问器件，连接于所述第一位线与所述反相器组的第一端口之间，用于控制所述第一位线与所述第一端口之间的断开和连接，以及第二位线访问器件，连接于所述第二位线与所述反相器组的第二端口之间，用于控制所述第二位线与所述第二端口之间的断开和连接，其中所述第一位线访问器件和/或所述第二位线访问器件采用如前所述的非对称晶体管，并且所述第一位线访问器件和/或所述第二位线访问器件为分立型双栅极晶体管，所述分立型双栅极晶体管的一个栅极由写信号控制，同时另一个栅极由写/读信号控制。
[0021]根据一个实施方案，所述反相器组包括第一和第二上拉器件、以及第一和第二下拉器件，所述上拉器件和下拉器件构成两个交叉耦合的反相器。
[0022]根据一个实施方案，所述上拉器件和/或下拉器件可采用单栅极晶体管、互连型双栅极晶体管、分立型双栅极晶体管、三栅极晶体管或环绕栅极晶体管。
[0023]根据一个实施方案，在作为所述第一位线访问器件时，所述非对称晶体管的所述第一端连接至所述第一位线、所述第二端连接至所述第一端口 ；在作为所述第二位线访问器件时，所述非对称晶体管的所述第一端连接至所述第二位线、所述第二端连接至所述第二端口。
[0024]根据本申请又一个方面，提供了 一种对上述根据本申请再一个方面的静态随机访问存储器进行读写访问的方法，包括:在读操作时，所述写信号与所述写/读信号处于相反的逻辑状态，以使得所述第一位线访问器件和/或所述第二位线访问器件的一个栅极导通而另一个栅极保持截止；以及在写操作时，所述写信号与所述写/读信号处于相同的逻辑状态，以使得所述第一位线访问器件和/或所述第二位线访问器件的所述一个栅极和另一个栅极均导通。
[0025]根据本申请的装置和方法，在数据存取过程中，数据读取稳定性增强、数据写入能力提闻并且漏电功耗减少。
【专利附图】
【附图说明】
[0026]图1是一种6晶体管静态随机访问存储器单元的电路示意图。
[0027]图2是一种n型对称负重叠互连型双栅极FinFET (FinFET-UL-TG)的示意图。
[0028]图3是一种n型对称负重叠分立型双栅极FinFET (FinFET-UL-1G)的示意图。
[0029]图4是根据本申请一个实施方案的、n型非对称负重叠互连型双栅极FinFET(FinFET-AU-TG)的示意图。
[0030]图5是根据本申请另一个实施方案的、n型非对称负重叠分立型双栅极FinFET(FinFET-AL-1G)的示意图。
[0031]图6是根据本申请另一个实施方案的、n型双材料互连型双栅极FinFET(FinFET-DM-TG)的示意图。
[0032]图7是根据本申请另一个实施方案的、n型双材料分立型双栅极FinFET(FinFET-DM-1G)的示意图。
[0033]图8是根据本申请另一个实施方案的、n型双掺杂扩散互连型双栅极FinFET(FinFET-DD-TG)的示意图。
[0034]图9是根据本申请另一个实施方案的、n型双掺杂扩散分立型双栅极FinFET(FinFET-DD-1G)的示意图。[0035]图10是图8和9所示n型双掺杂扩散FinFET的掺杂浓度示意图。
[0036]图11是根据本申请另一个实施方案的、n型分级扩散互连型双栅极FinFET(FinFET-GD-TG)的示意图。
[0037]图12是根据本申请另一个实施方案的、n型分级扩散分立型双栅极FinFET(FinFET-GD-1G)的示意图。
[0038]图13是图11和12所示n型分级扩散FinFET的掺杂浓度示意图。
[0039]图14是根据本申请另一个实施方案的、n型非对称分级扩散互连型双栅极FinFET(FinFET-AGD-1G)的示意图。
[0040]图15是根据本申请另一个实施方案的、n型非对称分级扩散分立型双栅极FinFET(FinFET-AGD-1G)的示意图。
[0041]图16是图14和15所示n型非对称分级扩散FinFET的掺杂浓度示意图。
[0042]图17是根据本申请另一个实施方案的、具有非对称位线访问晶体管的静态随机访问存储器单元的电路示意图。
[0043]图18是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-AU-TG)的电路不意图。
[0044]图19是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-DD-TG)的电路不意图。
[0045]图20是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-DM-TG)的电路不意图。
[0046]图21是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-GD-TG)的电路不意图。
[0047]图22是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-AGD-TG)的电路不意图。
[0048]图23是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-AU-TG-1)的电路不意图。
[0049]图24是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-DD-TG-1)的电路不意图。
[0050]图25是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-DM-TG-1)的电路不意图。
[0051]图26是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-GD-TG-1)的电路不意图。
[0052]图27是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-AGD-TG-1)的电路示意图。
[0053]图28是根据本申请另一个实施方案的、具有非对称位线访问晶体管的静态随机访问存储器单元的电路示意图。
[0054]图29是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-AU-1G)的电路不意图。
[0055]图30是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-DD-1G)的电路不意图。[0056]图31是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-DM-1G)的电路不意图。
[0057]图32是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-GD-1G)的电路不意图。
[0058]图33是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-AGD-1G)的电路不意图。
[0059]图34是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-AU-1G-1)的电路不意图。
[0060]图35是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-DD-1G-1)的电路不意图。
[0061]图36是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-DM-1G-1)的电路不意图。
[0062]图37是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-GD-1G-1)的电路不意图。
[0063]图38是根据本申请另一个实施方案的静态随机访问存储器单元(SRAM-AGD-1G-1)的电路示意图。
[0064]图39示出了根据本申请一个示例的FinFET静态随机访问存储单元的读操作静态噪声容限的实验结果。
[0065]图40示出了根据本申请一个示例的FinFET静态随机访问存储单元的写操作容限的实验结果。
[0066]图41示出了根据本申请一个示例的FinFET静态随机访问存储单元的漏电功耗的
实验结果。
【具体实施方式】
[0067]以下将以本申请所属领域的普通技术人员能够容易实施的方式，参照附图对本申请的多个实施方案进行详细说明。以下说明仅为示例性的而非限制性的，本申请不应解释为仅限于本文中说明的实施方案，在不脱离本申请的思想及技术范围的情况下应理解为包括所有变更、等同物以及替代物。
[0068]本申请所使用的术语仅以说明特定实施方式而使用，并不用于对发明构成限制。例如，本申请中“包括”、“具备”或“具有”等术语，应理解为仅用于阐明存在着所述的特定数字、步骤、动作、组成要素、部件或者其结合，并不是预先排除一个或一个以上的其它特征、数字、步骤、动作、组成要素、部件或其结合的存在或附加的可能性。
[0069]本文中采用了 “左”、“右”等术语来参照附图描述多种组成要素，但是这些要素不应受限于以上术语和附图所示的方位关系。以上术语仅用于说明要素间的相对位置，并且在不脱离本申请的思想及技术范围的情况下“左”、“右”可以互换。
[0070]另外，在本文中采用第一、第二等术语说明多种组成要素，使用所述术语的目的在于区别一个组成要素与另一个组成要素，而并非构成限制。例如，在不脱离本申请范围的情况下，第一组成要素可以命名为第二组成要素，类似地，第二组成要素也可以命名为第一组成要素。[0071]除非另有说明，在此使用的所有术语，包括技术或科学术语，具有与本申请所属领域的普通技术人员通常理解的相同的含义。通常使用的词典所定义的相同的术语，应理解为与相关技术上下文所具有的含义一致，除本申请明确定义以外，不应解释成理想或过于形式的含义。
[0072]以下结合附图，对本申请的具体实施例进行详细说明。附图中相似的组成要素使用相似的附图标记，并省略对同一组成要素的重复说明。
[0073]图4是根据本申请一个实施方案的、一种新型非对称晶体管的示意图。在图4中，采用了 n型非对称负重叠互连型双栅极FinFET (FinFET-AU-TG)的结构为示例对本发明的新型非对称晶体管进行说明。可以理解的是，本申请附图和【具体实施方式】中所采用的具体器件结构和电路结构均是示例性而非限制性的，本领域技术人员可以基于本申请公开的内容，选用其他不同的设计。例如，本发明的非对称晶体管可为P型而非n型，根据栅极结构的不同可采用单栅极晶体管、双栅极晶体管(互连型或分立型)、三栅极晶体管或环绕栅极晶体管，并且可采用除FinFET之外的其他类型的晶体管，只要能够实现本申请的方案即可。
[0074]图4所示的晶体管包括由n型扩散区形成的分别位于左侧和右侧的源极/漏极、位于源极和漏极之间的未掺杂的沟道区、位于沟道区另外两侧的栅极、以及形成在栅极与沟道区之间的栅绝缘层。图4所示为互连型双栅极结构。如图4所示，根据本实施方案的非对称栅极负重叠FET在沟道左右两侧的负重叠具有不同的长度，其中栅极左侧负重叠长度小于栅极右侧负重叠长度。与图2所示的对称栅极负重叠FinFET相比，图4所示非对称栅极负重叠FinFET栅极左侧负重叠长度小于图2中对称栅极负重叠FinFET的负重叠长度，同时栅极右侧负重叠长度大于图2中对称栅极负重叠FinFET的负重叠长度。在图4所示的晶体管中，能够根据电流方向不同而产生不同大小的导通电流。而且当产生相似导通电流时，与对称负重叠栅极FinFET相比，非对称负重叠栅极FinFET产生的漏电流更小。
[0075]具体来说，当器件的左端电压高于右端时，则左端为漏极，右端为源极。由于右侧的负重叠更长，栅极边缘场不能在晶体管右侧激发足够浓度的载流子，右侧沟道电阻也因此增大。从左至右的导通电流因右侧增大的沟道电阻而减小。反之，当右端电压高于左端时，则右端为漏极，左端为源极。由于左侧的负重叠区域更小，栅极边缘场有效地调制负重叠区域以激发足够浓度的载流子，左侧沟道电阻因此减小。从而减小了漏极耗尽区右边的沟道电阻。FinFET的有效沟道电阻也因而减小。晶体管从右到左的导通电流因此相较从左到右的导通电流增大。因此在非对称栅极负重叠FinFETs器件中从右到左和从左到右的导通电流是动态调整的。此外，由于增加了沟道长度，非对称负重叠栅极FinFET比对称负重叠栅极FinFET的漏电流有所减小。由电流方向决定不同导通电流和非对称负重叠栅极FinFET减小漏电流的特性也可在非对称负重叠单栅极晶体管、非对称负重叠三栅极晶体管和非对称负重叠环绕栅极晶体管中实现。
[0076]图5示出了根据本申请另一个实施方案的、一种n型非对称负重叠分立型双栅极FinFET。除了图5中FinFET的两个独立栅极可以各自单独控制以外，图5中FinFET的器件结构与图4中的FinFET相同。在附图中，栅极_F表示前栅极。栅极_B表示后栅极。与图4中非对称负重叠互连型双栅极FinFET相似，图5中的晶体管可以根据电流方向来产生不同大小的导通电流并减小漏电流。
[0077]图6是根据本申请另一个实施方案的、一种双材料栅晶体管的示意图。在图6中，采用了 n型双材料互连型双栅极FinFET (FinFET-DM-TG)的结构为示例进行说明。与图4类似，图6所示的晶体管也包括源极/漏极、沟道区、栅极、以及栅绝缘层。图6所示的晶体管在沟道左右两侧的栅极负重叠具有相同的长度，但其栅极被分为两个部分。该栅极的两部分功函数调整为器件右边功函数高于左边。
[0078]当器件的左端电压高于右端时，左端为漏极而右端为源极。因为右边功函数高于左边，则栅极电场不能调制沟道右边以在源极一侧(器件右边)激发比左边更高的载流子浓度，因此器件右边的有效沟道串联电阻比左边有所增大。当左端为漏极时，从器件左边到右边的导通电流因此减小。
[0079]另一种情况是，当器件的右端电压高于左端时，右端为漏极而左端为源极。左边栅极边缘场有效地调制负重叠区域以激发一个高的载流子浓度。当左端为源极而右端为漏极时，器件左边的沟道串联电阻会因此减小。进而，漏极激发的沟道右边的耗尽区会减小栅极下面的沟道电阻。当右端是漏极时整个沟道串联电阻会因此减小。器件中从右到左的导通电流会因此比从左到右的有所增大。进而，增大的功函数使双材料栅极FinFET的漏电流比单材料栅极FinFET的有所减小。因此，具有双材料栅极FinFET器件中从右到左和从左到右的电流是动态调整的。这种晶体管根据电流方向产生不同大小的导通电流并减小漏电流。由电流方向决定不同导通电流和双掺杂扩散FinFET减小漏电流的特性也可在双材料单栅极晶体管，双材料三栅极晶体管和双材料环绕栅极晶体管中实现。
[0080]图7示出了根据本申请另一个实施方案的、一种n型双材料分立型双栅极FinFET。除了图7中两个独立栅极可以各自单独控制以外，图7中器件结构与图6中的相同。与图6中双材料互连型双栅极FinFET相似的是，图7中晶体管可以根据电流方向来产生不同大小的导通电流并减小漏电流。
[0081]图8是根据本申请另一个实施方案的、一种双掺杂扩散晶体管的示意图。在图8中，采用了 n型双掺杂扩散互连型双栅极FinFET (FinFET-DD-TG)的结构为示例进行说明。与图4类似，图8所示的晶体管也包括沟道区、栅极、栅绝缘层、以及由n型扩散区形成的分别位于左侧和右侧的源极/漏极。图8所示的晶体管在沟道左右两侧的栅极负重叠具有相同的长度，但在器件右边靠近沟道区处沿着n型扩散掺杂区额外增加了 p型扩散掺杂，从而在沟道区与右侧n型扩散掺杂区之间形成掺杂有p型杂质的额外掺杂区。图10示出了图8所示n型双掺杂扩散FinFET的掺杂浓度。如图10所示，p型掺杂浓度比n型掺杂浓度低。而P型掺杂的掺杂梯度高于n型。器件右边的p型掺杂因此扩展到朝向器件左边的栅极下方。
[0082]当器件的左端电压高于右端时，左端为漏极而右端为源极。由于右边沟道掺杂高于左边，栅极电场不能调制沟道右边以在源极端(器件右边)产生一个高的载流子浓度。器件右边的有效沟道串联电阻比左边有所增大。当左端为漏极时器件中从左到右的导通电流也因此减小。
[0083]另一种情况是，当器件的右端电压高于左端时，右端为漏极而左端为源极。器件左边没有采用额外的P型掺杂。左边栅极电场边缘场有效地调制负重叠区域以激发一个高的载流子浓度。与右端为源极时相比，当左端为源极时器件左边沟道串联电阻减小。进而，沟道右边漏极激发的耗尽区减小了栅极下方P型掺杂区的沟道电阻。当右端为漏极端时整个沟道串联电阻会因此减小。器件从右到左的导通电流比从左到右的有所增大。因此具有双掺杂扩散区的FinFET器件中从右到左和从左到右的电流是动态调整的。此外，与单一掺杂FinFET相比，由于抬高了势垒使双掺杂扩散FinFET的漏电流有所减少。因此这种晶体管可以根据电流方向来产生不同大小的导通电流并减小漏电流。由电流方向决定不同导通电流和双掺杂扩散FinFET减小漏电流的特性也可在双掺杂扩散单栅极晶体管，双掺杂扩散三栅极晶体管和双掺杂扩散环绕栅极晶体管中实现。
[0084]图9示出了根据本申请另一个实施方案的、一种双掺杂扩散分立型FinFET。除了图9中两个独立栅极可以各自单独控制以外，图9中器件结构与图8中器件相同。与图8中双材料互连型双栅极FinFET相似的是，图9中晶体管可以根据电流方向来产生不同大小的导通电流并减小漏电流。
[0085]图11是根据本申请另一个实施方案的、一种分级扩散晶体管的示意图。在图11中，采用了 n型分级扩散互连型双栅极FinFET(FinFET-GD-TG)的结构为示例进行说明。与图4类似，图11所示的晶体管也包括沟道区、栅极、栅绝缘层、以及由n型扩散区形成的分别位于左侧和右侧的源极/漏极。图11所示的晶体管在沟道左右两侧的栅极负重叠具有相同的长度，但其右扩散区掺杂浓度分为两个不同掺杂等级。图13是图11中n型分级扩散FinFET的掺杂浓度示意图。如图13所示，右扩散区近栅极处扩散浓度低而在右方其他区域闻。
[0086]当器件的左端电压高于右端时，左端为漏极而右端为源极。由于栅极右边扩散掺杂低于左边，栅极电场不能调制沟道右边以在源极(器件右边)激发足够大的载流子浓度。器件右边有效沟道串联电阻比左边有所增大。因此当左端为漏极时器件中从左到右的导通电流因右边较高的沟道电阻而减小。
[0087]另一种情况是，当器件的右端电压高于左端时，右端为漏极而左端为源极。栅极左边扩散区掺杂浓度高于栅极右边。左边栅极边缘场有效地调制负重叠区域以激发足够的载流子浓度。与右端为源极时相比，当左端为源极时器件左边沟道串联电阻因此减小。进而沟道右边漏极激发的耗尽区减小了栅极右边低掺杂区的沟道电阻。当右端是漏极时，整个沟道串联电阻因此减小。器件中从右到左的导通电流因此比从左到右的有所增大。因此具有分级扩散FinFET器件中从右到左和从左到右的电流是动态调整的。此外，由于抬高了势垒，分级扩散FinFET的漏电流比对称FinFET有所减小。因此这种晶体管可以根据电流方向来产生不同大小的导通电流并减小漏电流。由电流方向决定不同导通电流和分级扩散FinFET减小漏电流的特性也可在分级扩散单栅极晶体管，分级扩散三栅极晶体管和分级扩散环绕栅极晶体管中实现。
[0088]图12示出了根据本申请另一个实施方案的、一种n型分级扩散分立型双栅极FinFET。除了图12中两个独立栅极可以各自单独控制以外，图12中器件结构与图11中器件相同。与图11中分级扩散互连型双栅极FinFET相似的是，图12中晶体管可以根据电流方向来产生不同大小的导通电流并减小漏电流。
[0089]图14是根据本申请另一个实施方案的、一种非对称分级扩散晶体管的示意图。在图14中，采用了 n型非对称分级扩散互连型双栅极FinFET (FinFET-AGD-1G)的结构为示例进行说明。与图4类似，图14所示的晶体管也包括沟道区、栅极、栅绝缘层、以及由n型扩散区形成的分别位于左侧和右侧的源极/漏极。图14所示的晶体管在沟道左右两侧的栅极负重叠具有相同的长度，但每个扩散区的掺杂浓度分为两个不同的掺杂等级。图16是图14所示n型非对称分级扩散FinFET的掺杂浓度示意图。如图16所示，每个扩散区的近栅极处掺杂浓度低，而左部扩散区的最左侧和右部扩散区的最右侧掺杂浓度高，同时器件右侧高扩散掺杂区域离栅极比左侧远，即栅极右边低扩散掺杂区域长度相比于左边较长。
[0090]当器件的左端电压高于右端时，左端为漏极而右端为源极。由于与左侧相比，器件右侧高浓度扩散掺杂区域距离栅极远，栅极电场不能调制沟道右边以在源极一侧(器件的右边)激发足够的载流子浓度。器件右边有效沟道串联电阻比左边有所增大。当左端为漏极时，器件中从左到右的导通电流因右边较高的沟道电阻而减小。
[0091]另一种情况是，当器件的右端电压高于左端时，右端为漏极而左端为源极。与右侧相比，栅极左侧高浓度扩散掺杂区域距离栅极更近。左边栅极边缘场有效地调制低掺杂区域以激发足够载流子浓度。与右端为源极时相比，当左端为源极时器件左边沟道串联电阻因此减小。进而沟道右边漏极激发的耗尽区减小了栅极右边低掺杂区域的沟道电阻。当右端为漏极时整个沟道串联电阻因此而减小。器件中从右到左的导通电流也因此比从左到右有所增大。因此具有非对称分级扩散FinFET器件中从右到左和从左到右的电流是动态调整的。此外，由于抬高了势垒非对称分级扩散FinFET的漏电流比对称FinFET有所减小。因此这种晶体管可以根据电流方向来产生不同大小的导通电流并减小漏电流。由电流方向决定不同导通电流和非对称分级扩散FinFET减小漏电流的特性也可在非对称分级扩散单栅极晶体管，非对称分级扩散三栅极晶体管和非对称分级扩散环绕栅极晶体管中实现。
[0092]图15示出了根据本申请另一个实施方案的、一种n型非对称分级扩散分立型双栅极FinFET。除了图15中两个独立栅极可以各自单独控制以外，图15中器件结构与图14中相同。与图14中非对称分级扩散互连型双栅极FinFET相似的是，图15中晶体管可以根据电流方向来产生不同大小的导通电流并减小漏电流。
[0093]上文中分别结合示例性实施方案对本申请的非对称负重叠晶体管(如图4和5所示)、双材料栅晶体管(如图6和7所示)、双掺杂扩散晶体管(如图8和9所示)、分级扩散晶体管(如图11和12所示)和非对称分级扩散晶体管(如图14和15所示)进行了说明。根据本申请，上述各个实施方案的结构可彼此进行结合，其各种组合所获得的结构均在本申请要求保护的范围内。
[0094]举例来说，根据本申请另一个实施方案，本发明的晶体管可同时具有图4所示的非对称负重叠结构和图6所示的双材料栅结构。即，晶体管的栅极和沟道区被设置为在沟道区两侧形成非对称的栅极负重叠，其中栅极左侧负重叠长度小于栅极右侧负重叠长度，并且栅极被分为两个部分，右部分栅极功函数高于左部分栅极功函数。根据本申请另一个实施方案，本发明的晶体管可同时具有图4所示的非对称负重叠结构、图6所示的双材料栅结构以及图8所示的双掺杂扩散结构。即，晶体管的栅极左侧负重叠长度小于栅极右侧负重叠长度，并且栅极右部分栅极功函数高于左部分栅极功函数，同时晶体管右边靠近沟道区处沿着n型扩散掺杂区额外增加了 p型扩散掺杂，从而在沟道区与右侧n型扩散掺杂区之间形成掺杂有P型杂质的额外掺杂区。根据本申请另一个实施方案，本发明的晶体管可同时具有图4所示的非对称负重叠结构、图6所示的双材料栅结构、图8所示的双掺杂扩散结构以及图11所示的分级扩散结构。即，晶体管的栅极左侧负重叠长度小于栅极右侧负重叠长度，栅极右部分栅极功函数高于左部分栅极功函数，同时晶体管沟道区与右侧n型扩散掺杂区之间形成掺杂有P型杂质的额外掺杂区，并且右侧n型扩散掺杂区掺杂浓度分为两个不同掺杂等级，近栅极处扩散浓度低而在右方其他区域高。根据本申请另一个实施方案，本发明的晶体管可同时具有图4所示的非对称负重叠结构、图6所示的双材料栅结构、图8所示的双掺杂扩散结构以及图14所示的非对称分级扩散结构。即，晶体管的栅极左侧负重叠长度小于栅极右侧负重叠长度，栅极右部分栅极功函数高于左部分栅极功函数，同时晶体管沟道区与右侧n型扩散掺杂区之间形成掺杂有p型杂质的额外掺杂区，并且左右两侧n型扩散掺杂区的掺杂浓度均分为两个不同掺杂等级，每个扩散区的近栅极处掺杂浓度低，而左部扩散区的最左侧和右部扩散区的最右侧掺杂浓度高，同时器件右侧高扩散掺杂区域离栅极比左侧远，即栅极右边低扩散掺杂区域长度相比于左边较长。
[0095]以上仅对几种可能的组合结构进行了示例性说明，本领域技术人员基于本申请所记载的内容，可得知其他各种可能的组合结构，因此在此不再一一列举。上述各种可能的结构均在本发明的精神和范围内。
[0096]以上以非对称晶体管中从右到左导通电流比从左到右导通电流大的结构为例进行了说明，但如前文所述，本文中的“左”、“右”仅用于说明要素间的相对位置，本领域技术人员可以理解的是，将上文中晶体管结构中的“左”、“右”进行互换、以使得晶体管中从右到左导通电流比从左到右导通电流小也同样在本申请要求保护的范围内。本文中不再对其
列举。
[0097]图17示出了根据本申请另一个实施方案的、具有非对称位线访问晶体管的静态随机访问存储器单元。如图17所示，静态随机访问存储器单元1000包括用于读写数据的两条位线BL和BLB、一条字线WL、两个位线访问器件100和300、以及由两个交叉耦合的反相器组成的反相器组200。反相器组200连接于供电网络与地线之间，并通过两个数据存储节点(节点_1和节点_2)分别连接至位线访问晶体器件100和300，从而分别与位线BL和BLB相连。反相器组200包括上拉器件210和230、以及下拉器件220和240，所述上拉器件和下拉器件构成两个交叉耦合的反相器。
[0098]根据本实施方案，图17中的静态随机访问存储器单元采用了本发明的非对称晶体管作为位线访问晶体管。根据本申请的一个实施方案，非对称晶体管的左侧连接于位线、右侧连接于数据存储节点，从而当存储器单元工作时，从位线流到数据存储节点的电流小于从数据存储节点流到位线的电流。显然，当采用与附图所示结构左右相反的非对称晶体管(即晶体管中从右到左导通电流比从左到右导通电流小)时，将采用非对称晶体管的右侧连接于位线、左侧连接于数据存储节点的连接方式，从而当存储器单元工作时，仍然使得从位线流到数据存储节点的电流小于从数据存储节点流到位线的电流。位线访问晶体管可由如前文所介绍的非对称负重叠晶体管、双材料栅晶体管、双掺杂扩散晶体管、分级扩散晶体管、非对称分级扩散晶体管、或上述具有组合结构的非对称晶体管实现。上述位线访问晶体管也可为单栅极晶体管，双栅极晶体管，三栅极晶体管或环绕栅极晶体管。此外，单栅极晶体管，双栅极晶体管(互连型或分立型)，三栅极晶体管或环绕栅极晶体管均可用于上拉和下拉晶体管。当上拉晶体管由双栅极晶体管(分立型)实现时，该分立型上拉晶体管的一个栅极与供电网络连接而另一栅极由数据存储节点控制。当下拉型晶体管由双栅极晶体管(分立型)实现时，该分立型下拉晶体管的一个栅极接地而另一栅极由数据存储节点控制。
[0099]图18至图27展示了在图17所示静态随机访问存储器单元中分别采用上文所描述的本发明的非对称晶体管作为位线访问晶体管的10个具体示例。[0100]其中，图18至图22展示了 5个典型的具有互连型双栅极FinFET非对称位线访问晶体管的静态随机访问存储器单元(SRAM-AU-TG，SRAM-DD-TG, SRAM-DM-TG, SRAM-GD-TG和SRAM-AGD-TG)的示例。如图所示，两个位线访问器件100和300分别采用非对称晶体管N3和N4，上拉器件210和230分别采用晶体管Pl和P2，下拉器件220和240分别采用晶体管NI 和 N2。
[0101]可以理解的是，本文中示出的具体电路均是示例性而非限制性的，本领域技术人员可以基于本申请公开的内容，根据不同的设计期望选用其他不同的具体电路设计。例如，写位线访问器件、上拉器件和下拉器件可为单个器件(如单个晶体管)或者器件网络(如多个晶体管构成的网络)。反相器组可采用其他不同的电路结构。本领域技术人员基于本申请所记载的内容，可以得知上述各种可能的存储器单元的具体结构，因此本文中不再一一列举。
[0102]在图18中，位线访问晶体管由非对称负重叠栅极FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。为显示清楚起见，附图中非对称负重叠栅极晶体管在沟道区域用两条非对称粗线表示。对称负重叠栅极晶体管在沟道区域用两条对称粗线表示。图19中，位线访问晶体管由双掺杂扩散FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。附图中双掺杂扩散晶体管在沟道区域用实三角表示。图20中，位线访问晶体管由双材料栅极FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。附图中双材料栅极晶体管在沟道区域用空白矩形表示。图21中，位线访问晶体管由分级扩散FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。附图中分级扩散晶体管在沟道区域用L形粗线表示。图22中，位线访问晶体管由非对称分级扩散FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。附图中非对称分级扩散晶体管在沟道区域用非对称T形粗线表示。SRAM-AU-TG (图18)，SRAM-DD-TG (图19)，SRAM-DM-TG (图20)，SRAM-GD-TG (图21)和SRAM-AGD-TG (图22)被用作增强静态随机访问存储器单元的数据读取稳定性，提高数据写入能力及减少漏电功耗。
[0103]与图18至图22类似，图23至29展示了另外5个典型的具有互连型双栅极FinFET非对称位线访问晶体管的静态随机访问存储器单元(SRAM-AU-TG-1、SRAM-DD-TG-1、SRAM-DM-TG-1, SRAM-GD-TG-1和SRAM-AGD-TG-1)的示例。图23中，位线访问晶体管由互连型双栅极非对称负重叠栅极FinFET实现。上拉和下拉晶体管分别由对称分立型双栅极和对称互连型双栅极FinFET实现。图24中，位线访问晶体管由双掺杂扩散互连型双栅极FinFET实现。上拉和下拉晶体管分别由对称分立型双栅极和分立型双栅极FinFET实现。图25中，位线访问晶体管由双材料栅极互连型双栅极FinFET实现。上拉和下拉晶体管分别由对称分立型双栅极和对称互连型双栅极FinFET实现。图26中，位线访问晶体管由分级扩散互连型双栅极FinFET实现。上拉和下拉晶体管分别由对称分立型双栅极和对称互连型双栅极FinFET实现。图27中，位线访问晶体管由非对称分级扩散互连型双栅极FinFET实现。上拉和下拉晶体管分别由对称互连型双栅极和分立型双栅极FinFET实现。SRAM-AU-TG-1 (图 23)，SRAM-DD-TG-1 (图 24)，SRAM-DM-TG-1 (图 25)，SRAM-GD-TG-1 (图26)和SRAM-AGD-TG-1 (图27)被用作增强静态随机访问存储器单元的数据读取稳定性，提高数据写入能力及减少漏电功耗。
[0104]在本文中，关于存储器的控制方法将结合存储器的工作过程进行说明。以下以图18至图27中展示的10个静态随机访问存储器单元为示例对本发明存储器单元的工作过程进行描述。根据本发明的控制方法，在未被访问的单元中，字线(WL)信号保持0V。位线访问晶体管是截止状态。单元数据由交叉耦合反相器保持。位线周期性地预充为Vdd。字线信号变为Vdd时会发起一个读操作。位线访问晶体管导通。假如节点_1存储了一个“0”，位线通过N3和NI放电。因为读电流从位线流向单元的栅极存储节点，与位线相连的N3 的端点(如图 4 中 FinFET-AU-TG,图 6 中 FinFET-DM-TG,图 8 中 FinFET-DD-TG，图 11 中FinFET-GD-TG或图14中FinFET-AGD-TG的左端)为漏极。由于非对称位线访问晶体管较高的沟道串联电阻，在读操作中N3的强度变弱。因此固有的数据干扰(由N3和NI间的分压引起)将被非对称位线访问晶体管显著地减小。即新提出的非对称位线访问晶体管能增强数据读取稳定性。
[0105]在一个写操作之前，由传入的数据决定存储器阵列被访问列的一个位线放电至OV0字线信号变为Vdd来发起一个写入操作过程。位线访问晶体管导通。假如把位线上的“0”写入原本存储为“I”的节点_1，位线访问晶体管(N3)与上拉晶体管(Pl)竞争将节点_1从Vdd放电为0V。因为写电流从单元数据存储节点流向位线，与位线相连的N3的端点(如图 4 中 FinFET-AU-TG，图 6 中 FinFET-DM-TG，图 8 中 FinFET-DD-TG，图 11 中 FinFET-GD-TG或图14中FinFET-AGD-TG的左端)为源极。由于非对称位线访问晶体管减小的沟道串联电阻，N3的强度在写操作过程中被增强。即新提出的静态随机访问存储器单元的写入能力因此被提出的非对称位线访问晶体管提高。从而静态随机访问存储器的数据读取稳定性和写入能力对于晶体管尺寸的矛盾要求被这种新的静态随机访问存储器单元技术中的新的非对称位线访问晶体管所解决。
[0106]图28示出了根据本申请另一个实施方案的、具有非对称位线访问晶体管的静态随机访问存储器单元。图28所示方案与图17所示方案的区别在于，图17所示的存储器单元仅采用一条字线WL，而图28所示的存储器单元中位线访问晶体管由写信号W控制和写/读信号WR共同控制。在图28所示的实施方案中，位线访问晶体管由分立型双栅极晶体管实现。这种位线访问晶体管的一个栅极由写信号W控制，同时另一个栅极由写/读信号WR控制。在读操作时，写信号与写/读信号处于相反的逻辑状态，以使得位线访问晶体管的一个栅极导通而另一个栅极保持截止，从而使得位线访问晶体管的强度在读操作过程中变弱。在写操作时，写信号与写/读信号处于相同的逻辑状态，以使得位线访问晶体管的一个栅极和另一个栅极均导通，从而使得位线访问晶体管的强度在写操作过程中被增强。以位线访问晶体管是n型晶体管为例，在一个读操作的过程中，写/读信号WR变为Vdd而写信号W保持0V。在一个写操作的过程中，写信号W和写/读信号WR都变为Vdd。上拉或下拉晶体管可采用单栅极晶体管，双栅极晶体管(互连型或分立型)，三栅极晶体管或环绕栅极晶体管。当上拉晶体管由双栅极晶体管(分立型)实现时，该分立型上拉晶体管的一个栅极与供电网络连接而另一栅极由数据存储节点控制。当下拉型晶体管由双栅极晶体管(分立型)实现时，此分立型下拉晶体管的一个栅极接地，另一栅极由数据存储节点控制。
[0107]与图18至图27类似，图29至图38展示了在图28所示静态随机访问存储器单元中分别采用上文所描述的本发明的非对称分立型双栅极晶体管作为位线访问晶体管的10个具体示例。
[0108]其中，图29至33展示了 5个典型的具有非对称分立型双栅极位线访问晶体管的静态随机访问存储器单元(SRAM-AU-1G、SRAM-DD-1G、SRAM-DM-1G、SRAM-GD-1G 和SRAM-AGD-1G)的示例。如图所示，两个位线访问器件100和300分别采用非对称晶体管N3和N4，上拉器件210和230分别采用晶体管Pl和P2，下拉器件220和240分别采用晶体管NI 和 N2。
[0109]在图29中，位线访问晶体管由分立型双栅极非对称负重叠栅极FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。图30中，位线访问晶体管由双掺杂扩散分立型双栅极FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。图31中，位线访问晶体管由双材料分立型双栅极FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。图32中，位线访问晶体管由分级扩散分立型双栅极FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。图33中，位线访问晶体管由非对称分级扩散分立型双栅极FinFET实现。上拉和下拉晶体管由对称互连型双栅极FinFET实现。SRAM-AU-1G (图 29)、SRAM-DD-1G (图 30)、SRAM-DM-1G (图 31)、SRAM-GD-1G (图 32)和SRAM-AGD-1G (图33)被用作增强静态随机访问存储器单元的数据读取稳定性，提高数据写入能力及减少漏电功耗。
[0110]图34至38展示了另外5个典型的具有分立型双栅极FinFET非对称位线访问晶体管的静态随机访问存储器单元(SRAM-AU-1G-1、SRAM-DD-1G-1、SRAM-DM-1G-1、SRAM-GD-1G-1和SRAM-AGD-1G-1)的示例。图34中，位线访问晶体管由非对称负重叠分立型双栅极FinFET实现。上拉和下拉晶体管分别由对称分立型双栅极FinFET和对称互连型双栅极FinFET实现。图35中，位线访问晶体管由双掺杂扩散分立型双栅极FinFET实现。上拉和下拉晶体管分别由对称互连型双栅极和分立型双栅极FinFET实现。图36中，位线访问晶体管由双材料分立型双栅极FinFET实现。上拉和下拉晶体管分别由对称分立型双栅极FinFET和对称互连型双栅极FinFET实现。图37中，位线访问晶体管由分级扩散分立型双栅极FinFET实现。上拉和下拉晶体管分别由对称分立型双栅极和对称互连型双栅极FinFET实现。图38中，位线访问晶体管由非对称分级扩散分立型双栅极FinFET实现。上拉和下拉晶体管分别由对称互连型双栅极和分立型双栅极FinFET实现。SRAM-AU-1G-1(图34)、SRAM-DD-1G-1 (图 35)、SRAM_DM-1G_I (图 36)、SRAM_GD-1G_I (图 37)和 SRAM-DM-1G-1(图38)被用作增强静态随机访问存储器单元的数据读取稳定性，提高数据写入能力及减少漏电功耗。
[0111]以下以图29至图38中展示的10个静态随机访问存储器单元为示例对本实施方案存储器单元的工作过程进行描述。根据本发明的控制方法，在未被访问的单元中，写信号W和写/读信号WR保持0V。位线访问晶体管是截止状态。位线周期性地预充为Vdd。写/读信号WR变为Vdd时会发起一个读操作。在读操作过程中，分立型双栅极位线访问晶体管只有一个栅极导通。因此位线访问晶体管的强度在读操作过程中变弱。假如节点_1存储了一个“0”，位线通过N3和NI放电。因为读电流从位线流向单元数据存储节点，与位线相连的 N3 的端点(如图 5 中 FinFET-AU-1G,图 7 中 FinFET-DM-TG,图 9 中 FinFET-DD-1G,图12中FinFET-GD-1G或图15中FinFET-AGD-1G的左端)为漏极。由于非对称位线访问晶体管更高的沟道串联电阻，在读操作过程中N3的强度变弱。因此固有的数据干扰(由N3和NI间的分压引起)将被非对称位线访问晶体管显著地减小。即新提出的非对称位线访问晶体管能增强数据读取稳定性。[0112]在一个写操作之前，由传入的数据决定存储器阵列被访问列的一个位线放电至OV0写信号W和写/读信号WR都变为Vdd时才发起一个写操作过程。位线访问晶体管接通并工作在互连栅极模式。位线访问晶体管强度因此在写操作中被增强。假如把位线上的“0”写入原本存储为“I”的节点_1，位线访问晶体管(N3)与上拉晶体管(Pl)竞争将节点_1从Vdd放电为0V。因为写电流从单元数据存储节点流向位线，与位线相连的N3的端点(如图 5 中 FinFET-AU-1G,图 7 中 FinFET-DM-1G,图 9 中 FinFET-DD-1G,图 12 中 FinFET-⑶-1G或图15中FinFET-AGD-1G的左端)为源极。由于非对称位线访问晶体管减小的沟道串联电阻，N3的强度在写操作过程中被增强。即新提出的静态随机访问存储器单元的写入能力因此被提出的非对称位线访问晶体管提高。提高标准6晶体管静态随机访问存储器的数据读取稳定性和写入能力对于晶体管尺寸的矛盾要求被这种新的静态随机访问存储器单元技术所解决。
[0113]实验结果
[0114]1.读操作数据稳定性
[0115]图39示出了根据本申请一个示例的FinFET静态随机访问存储单元的读操作静态噪声容限的实验结果。实验条件为Vdd=0.8V。T=90° C。如图4所示的FinFET-AU-TG的左端与如图18所示的SRAM-AU-TG的位线相连。FinFET-AU-TG产生的读电流比图2所示的对称晶体管FinFET-UL-TG小。数据存储节点的干扰也因按非对称负重叠栅极设计的位线访问晶体管而降低。图18中的SRAM-AU-TG因此比标准对称SRAM-UL-TG增强了读操作静态噪声容限多达75% (依赖于静态随机访问存储器单元的P比)。
[0116]I1.写操作容限
[0117]图40示出了根据本申请一个示例的FinFET静态随机访问存储单元的写操作容限的实验结果。实验条件为Vdd=0.8V。T=90° C。如图40所示，当显著增强数据读取稳定性时，图18中的SRAM-AU-TG提供了与标准对称SRAM-UL-TG相似的写操作容限。
[0118]II1.漏电功耗
[0119]图41示出了根据本申请一个示例的FinFET静态随机访问存储单元的漏电功耗的实验结果。实验条件为T=90° C。如图4所示的FinFET-AU-TG产生比图2所示的对称晶体管FinFET-UL-TG更低的从器件左边到右边的漏电流。如图18所示的SRAM-AU-TG因此比标准对称SRAM-UL-TG消耗更低的漏电功耗。如图41所示，图18中的SRAM-AU-TG的漏电功耗比标准对称SRAM-UL-TG减少多达5.9% (依赖于静态随机访问存储器单元的P比)。
[0120]以上参照附图对本申请的示例性的实施方案进行了描述。本领域技术人员应该理解，上述实施方案仅仅是为了说明的目的而所举的示例，而不是用来进行限制。凡在本申请的教导和权利要求保护范围下所作的任何修改、等同替换等，均应包含在本申请要求保护的范围内。
【权利要求】
1.一种非对称晶体管，包括: 位于所述晶体管第一端的第一掺杂区和位于所述晶体管第二端的第二掺杂区，所述第二端沿着第一方向与所述第一端相对； 位于所述第一掺杂区和所述第二掺杂区之间的沟道区；以及 设置于所述沟道区上的栅极， 其中，所述第一掺杂区和所述第二掺杂区掺杂有第一类型杂质，所述晶体管从所述第一端到所述第二端的导通电流与从所述第二端到所述第一端的导通电流大小不同。
2.如权利要求1所述的非对称晶体管，其中所述栅极和所述沟道区被设置为在所述沟道区两侧形成非对称的栅极负重叠，其中靠近所述第一端的栅极负重叠长度小于靠近所述第二端的栅极负重叠长度。
3.如前述任意一项权利要求所述的非对称晶体管，其中所述栅极沿着所述第一方向包括功函数不同的第一部分和第二部分，所述第一部分靠近所述第一端，所述第二部分靠近所述第二端，所述第二部分的栅极功函数高于所述第一部分的栅极功函数。
4.如前述任意一项权利要求所述的非对称晶体管，其中所述第二掺杂区还掺杂有第二类型杂质，从而在所述沟道区与所述第二掺杂区之间形成掺杂有第二类型杂质的额外掺杂区。
5.如权利要求4所述的非对称晶体管，其中所述第二类型杂质的掺杂浓度小于所述第一类型杂质的掺杂浓度。
6.如权利要求4所述的非对称晶体管，其中所述第二类型杂质的掺杂梯度小于所述第一类型杂质的掺杂梯度。`
7.如权利要求4所述的非对称晶体管，其中所述第一类型杂质为n型、所述第二类型杂质为P型。
8.如权利要求4所述的非对称晶体管，其中所述第一类型杂质为p型、所述第二类型杂质为n型。
9.如前述任意一项权利要求所述的非对称晶体管，其中所述第二掺杂区沿着所述第一方向包括掺杂浓度不同的第一子掺杂区和第二子掺杂区，其中所述第一子掺杂区靠近所述栅极，所述第二子掺杂区远离所述栅极。
10.如权利要求9所述的非对称晶体管，其中所述第二掺杂区的所述第一子掺杂区掺杂浓度低于所述第二掺杂区的所述第二子掺杂区掺杂浓度。
11.如权利要求9所述的非对称晶体管，其中所述第一掺杂区沿着所述第一方向包括掺杂浓度不同的第一子掺杂区和第二子掺杂区，其中所述第一掺杂区的所述第一子掺杂区靠近所述栅极，所述第一掺杂区的所述第二子掺杂区远离所述栅极。
12.如权利要求11所述的非对称晶体管，其中所述第一掺杂区的所述第一子掺杂区掺杂浓度低于所述第一掺杂区的所述第二子掺杂区掺杂浓度，以及所述第二掺杂区的所述第一子掺杂区掺杂浓度低于所述第二掺杂区的所述第二子掺杂区掺杂浓度。
13.如权利要求11所述的非对称晶体管，其中所述第二掺杂区的所述第一子掺杂区的掺杂区域长度大于所述第一掺杂区的所述第一子掺杂区的掺杂区域长度。
14.如权利要求1-13中任意一项所述的非对称晶体管，其中所述晶体管为FinFET晶体管。
15.如权利要求1-13中任意一项所述的非对称晶体管，其中所述晶体管为单栅极晶体管、互连型双栅极晶体管、分立型双栅极晶体管、三栅极晶体管或环绕栅极晶体管。
16.一种静态随机访问存储器，包括用于读写数据的第一位线和第二位线，以及至少一个静态随机访问存储器单元，所述静态随机访问存储器单元包括: 反相器组，连接于供电网络与地线之间； 第一位线访问器件，连接于所述第一位线与所述反相器组的第一端口之间，用于控制所述第一位线与所述第一端口之间的断开和连接，以及 第二位线访问器件，连接于所述第二位线与所述反相器组的第二端口之间，用于控制所述第二位线与所述第二端口之间的断开和连接， 其中所述第一位线访问器件和/或所述第二位线访问器件采用权利要求1-15中任意一项所述的非对称晶体管。
17.如权利要求16所述的静态随机访问存储器，其中所述反相器组包括第一和第二上拉器件、以及第一和第二下拉器件，所述上拉器件和下拉器件构成两个交叉耦合的反相器。
18.如权利要求17所述的静态随机访问存储器，其中所述上拉器件和/或下拉器件可采用单栅极晶体管、互连型双栅极晶体管、分立型双栅极晶体管、三栅极晶体管或环绕栅极晶体管。
19.如权利要求16至18中任意一项所述的静态随机访问存储器，其中在作为所述第一位线访问器件时，所述非对称晶体管的所述第一端连接至所述第一位线、所述第二端连接至所述第一端口 ；在作为所述第二位线访问器件时，所述非对称晶体管的所述第一端连接至所述第二位线、所述第 二端连接至所述第二端口。
20.一种静态随机访问存储器，包括用于读写数据的第一位线和第二位线，以及至少一个静态随机访问存储器单元，所述静态随机访问存储器单元包括: 反相器组，连接于供电网络与地线之间； 第一位线访问器件，连接于所述第一位线与所述反相器组的第一端口之间，用于控制所述第一位线与所述第一端口之间的断开和连接，以及 第二位线访问器件，连接于所述第二位线与所述反相器组的第二端口之间，用于控制所述第二位线与所述第二端口之间的断开和连接， 其中所述第一位线访问器件和/或所述第二位线访问器件采用权利要求1-14中任意一项所述的非对称晶体管，并且所述第一位线访问器件和/或所述第二位线访问器件为分立型双栅极晶体管，所述分立型双栅极晶体管的一个栅极由写信号控制，同时另一个栅极由写/读信号控制。
21.如权利要求20所述的静态随机访问存储器，其中所述反相器组包括第一和第二上拉器件、以及第一和第二下拉器件，所述上拉器件和下拉器件构成两个交叉耦合的反相器。
22.如权利要求21所述的静态随机访问存储器，其中所述上拉器件和/或下拉器件可采用单栅极晶体管、互连型双栅极晶体管、分立型双栅极晶体管、三栅极晶体管或环绕栅极晶体管。
23.如权利要求20至22中任意一项所述的静态随机访问存储器，其中在作为所述第一位线访问器件时，所述非对称晶体管的所述第一端连接至所述第一位线、所述第二端连接至所述第一端口 ；在作为所述第二位线访问器件时，所述非对称晶体管的所述第一端连接至所述第二位线、所述第二端连接至所述第二端口。
24.一种对如权利要求20至23中任意一项所述的静态随机访问存储器进行读写访问的方法，包括: 在读操作时，所述写信号与所述写/读信号处于相反的逻辑状态，以使得所述第一位线访问器件和/或所述第二位线访问器件的一个栅极导通而另一个栅极保持截止；以及在写操作时，所述写信号与所述写/读信号处于相同的逻辑状态，以使得所述第一位线访问器件和/或所述第二位线访`问器件的所述一个栅极和另一个栅极均导通。
【文档编号】H01L29/06GK103489914SQ201310076418
【公开日】2014年1月1日 申请日期:2013年3月11日 优先权日:2012年6月12日
【发明者】沃尔堪·库尔散, 沙伊尔弗·穆罕默德·萨拉赫丁, 焦海龙 申请人:香港科技大学