半导体结构、mosfet存储单元阵列及该阵列的形成方法
【专利摘要】本发明公开了一种半导体结构、MOSFET存储单元阵列及该阵列的形成方法，该半导体结构具有：一MOSFET；及一衬底，其容置所述MOSFET。所述MOSFET在所述衬底中具有一栅极、一源极及一漏极。围绕所述MOSFET的一第一衬底区域以应力增强剂掺杂，其中所述应力增强剂经组态以在所述MOSFET的通道中产生一张应力，且所述张应力是沿着通道宽度方向。
【专利说明】半导体结构、MOSFET存储单元阵列及该阵列的形成方法
【技术领域】
[0001] 本发明大体上是关于半导体结构，且更特定言的，是关于MOSFET结构、MOSFET存 储单元阵列及该阵列的形成方法。
【背景技术】
[0002] 阈值电压为估计MOSFET的特性的重要参数。一般而言，其可用于判定在施加了偏 压时MOSFET何时接通。对于一些非易失性存储装置（诸如，EEPR0M或闪存）而言，阈值电 压用于判定存储单元的状态以便决定所述存储单元是处于「写入」状态抑或「擦除」状态。 在晶体管密度攀升的当前趋势下，将芯片内的存储单元阈值电压的偏差最小化对于确保一 致且均一的效能为更佳的。
[0003] 阈值电压分布对于MLC(多位阶存储单元）存储单元或存储单元阵列为较重要的。 图1说明4位快闪MLC阵列的阈值电压的分布。MLC存储单元通过将晶体管的浮动栅极充 电至诸如「1」、「2」、「3」及「4」的四个不同电压电平而储存四个不同电压。因此，4位快闪 MLC存储单元可根据储存于浮动栅极中的电荷而储存四个不同写入状态。不幸的是，在已 知配置的情况下，第一状态的阈值电压Vtl或称为初始状态阈值电压通常具有较宽分布的 MLC阵列（11至14分别表示阵列中的不同存储单元的初始电压状态）且初始状态的部分可 能与第二状态重叠。初始状态与其相邻状态间的窗口损失可使得一些存储单元难以区别开 或给出错误读出信号。因此，需要有关使MOSFET半导体结构（尤其初始状态阈值电压）的 阈值电压分布变窄的改良。
【发明内容】
[0004] 电流-电压（漏极饱和电压ID对栅极电压VG)为MOSFET装置的特性。通常，斜 率可简化为由装置的通道的跨导Gm来表示。在较大Gm的情况下，Vt分布较收敛。Gm可定 义为： ,,dln
[0005] f= ^ μ ^ r,
[0006] 其中μ为在通道中行进的载子的迁移率。在理解所述特性的情况下，可通过提高 载子迁移率μ来改良装置的跨导。本发明的目标为提高MOSFET装置通道中的载子迁移率， 且因此可达成较收敛的Vt分布。
[0007] 本发明的目标为通过增强通道中的载子迁移率以便具有较收敛的阈值电压分布 来减小半导体存储单元（尤其MOSFET或非易失性存储器例如只读存储器或闪存）的阈值 电压窗口损失的方法及半导体结构。
[0008] 在一些实施例中，存储单元主要构造为：NM0S，其中电子为多数载子；及衬底，其 为P型以容置存储单元。此外，例示性地说明存储器阵列而不限制本发明的范畴。
[0009] 根据本发明，存储单元的通道处于张应力下，以使得较高载子迁移率可得以达成。 在一些实施例中，小于衬底基质原子的稳定杂质离子注入至衬底中的第一衬底区域中，其 中所述第一区域位于存储单元的通道间。
[0010] 在一些特定实施例中，所述衬底为硅，且所述杂质离子为碳。通道特定沿着存储器 阵列的字线。所述第一衬底区域位于字线间。在一些实施例中，所述张应力是沿着通道宽 度方向。
[0011] 在某些特定的实施例中，存储器阵列是一个埋入扩散阵列，其中在第一衬底区域 不存在结构如STI或L0C0S。隔离的设置是通过第一区域的离子注入来增加衬底的片电阻。
[0012] 在另一态样中，本发明提供一种用于在M0SFET存储单元的通道中产生张应力的 方法。在一些实施例中，将碳离子注入至M0SFET存储单元的硅衬底中。在注入工艺期间排 除所述存储单元的通道。在所述碳注入的后引入热工艺以便在这些通道间形成碳化硅。
【专利附图】
【附图说明】
[0013] 图1为一典型MLC存储单元阵列具有局部电荷捕捉的阈值电压分布图；
[0014] 图2为根据一个实施例的一单元M0S结构的俯视图；
[0015] 图3A为根据一个实施例的方法的流程图；
[0016] 图3B为一个实施例的M0S结构的剖面示意图；
[0017] 图4A为一个实施例的一 M0SFET存储单元具有埋入扩散阵列的俯视图；
[0018] 图4B为一个实施例的一 M0SFET存储单元阵列的剖面示意图；
[0019] 图4C为一个实施例的一 M0SFET存储单元阵列的剖面示意图；
[0020] 图5为根据一个实施例的一 MLC的阈值电压分布图。
[0021] 主要元件符号说明：
[0022] 10 M0S 结构
[0023] 40 M0SFET存储单元阵列
[0024] 100 衬底
[0025] 101 栅极
[0026] 102 源极
[0027] 103 漏极
[0028] 110 第一衬底区域
[0029] 115 通道
[0030] 305 掩模
[0031] 400 衬底
[0032] 401 栅极/字线
[0033] 402 条带/掺杂区域
[0034] 404 导电线
[0035] 405 单位M0SFET存储单元
[0036] 410 区域/掺碳区域/衬底区域
[0037] 415 张应力通道
[0038] L 长度
[0039] W 宽度
[0040] 10 M0S 结构
[0041] 40 M0SFET存储单元阵列
[0042] 100 衬底
[0043] 101 栅极
[0044] 102 源极
[0045] 103 漏极
[0046] 110 第一衬底区域
[0047] 115 通道
[0048] 305 掩模
[0049] 400 衬底
[0050] 401 栅极/字线
[0051] 402 条带/掺杂区域
[0052] 403 导电薄膜
[0053] 404 导电线
[0054] 405 单位M0SFET存储单元
【具体实施方式】
[0055] 将根据附图来描述本发明。
[0056] 下文参看附图来更全面描述本发明的实施例，这些附图形成本发明的一部分，且 以说明方式展示可实践本发明的具体例示性实施例。然而，本发明可按照许多不同形式来 体现，且不应解释为限于本文中所阐述的实施例；实际上，这些实施例经提供以使得本发明 将为全面且完整的，且将向熟习此项技术者全面传达本发明的范畴。如本文中所使用，术语 「或」为包括性「或」运算子，且等效于术语「及/或」，除非上下文另有清楚描述。此外，在 整个说明书中，「一」及「所述」的含义包括多个引用。
[0057] 存储单元阵列用作例示性结构以说明以下实施例，但不应理解为限制本发明。一 般熟习此项技术者应了解，本发明可应用于任何M0SFET结构，且在一些特定实施例中，η型 M0SFET结构为较佳的。
[0058] 图2说明M0S结构10的单位存储单元的俯视图。具有第一导电类型的衬底100 经组态以容置M0S结构10,且所述M0S结构具有栅极101、源极102及漏极103。第一衬底 区域110为围绕栅极线、源极及漏极的区域。第一衬底区域110可以是一个埋入扩散区域 且不具有任何隔离结构例如STI或L0C0S的配置。第一衬底区域110的片电阻可以利用离 子注入衬底来操纵。通常情况下，较高的片电阻是较佳的，用以保持M0S结构10与任何邻 近元件的隔离。栅极101安置在衬底上以形成M0S结构的栅极。源极102及漏极103分别 为具有第二导电类型的掺杂区域，其中所述第二类型与所述第一导电类型相反。在大于M0S 结构10的阈值电压的偏压电压施加在栅极101上时，源极102与漏极103间的所述衬底中 的通道可变得导电。所述通道具有长度L及宽度W。第一衬底区域110以应力增强剂掺杂， 其中所述增强剂的大小小于衬底基质原子。可视情况选择热退火工艺，以便形成包括衬底 基质元素及增强剂且经组态以在M0S结构10的通道中产生张应力的化合物或晶体。
[0059] 在一些实施例中，碳用作应力增强剂，且硅为衬底基质原子。处理流程可描绘于图 3A中，且图3B为沿着线AA'的M0S结构10的剖面示意图。在步骤302中，安置掩模305 以覆盖栅极101。在步骤304中，将碳离子或原子插入至第一衬底区域110中。通过诸如 离子注入或扩散的各种方式来实现将碳插入至衬底中的方法。在步骤306中，引入热退火 工艺以提供能量来在硅与碳间形成键能。在一些特定实施例中，在退火工艺的后在衬底中 形成了结晶结构碳化硅。结晶碳化硅可包括六边形（诸如，2H、4H或6H SiC)、菱形（诸如， 15R或21R SiC)或立方形（诸如，3C SiC)。新形成的SiC化合物或晶体与硅衬底间的晶 格失配在衬底中产生应力，且大体上在通道115中产生张应力。在一些实施例中，所述张应 力是沿着通道宽度方向，所述长度垂直于所述通道宽度方向。在栅极101处于足够大而使 得通道115导电的偏压下时，通道中的多数载子能够在张应力通道115中行进。因此，增强 了载子的迁移率μ。在一些实施例中，栅极101可为包括至少一电荷捕捉层及一多晶硅栅 极。在一些实施例中，电荷捕捉层可以是介电质叠层如ΟΝΟ (氧化物、氮化物、氧化物），所述 电荷捕捉层用于局部方式捕捉电荷。在一些实施例中，碳浓度介于0.5 %与2. 5 %间。在一 些实施例中，碳浓度介于1 %与1. 6 %间。
[0060] 图4Α为M0SFET存储单元阵列40的俯视图，其中存储单元阵列40具有衬底400及 多个平行导电线404。条带402描绘衬底400中的掺杂区域，其导电类型不同于衬底400。 阵列40可由多个单位M0SFET存储单元405 (虚线环形）构成。图4Β为沿着线ΒΒ'的截面 图。导电线404电耦接至存储单元405的一导电薄膜403,其中所述的导电薄膜403可作 为存储单元405的栅极，且掺杂区域402为源极或漏极。在本实施例中，存储单元401包括 一 0Ν0薄膜叠层407用来作为储存捕获电荷于两侧，以及一在导电线404与0Ν0薄膜叠层 407间的薄膜叠层407。在一些实施例中，导电线404间的区域410为掺碳的并且不具有任 何隔离结构例如STI或L0C0S的配置。第一衬底区域410的片电阻可以利用离子注入衬底 来操纵。通常情况下，较高的片电阻是较佳的，用以维持导电线间的隔离。碳的原子浓度为 硅的约1%至1.6%。衬底中的碳可在热退火的后进一步形成SiC化合物或晶体。在一些 特定实施例中，M0SFET存储单元为η型M0S，亦即，掺杂区域402为η型。
[0061] 在另一实施例中，M0SFET存储单元阵列为基于硅的虚接地阵列结构。导电线为字 线且以平行方式配置，且经组态以将所驱动的偏压传送至每一字线电耦接的每一单位存储 单元的栅极。通道415形成于衬底400中且位于栅极401的下。衬底区域410(即，字线 401间的区域）以1%与1. 6%间的原子浓度以碳掺杂。硅衬底中的碳可在引入热退火工艺 的后形成SiC化合物或晶体。归因于晶格失配，在硅衬底中具有较大体积的SiC结构可沿 着y方向挤压字线，且因此沿着字线方向的张应力形成于通道415中。因为栅极401的下 的通道处于张应力下，所以载子的迁移率提高。
[0062] 在前述实施例中，存储单元阵列可为存储单元阵列或NR0M存储单元阵列。此外， 通过热退火，SiC结构形成于掺碳区域中且产生每一存储单元的张应力通道415,因此，载 子迁移率可提高。在一些实施例中，存储单元为以氮为基础的非易失性MLC存储单元。
[0063] 图4C描述一以氮为基础的非易失性MLC存储单元沿字线的剖面图。所述的存储 单兀具有一 0N0叠层407,其中所述的0N0叠层407是电荷捕捉层。一导电薄膜403例如一 多晶硅层在0Ν0叠层407上，导电薄膜403是所述的存储单元的控制栅极。所述的存储单 元也位于两个位区域408上，所以所述的0Ν0叠层的两端可分别储存一个位。
[0064] 图5展示MLC(多位阶存储单元）掺碳NM0S非易失性阵列的阈值电压分布图。此 处应注意，本发明中的MLC不仅限于具有四个状态；视需要，其亦可具有四个以上状态。显 而易见的是，掺碳MLC阵列展现比如图1所示的已知MLC阵列收敛的VT分布曲线。阈值电 压的较窄分布可使得第一状态「1」可与其它状态区别开。
[〇〇65] 已在上述实例及描述中充分描述本发明的方法及特征。应理解，不偏离本发明的 精神的任何修改或改变意欲涵盖在本发明的保护范畴内。
【权利要求】
1. 一种半导体结构，其包含： 一 MOSFET，其在一衬底中包含一栅极、一源极及一漏极；及 围绕所述MOSFET的一第一衬底区域以一应力增强剂掺杂，其中所述应力增强剂经组 态以在所述MOSFET的通道中产生一张应力，且所述张应力是沿着通道宽度方向。
2. 如权利要求1的结构，其中所述MOSFET为η型。
3. 如权利要求1的结构，其中所述应力增强剂为碳。
4. 如权利要求1的结构，其中碳浓度介于1%与1. 6%间。
5. 如权利要求1的结构，其进一步包含在所述第一衬底区域中的碳化硅化合物或晶 体。
6. -种MOSFET存储单元阵列，其包含： 一衬底； 多条导电线，其位于所述衬底上，其中这些导电线是以一平行方式配置； 多条内埋式掺杂条带，其位于所述衬底中，其中这些内埋式掺杂条带与这些导电线交 叉；及 一第一衬底区域，其位于这些导电线间，以一应力增强剂掺杂，所述应力增强剂经组态 以在MOSFET存储单元的通道中产生一张应力，其中所述张应力的方向是沿着所述通道宽 度的方向。
7. 如权利要求6的MOSFET存储单元阵列，其中MOSFET为η型。
8. 如权利要求6的MOSFET存储单元阵列，其中所述应力增强剂为碳。
9. 如权利要求6的MOSFET存储单元阵列，其中碳浓度介于1 %与1. 6%间。
10. 如权利要求6的MOSFET存储单元阵列，其中所述MOSFET存储单元阵列为一以氮为 基础的非易失性存储单元阵列。
11. 如权利要求10的MOSFET存储单元阵列，其中所述导电线为一字线。
12. 如权利要求6的MOSFET存储单元阵列，其进一步包含在所述第一衬底区域中的碳 化硅化合物或晶体。
13. 如权利要求6的MOSFET存储单元阵列，其中所述MOSFET存储单元阵列为一虚接地 阵列。
14. 如权利要求13的MOSFET存储单元阵列，其进一步包含在所述第一衬底区域中的碳 化硅化合物或晶体。
15. 如权利要求14的MOSFET存储单元阵列，其中所述第一衬底区域中的所述碳化硅化 合物或晶体为电阻阻抗。
16. -种形成一以氮为基础的非易失性存储单元阵列的方法，所述方法包含： 安置掩模以覆盖存储单元的栅极、源极及漏极； 将应力增强剂插入至位于所述阵列的字线间的一第一衬底区域中；及 退火以在所述第一衬底区域中形成一由所述应力增强剂及衬底基质原子构成的化合 物或晶体。
17. 如权利要求16的方法，其中所述应力增强剂为碳。
18. 如权利要求16的方法，其中增强剂浓度介于1 %与1. 6%间。
19. 如权利要求16的方法，其中所述插入工艺是通过一离子注入来实施。
【文档编号】H01L29/10GK104103686SQ201310115335
【公开日】2014年10月15日 申请日期:2013年4月3日 优先权日:2013年4月3日
【发明者】吴冠纬, 张耀文, 杨怡箴, 卢道政 申请人:旺宏电子股份有限公司