半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括一个掺杂的隔离层；退火，使得掺杂的隔离层中杂质扩散进入相邻衬底沟道形成穿通阻挡层。依照本发明的半导体器件及其制造方法，在鳍片侧面的沟槽中形成多个掺杂层与隔离层的层叠，退火扩散形成了均匀、陡峭的穿通阻挡层，有效抑制了寄生沟道效应和沟道穿通效应并且简化了工艺，从而提高了器件可靠性。
【专利说明】
【技术领域】
[0001] 本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效抑制寄生沟道 效应的三维多栅FinFET及其制造方法。 半导体器件及其制造方法

【背景技术】
[0002] 在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate)是主要的器件结构， 这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003] 例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑 制短沟道效应（SCE)以及漏致感应势垒降低（DIBL)效应，具有更低的结电容，能够实现沟 道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流， 降低了对于有效栅氧厚度（EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区 顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0004] 现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多 个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI);在 鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝 缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二 方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍 片进行浅掺杂形成轻掺杂漏结构（LDD)以抑制漏致感应势垒降低效应；在假栅极堆叠的沿 第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延 生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流 子迁移率；在晶片上沉积层间介质层（ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽； 在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电 层。进一步地，刻蚀ILD形成源漏接触孔；为了降低源漏接触电阻，在源漏接触孔中形成金 属硅化物；填充金属/金属氮化物形成接触塞。
[0005] 然而，随着FinFET技术节点持续缩减(例如22nm以下)，鳍片沟道上部由多栅控 制，较容易控制短沟道效应包括沟道穿通效应，在鳍片沟道下部由于受到STI的隔离，远离 栅的控制，容易在STI下方以及鳍片内部出现沟道穿通效应，导致寄生沟道，引起器件失 效。为此，现有的一种解决方案是在鳍片中特别是鳍片与衬底界面处通过注入与衬底相同 的杂质离子并退火形成阻挡层（PTSL)，从而利用高掺杂衬底层来阻挡沟道之间的穿通泄漏 和寄生效应。然而，这种工艺需要额外的注入步骤并且难以有效控制阻挡层的位置和厚度， 以及掺杂的阻挡层的掺杂浓度等性质，使得难以有效控制阻挡层的效果。


【发明内容】

[0006] 由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其 制造方法，能通过简化工艺实现对于寄生沟道效应的有效抑制。
[0007] 为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延 伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括一个掺杂的隔离层； 退火，使得掺杂的隔离层中杂质扩散进入相邻衬底沟道形成穿通阻挡层。
[0008] 本发明还提供了另一种半导体器件制造方法，包括：在衬底上形成沿第一方向延 伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括多个未掺杂的第一 隔离层以及掺杂的第二隔离层；退火，使得掺杂的第二隔离层中杂质扩散形成穿通阻挡层。
[0009] 其中，形成浅沟槽隔离的步骤进一步包括：在沟槽中填充多个未掺杂的第一隔离 层与掺杂的第二隔离层构成的隔离层堆叠，覆盖鳍片侧壁以及顶部；刻蚀隔离层堆叠以暴 露一部分鳍片侧壁。
[0010] 其中，掺杂的隔离层包括856、？56、8?56、掺杂氧化硅、掺杂的506、掺杂氮化硅、掺 杂非晶硅、掺杂多晶硅、掺杂非晶碳、掺杂low-k、掺杂聚合物及其组合。
[0011] 其中，掺杂的隔离层中的杂质包括(：、？、队0、8、？38、66、6&、111、513、51及其组合。
[0012] 其中，杂质向埋设在浅沟槽隔离中的鳍片侧向扩散形成位于鳍片底部的沟道穿通 阻挡层，和/或杂质向鳍片与衬底界面处向下扩散形成位于衬底顶部的浅沟槽隔离穿通阻 挡层。
[0013] 其中，浅沟槽隔离或者未掺杂的隔离层包括氧化硅、氮氧化硅、氢氧化硅、氮化硅、 含碳氧化硅、low-k、有机物及其组合。
[0014] 其中，形成浅沟槽隔离之后进一步包括：在鳍片上形成沿第二方向延伸的假栅极 堆叠；在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和源漏区；在器件上形成层间介质 层；去除假栅极堆叠，在层间介质层中留下栅极沟槽；在栅极沟槽中形成栅极堆叠；刻蚀层 间介质层形成暴露源漏区的接触孔；在接触孔中形成金属硅化物和接触塞。
[0015] 本发明提供了一种半导体器件，包括：多个鳍片，位于衬底上且沿第一方向延伸； 浅沟槽隔离，位于多个鳍片之间，至少包括一层掺杂的隔离层；穿通阻挡层，位于鳍片底部 和/或衬底顶部。
[0016] 本发明提供了另一种半导体器件，包括：多个鳍片，位于衬底上且沿第一方向延 伸；浅沟槽隔离，位于多个鳍片之间，包括多个未掺杂的第一隔离层以及掺杂的第二隔离 层；穿通阻挡层，位于鳍片底部和/或衬底顶部。
[0017] 其中，穿通阻挡层为掺杂半导体或者绝缘介质。
[0018] 其中，穿通阻挡层中进一步包含选自C、F、N、0、B、P、As、Ge、Ga、In、Sb、Si及其组 合的杂质。
[0019] 依照本发明的半导体器件及其制造方法，在鳍片侧面的沟槽中形成多个掺杂层与 隔离层的层叠，退火扩散形成了均匀、陡峭的穿通阻挡层，有效抑制了寄生沟道和沟道穿通 效应并且简化了工艺，从而提高了器件可靠性。

【专利附图】

【附图说明】
[0020] 以下参照附图来详细说明本发明的技术方案，其中：
[0021] 图1至图11为依照本发明的FinFET制造方法各步骤的剖面示意图；
[0022] 图12为依照本发明的FinFET器件结构透视图。

【具体实施方式】
[0023] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果，公开了能有效抑制寄生沟道效应的三维多栅FinFET及其制造方法。需要指出的 是，类似的附图标记表示类似的结构，本申请中所用的术语"第一"、"第二"、"上"、"下"等等 可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或 制造工序的空间、次序或层级关系。
[0024] 值得注意的是，以下各个附图中上部部分为器件沿图12中第一方向（鳍片延伸方 向，源漏延伸方向，也即Y-Y'轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方 向，垂直于第一方向，也即X-X'轴线）的栅极堆叠中线的剖视图，下部部分为器件沿平行于 第二方向且位于栅极堆叠之外(第一方向上具有一定距离）位置处(也即Χ1-ΧΓ轴线）获得 的剖视图。
[0025] 如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构 之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向（图12中的Y-Y'轴线)。提供衬 底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si)、单晶体锗（Ge)、应变硅 (Strained Si)、锗娃（SiGe)，或是化合物半导体材料，例如氮化镓（GaN)、砷化镓（GaAs)、 磷化铟（InP)、锑化铟（InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS 工艺兼容的考虑，衬底1优选地为体Si。优选地，在衬底1上通过LPCVD、PECVD等工艺沉 积形成硬掩模2,材质例如为氧化娃、氮化娃、氮氧化娃及其组合。以硬掩模2为掩模，光刻 /刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的 衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子 刻蚀（RIE)或者四甲基氢氧化铵（TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。
[0026] 如图2所示，在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO (快速热氧化)、 旋涂、FlowCVD等工艺沉积填充隔离层3。优选地，隔离层3至少包括未掺杂的第一隔离层 3A以及掺杂的第二隔离层3B。第一隔离层3A材质例如为氧化硅、氮氧化硅、氢氧化硅、氮 化硅、含碳氧化硅、l〇w-k、有机物及其组合。第二掺杂层3B例如包括BSG、PSG、BPSG、掺杂 氧化硅、掺杂的S0G、掺杂氮化硅、掺杂非晶硅、掺杂多晶硅、掺杂非晶碳、掺杂low-k、掺杂 聚合物及其组合。其中，可以进一步向掺杂层3B中施加的掺杂元素可以包括C、F、N、0、B、 P、As、Ge、Ga、In、Sb、Si等及其组合，以使其具有n+或者p+导电类型、或者含有较多氧或氮 以形成绝缘介质。掺杂可以是在沉积时加入额外原料的原位掺杂，也可以在沉积之后离子 注入掺杂。值得注意的是，在此处并不立即执行激活杂质的退火，以避免对于鳍片1F未来 沟道区、源漏区的干扰。而在上述掺杂过程中，由于硬掩模层2的保护，鳍片1F也免受掺杂 剂的干扰。如图2所示，隔离层3优选为层3A/层3B/层3A的三层堆叠结构，但是也可以 依照鳍片隔离绝缘性能需要包含更多叠层结构。例如，在本发明的其他实施例中，隔离层堆 叠结构至少包括一个掺杂的隔离层3B，以及其他多个（1个、2个或者更多)未掺杂的隔离层 3A (材质可以不同），或者包括多个掺杂隔离层3B与多个未掺杂隔离层3A (多个指的是多 于1个，层3A、层3B的基底材质可以相同或者不同，材质相同时区别仅在于掺杂)。优选地， 在本发明另一优选实施例中，多个掺杂层3B与多个未掺杂层3A交叠布置，使得掺杂浓度在 器件厚度方向上呈现预定的变化，例如底部高于顶部、底部低于顶部、中部最高、中部最低、 或者其他任意变化，只要隔离层3中有掺杂即可，掺杂浓度、深度均可以依照鳍片沟道区绝 缘隔离需要而调节。层3A与层3B厚度的选择依据未来穿通阻挡层位置需要而设定，通过 控制掺杂的层3B的位置(增大最下的层3A厚度则使得穿通阻挡层向上移动，减小最下的层 3A厚度则使得穿通阻挡层相应向下移动)。
[0027] 如图3所示，进一步执行CMP、回刻等平坦化工艺，对隔离层3A/3B平坦化直至暴露 硬掩模层2。
[0028] 如图4所示，选择性刻蚀隔离层3A/3B/3A，再次形成沟槽1G，暴露出鳍片1F -部 分。可以采用光刻胶图形或者其他硬掩模图形，选择各向异性的刻蚀方法，例如等离子体干 法刻蚀、RIE，刻蚀隔离层3A/3B/3A，使得剩余的隔离层3A/3B/3A构成了浅沟槽隔离（STI) 3。优选地，沟槽1G的深度(也即STI顶部距离鳍片1F顶部的距离)为鳍片1高度(鳍片1F 顶部至衬底1顶部之间距离）的1/3?2/3。此时，鳍片1F下部部分埋设在STI3中。
[0029] 如图5所示，执行退火，使得掺杂层3B中的掺杂剂侧面扩散进入鳍片1F的被STI3 掩埋的下部部分，并且同时掺杂剂也向下扩散进入鳍片1F与衬底1的顶部之间的界面的 下方，分别形成了具有高掺杂浓度和陡峭垂直形貌的侧面掺杂扩散区ldl和下方掺杂扩散 区ld2。退火温度例如500?1200摄氏度并优选750?900摄氏度，退火时间例如lms? lOmin并优选10ms?5min。至此，经过扩散在鳍片1F位于STI3顶部下方的部分中形成了 掺杂扩散区ldl以用作沟道穿通阻挡层（PTSL)，并且同时在鳍片1F与衬底1顶部（STI3底 部）界面处的下方形成了 STI穿通阻挡层ld2。阻挡层ldl和/或ld2的组分依照衬底1/ 鳍片1F自身材料以及掺杂扩散的杂质来确定，例如为n+Si、p+Si的高掺杂半导体(含有上 述杂质)以利用pn结来阻断沟道寄生或者泄漏，或者为掺杂氧化硅、掺杂氮化硅的绝缘介质 (〇、N等元素扩散至Si中并且加热反应生成，并且同样可以具有上述杂质）以完全电隔离绝 缘。如图5所示，层ldl下方边界可以位于鳍片1F底部(与STI3底部的层3A的底部齐平） 的上方，层ld2上方边界则位于该鳍片1F底部的下方。然而，在本发明其他实施例中，可以 增加掺杂剂量、深度或者提升退火扩散温度，使得层ldl向上发展(例如延伸至STI3顶部的 层3A的顶部附近或与之齐平)、向下发展(例如延伸至STI3底部的层3A的底部)、或者使得 层ld2向上发展(例如延伸至鳍片1F底部的下方)，使得两个穿通阻挡层接合在一起，实现 完全隔离或者绝缘。
[0030] 如图6所示，去除硬掩模层2。优选采用湿法腐蚀去除硬掩模层2,以暴露鳍片1F 的顶部。随后，可以优选地进一步对鳍片1F顶部进行清洗、研磨，降低或者消除其界面缺 陷。
[0031] 如图7所示，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠结构4。在整个器 件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等 工艺形成假栅极绝缘层4A和假栅极材料层4B，并优选进一步包括硬掩模层4C。层4A例如 是氧化硅，层4B例如是多晶硅、非晶硅、非晶碳、氮化硅等，层4C例如是氮化硅。以具有垂 直于第一方向的第二方向的矩形开口的掩模板，依次光刻/刻蚀（同样地，刻蚀是各向异性 的，优选等离子体干法刻蚀、RIE)硬掩模层4C、假栅极材料层4B以及假栅极绝缘层4A，在 鳍片1F顶部形成沿第二方向延伸的假栅极堆叠4。如图7上部以及中部所示，假栅极堆叠 4 (4C/4B/4A)仅分布在沿X-X'轴线的一定宽度范围内，在一定距离之外的Χ1-ΧΓ轴线处 没有分布。
[0032] 如图8所示，在多个假栅极堆叠4的侧壁形成侧墙5。优选地，形成侧墙之前先以 假栅极堆叠4为掩模，对鳍片1F顶部进行轻掺杂，包括多角度浅注入或者分子掺杂、扩散掺 杂等，在鳍片IF顶部形成了轻掺杂源漏区（LDD结构)1LS和1LD。随后，在整个器件上通过 LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺形成侧墙材料层5，其材质 例如氮化硅、氮氧化硅、氧化硅、含碳氧化硅、非晶碳、低k材料、类金刚石无定形碳（DLC)等 及其组合。在本发明一个实施例中，优选氮化硅。随后，采用各向同性或者侧面刻蚀较小的 各向异性(侧壁与底部刻蚀速率比例如大于等于1:3)的刻蚀工艺，例如调整碳氟基气体碳 氟比的RIE使得对于侧壁以及底部的过刻蚀（ 〇ver-etch，OE)较小，在假栅极堆叠4的沿第 一方向的侧壁留下侧墙5。随后可选地，在鳍片1F上被假栅极堆叠4覆盖部分之外的区域 上外延生长提升源漏1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工 艺，在鳍片1F顶部轻掺杂区1LS和1LD上方外延生长提升漏区1HD和提升源区1HS。其中， 提升源漏区1HS/1HD材质可以与衬底1、鳍片1F相同，例如均为Si，也可以材质不同，例如 具有更高应力的SiGe、Si : C、Si :H、SiSn、GeSn、SiGe: C等及其组合。优选地，在外延生长提 升源漏的同时进行原位掺杂或者外延之后进行离子注入而重掺杂，使得提升源漏1HD/1HS 具有高于轻掺杂源漏1LD/1LS的杂质浓度。随后，退火以激活掺杂的杂质。
[0033] 如图9所示，在整个器件上形成接触刻蚀停止层（CESL) 6A以及层间介质层（ILD) 6B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层 6A (可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的 ILD6B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、 无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟娃玻璃、1^、？36、1^6)、多孔低1^材 料(例如二硅三氧烷（SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F 多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后，采用CMP、回刻等工艺平坦化ILD6B以 及硬掩模层4C直至暴露假栅极堆叠4的假栅极材料层4B。
[0034] 如图10所示，去除假栅极堆叠4,在ILD6B中留下栅极沟槽6G。可以采用湿法腐 蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸）以及强氧化剂(臭 氧、双氧水）组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者ΒΟΕ，Β0Ε为缓释刻蚀剂，NH4F 与HF混合溶液)针对氧化硅，由此去除假栅极材料层4B以及假栅极绝缘层4A，直至暴露鳍 片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的X-X'轴线)，调节碳 氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1并优选10? 15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽6G。
[0035] 如图11所示，在栅极沟槽6G中形成栅极堆叠7。采用PECVD、HDPCVD、MOCVD、MBE、 ALD、蒸发、溅射等工艺，在栅极沟槽6G中形成了栅极堆叠7。栅极堆叠7至少包括高k材料 的栅极绝缘层7A以及金属基材料的栅极导电层7B。高k材料包括但不限于包括选自Hf0 2、 HfSiOx、HfSiON、HfA10x、HfTaOx、HfLaO x、HfAlSiOx、HfLaSiOx 的铪基材料(其中，各材料依照 多元金属组分配比以及化学价不同，氧原子含量X可合理调整，例如可为1?6且不限于整 数)，或是包括选自Zr0 2、La203、LaA103、Ti02、Y 203的稀土基高K介质材料，或是包括A1203, 以其上述材料的复合层。栅极导电层7B则可为多晶硅、多晶锗硅、或金属，其中金属可包括 Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La 等金属单质、或这些 金属的合金以及这些金属的氮化物，栅极导电层7B中还可掺杂有C、F、N、0、B、P、As等元素 以调节功函数。栅极导电层7B与栅极绝缘层7A之间还优选通过PVD、CVD、ALD等常规方 法形成氮化物的阻挡层(未示出），阻挡层材质为M xNy、MxSiyNz、M xAlyNz、MaAlxSi yNz，其中Μ为 Ta、Ti、Hf、Zr、Mo、W 或其它元素。
[0036] 此后，可以采用后栅工艺进一步完成器件制造（以下各部件均未示出）。例如，采 用PECVD、蒸发、溅射等工艺形成氮化硅的盖层，并采用CMP、回刻等方法平坦化栅极堆叠7 以及盖层，直至暴露ILD6B。在器件上形成第二ILD，并刻蚀第二ILD形成暴露提升源漏 1HD/1HS的源漏接触孔。在接触孔中蒸发、溅射、M0CVD、MBE、ALD形成金属层(未示出），其材 质例如附11:、(]〇、1';[、1等金属以及金属合金。在250?1000摄氏度下退火11118?10111；[11， 使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。通 过PECVD、M0CVD、蒸发、溅射等工艺，在接触孔中形成金属、金属合金、及其金属氮化物，其中 金属可以包括1、八1、11、4113 8^0、(：11及其组合。平坦化各层金属直至暴露第二10)，形成 了接触塞。
[0037] 最终形成的器件结构透视图如图12所示，剖视图如图11所示，器件包括：衬底上 沿第一方向延伸的多个鳍片，沿第二方向延伸（与第一方向相交并且优选地垂直）并且跨越 了每个鳍片的栅极，位于栅极沿第一方向的两侧的鳍片上的栅极侧墙以及源漏区，多个鳍 片在第二方向之间具有浅沟槽隔离，其中，鳍片埋设在浅沟槽隔离中的部分具有沟道穿通 阻挡层，鳍片与衬底界面处具有浅沟槽隔离穿通阻挡层。其余各个部件结构以及参数、材料 均在方法中详述，在此不再赘述。
[0038] 依照本发明的半导体器件及其制造方法，在鳍片侧面的沟槽中形成多个掺杂层与 隔离层的层叠，退火扩散形成了均匀、陡峭的穿通阻挡层，有效抑制了寄生沟道和沟道穿通 效应并且简化了工艺，从而提高了器件可靠性。
[0039] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需 脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可 做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在 于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构 及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1. 一种半导体器件制造方法，包括： 在衬底上形成沿第一方向延伸的多个鳍片和沟槽； 在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括一个掺杂的隔离层； 退火，使得掺杂的隔离层中杂质扩散进入相邻衬底沟道形成穿通阻挡层。
2. -种半导体器件制造方法，包括： 在衬底上形成沿第一方向延伸的多个鳍片和沟槽； 在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括多个未掺杂的第一隔离层以及掺杂的 第二隔离层； 退火，使得掺杂的第二隔离层中杂质扩散形成穿通阻挡层。
3. 如权利要求2的半导体器件制造方法，其中，形成浅沟槽隔离的步骤进一步包括：在 沟槽中填充多个未掺杂的第一隔离层与掺杂的第二隔离层构成的隔离层堆叠，覆盖鳍片侧 壁以及顶部；刻蚀隔离层堆叠以暴露一部分鳍片侧壁。
4. 如权利要求1或2的半导体器件制造方法，其中，掺杂的隔离层包括BSG、PSG、BPSG、 掺杂氧化硅、掺杂的SOG、掺杂氮化硅、掺杂非晶硅、掺杂多晶硅、掺杂非晶碳、掺杂low-k、 掺杂聚合物及其组合。
5. 如权利要求1或2的半导体器件制造方法，其中，掺杂的隔离层中的杂质包括C、F、 N、0、B、P、As、Ge、Ga、In、Sb、Si 及其组合。
6. 如权利要求1或2的半导体器件制造方法，其中，杂质向埋设在浅沟槽隔离中的鳍片 侧向扩散形成位于鳍片底部的沟道穿通阻挡层，和/或杂质向鳍片与衬底界面处向下扩散 形成位于衬底顶部的浅沟槽隔离穿通阻挡层。
7. 如权利要求1或2的半导体器件制造方法，其中，浅沟槽隔离或者未掺杂的隔离层包 括氧化硅、氮氧化硅、氢氧化硅、氮化硅、含碳氧化硅、l〇w-k、有机物及其组合。
8. 如权利要求1或2的半导体器件制造方法，其中，形成浅沟槽隔离之后进一步包括： 在鳍片上形成沿第二方向延伸的假栅极堆叠； 在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和源漏区； 在器件上形成层间介质层； 去除假栅极堆叠，在层间介质层中留下栅极沟槽； 在栅极沟槽中形成栅极堆叠； 刻蚀层间介质层形成暴露源漏区的接触孔； 在接触孔中形成金属硅化物和接触塞。
9. 一种半导体器件，包括： 多个鳍片，位于衬底上且沿第一方向延伸； 浅沟槽隔离，位于多个鳍片之间，至少包括一层掺杂的隔离层； 穿通阻挡层，位于鳍片底部和/或衬底顶部。
10. -种半导体器件，包括： 多个鳍片，位于衬底上且沿第一方向延伸； 浅沟槽隔离，位于多个鳍片之间，包括多个未掺杂的第一隔离层以及掺杂的第二隔离 层； 穿通阻挡层，位于鳍片底部和/或衬底顶部。
11. 如权利要求9或10的半导体器件，其中，穿通阻挡层为掺杂半导体或者绝缘介质。
12. 如权利要求11的半导体器件，其中，穿通阻挡层中进一步包含选自C、F、N、0、B、P、 As、Ge、Ga、In、Sb、Si及其组合的杂质。
【文档编号】H01L21/762GK104112665SQ201310141764
【公开日】2014年10月22日 申请日期:2013年4月22日 优先权日:2013年4月22日
【发明者】殷华湘, 洪培真, 孟令款, 朱慧珑 申请人:中国科学院微电子研究所