半导体集成电路制造方法
【专利摘要】本发明公开了一种制造半导体集成电路(IC)的方法。该方法包括：提供衬底。在衬底上形成图案化粘合层。在图案化粘合层上沉积金属层。应用高温热工艺以聚结金属层，从而形成自形成金属部件(SFMF)，并且在SFMF之间沉积介电层。
【专利说明】半导体集成电路制造方法【技术领域】
[0001] 本发明涉及半导体领域，更具体地，涉及半导体集成电路制造方法。
【背景技术】
[0002]半导体集成电路(IC)行业发展迅速。由于IC设计和材料在技术上的进步，使得IC不断地更新换代，新一代IC比前一代IC具有更小但更复杂的电路。在IC的发展过程中，通常增大了功能密度(即，在每个芯片面积内互连器件的数量)，但缩小了几何尺寸(即，通过制造工艺可以得到的最小部件(或线))。
[0003]这种按比例缩小工艺的优点在于通常提高了生产效率且降低了相关成本。然而，这种按比例缩小工艺也增加了 IC加工和制造的复杂度。为了实现这些进步，我们需要IC加工和制造方面也要有类似的发展。当金属氧化物半导体场效应晶体管(MOSFET)这样的半导体器件通过不同的技术节点按比例缩小时，导线和有助于晶体管和其他器件之间接线的相关介电材料的互连件在提高IC性能方面起到了更为重要的作用。虽然现有的制造IC器件的方法通常已经能够满足预期的使用目的，但是，仍不能满足所有方面的要求。例如，在为互连件结构开发一个更为鲁棒性的金属线方面仍存在挑战。我们期望在此领域有所提闻。
【发明内容】
[0004]为解决上述问题，本申请提供了一种制造半导体集成电路(IC)的方法，该方法包括:提供衬底；在衬底的上方形成图案化粘合层；在图案化粘合层和衬底的上方沉积金属层；应用热工艺以聚结金属层，从而在图案化粘合层的上方形成自成型金属部件(SFMF)，其中，SFMF的顶部具有不规则聚结面；以及在SFMF的上方沉积介电层。
[0005]其中，图案化粘合层包括选自由钴(Co)、钌(Ru)、锰(Mn)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和这些材料的合金所组成的组中的一种或多种材料。
[0006]其中，图案化粘合层的厚度在大约3A到大约IOOA的范围内。
[0007]其中，图案化粘合层包括Co，Co的厚度在大约5A到大约20A的范围内。
[0008]其中，金属层包括选自由铜(Cu)、锡(Sn)、银(Ag)、金(Au)、钯(Pd)、钼(Pt)、铼(Re)、铱(Ir)、钌(Ru)、锇(Os)、铜锰(CuMn)、铜铝(CuAl)、铜钛(CuTi)、铜钒(CuV)、铜铬(CuCr)、铜娃(CuSi)和铜银(CuNb)所组成的组中的一种或多种材料。
[0009]其中，金属层的厚度在大约IOA到大约500A的范围内。
[?σιο] 其中，金属层包括Cu，Cu的厚度在大约50A到大约200A的范围内。
[0011]其中，以大约200°C到大约700°C的温度范围应用热工艺。
[0012]其中，以大约350°C到大约500°C的温度范围，将热工艺应用于金属层。
[0013]其中，从俯视的角度看，形成的SFMF的形状与衬底上方相应的图案化粘合层的形状大致相同。
[0014]其中，进一步包括:在沉积介电层之前，沉积势垒层。[0015]其中，介电层包括低k材料。
[0016]此外，还提供了一种制造半导体集成电路(IC)的方法，该方法包括:提供具有导电部件的衬底；在衬底的上方形成图案化粘合层，其中，图案化粘合层具有第一区和第二区，其中，第一区与相应的导电部件的至少一部分对准，并且在第二区中不存在导电部件；沉积金属层，以覆盖图案化粘合层；应用热工艺以聚结金属层，从而在图案化粘合层的上方形成自成型金属部件(SFMF)，其中，SFMF的顶部具有不规则聚结面；以及邻近SFMF沉积介电层。
[0017]其中，图案化粘合层包括选自由钴(Co)、钌(Ru)、锰(Mn)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和这些材料的合金所组成的组中的一种或多种材料。
[0018]其中，图案化粘合层的厚度在大约3A到大约IOOA的范围内。
[0019]其中，金属层包括选自由铜(Cu)、锡(Sn)、银(Ag)、金(Au)、钯(Pa)、钼(Pt)、铼(Re)、铱(Ir)、钌(Ru)、锇(Os)、铜锰(CuMn)、铜铝(CuAl)、铜钛(CuTi)、铜钒(CuV)、铜铬(CuCr)、铜娃(CuSi)和铜银(CuNb)所组成的组中的一种或多种材料。
[0020]其中，从俯视的角度看，SFMF的形状与相应的图案化粘合层的形状大致相同。
[0021]其中，以大约200°C和大约700°C之间的温度范围应用热工艺。
[0022]此外，还提供了一种半导体集成电路(1C)，该IC包括:衬底，具有器件组件；图案化粘合层，位于衬底的上方，图案化粘合层包括第一区和第二区，在第一区中，图案化粘合层与器件组件的至少一部分对准，并且在第二区中，不存在器件组件；多个自成型金属部件(SFMF)，位于图案化粘合层的上方且在第一区和第二区中，SFMF的顶部具有不规则聚结面，其中，从俯视的角度看，每个SFMF的形状均与图案化粘合层的对应部分的形状大致相似；以及介电层，位于多个SFMF之间。
[0023]其中，SFMF包括形成在图案化粘合层上方的铜(Cu)。
【专利附图】
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少
[0025]图1示出了根据本发明的不同方面的制造半导体集成电路(IC)的实例方法的流程图；以及
[0026]图2至图6示出了根据图1所示方法的在制造阶段的实例半导体IC器件的截面图。
【具体实施方式】
[0027]以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。此夕卜，在以下描述中，在第二工艺之前的进行第一工艺可以包括在第一工艺之后马上进行第二工艺的实施例，也可以包括其他工艺可以进行在第一工艺和第二工艺之间的实施例。为了简化和清楚，可以按照不同比例绘制各种部件。此外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。
[0028]图1示出了根据本发明的不同方面的制造一个或多个半导体器件的方法100的一个实施例的流程图。参见图2-图6所示的半导体器件200，下面详细讨论方法100。
[0029]参见图1和图2，方法100以步骤102为开始，提供衬底210。衬底210包括硅。备选地或附加地，衬底210可包括其他基本半导体，如锗。衬底210也可包括化合物半导体，如碳化硅、砷化镓、砷化铟和磷化铟。衬底210可包括合金半导体，如硅锗、碳化硅锗、磷化镓砷和磷化镓铟。在一个实施例中，衬底210包括外延层。例如，衬底210可具有覆盖在块状半导体上的外延层。此外，衬底210可包括绝缘体上半导体(SOI)结构。例如，衬底210可包括通过工艺(如，注氧隔离(SIMOX)或其他合适技术(如，晶圆接合和研磨))形成的埋氧(BOX)层。
[0030]衬底210也可包括通过如离子注入和/或离子扩散的工艺实现的不同的P型掺杂区和/或η型掺杂区。这些掺杂区包括η阱、P阱、轻掺杂区(LDD)、重掺杂源极和漏极(S/D)、和不同的沟道掺杂侧面(channel doping profile),这样配置以形成不同的集成电路(IC)器件，如互补金属氧化物半导体场效应晶体管(CM0SFET)、成像传感器、和/或发光二极管(LED)。衬底210可进一步包括其他功能的部件，如形成在衬底中和衬底上的电阻器或电容器。
[0031]衬底210也可包括不同的绝缘部件。绝缘部件将衬底210中的不同器件区隔离开。绝缘部件包括通过使用不同的加工技术形成的不同结构。例如，绝缘部件可包括浅沟槽绝缘(STI)部件。STI的形成可包括在衬底210中蚀刻沟槽以及用绝缘子材料(如，氧化硅、氮化硅、或氮氧化硅)填充该沟槽。被填充的沟槽可具有多层结构，如具有用于填充沟槽的氮化硅的热氧化层。可进行化学机械抛光(CMP)以抛光后面过多的绝缘子材料并平整绝缘部件的顶面。
[0032]衬底210也可包括通过介电层和电极层形成的栅堆叠。介电层可包括界面层(IL)和高k(HK)介电层，其中，高k(HK)介电层是通过合适的技术，如，化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、及其组合、或其他合适的技术沉积而成。电极层可包括通过ALD、PVD、CVD、或其他合适的技术而形成的单层或多层，如金属层、衬垫层、湿层和粘合层。
[0033]衬底210也可包括多个层间介电(ILD)层和导电部件，其中，多个ILD层和导电部件集成以形成互连结构，该互连结构被配置为连接不同的P型和η型掺杂区和其他的功能部件(如，栅电极)，由此形成功能性集成电路。在一个实例中，衬底210可包括互连结构的一部分，而互连结构包括多层互连(MLI)结构和与MLI结构集成在一起的ILD层，以提供电气布线，从而将衬底210中的不同器件连接到输入/输出电源和信号。互连件结构包括不同的金属线、接触件和通孔部件(或通孔插头)。金属线提供水平的电气布线。接触件提供硅衬底和金属线之间的垂直连接，而通孔部件提供不同金属层中的金属线之间的垂直连接。
[0034]部件210包括器件组件214。在一个实施例中，器件组件214包括导电部件。导电部件214可包括互连结构的一部分。例如，导电部件214包括接触件、金属通孔或金属线。通过包括光刻、蚀刻和沉积的工艺可形成导电部件214。在另一个实施例中，导电部件214包括电极、电容器、电阻器或电阻器的一部分。备选地，导电部件214可包括掺杂区(如，源极或漏极)、或栅电极。在另一个实施例中，导电部件214是设置在相应源极、漏极或栅电极上的娃化物部件。可通过自对准娃化物(silicide或salicide)技术形成娃化物部件。
[0035]参见图1和图3，方法100进行到步骤104，在衬底210的上方形成具有第一厚度U1)的图案化粘合层310。图案化粘合层310可包括钴(Co)、钌(Ru)、锰(Mn)、钽(Ta)、氮化钽(TaN)Ji (Ti)、氮化钛(TiN)、钨(W)、或其他合适的材料。通过物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、或其他合适的工艺可沉积成图案化粘合层310。通过光刻和蚀刻工艺可对图案化粘合层310进行图案化。图案化粘合层310包括第一区312和第二区314，其中，第一区312与相应的器件组件214的至少一部分对准，且在第二区314中不存在器件组件214。例如，在第一区312中，图案化粘合层310完全覆盖住相应的器件组件214并且延伸至衬底210中。又例如，在第一区312中，形成的图案化粘合层310与相应的器件组件214对准，但没有延伸至衬底210中。第二区314与第一区312之间存在距离(d)。
[0036]参见图1和图4，方法100进行到步骤106，其中，在步骤106中，在衬底210和图案化粘合层310的上方沉积具有第二厚度(t2)的金属层410。金属层410包括具有高表面能的金属和金属合金，如，铜(Cu)、锡(Sn)、银(Ag)、金(Au) > IE (Pd)、钼(Pt)、铼(Re)、铱(Ir)、钌(Ru)、锇(Os)、铜锰(CuMn)、铜铝(CuAl)、铜钛(CuTi)、铜钒(CuV)、铜铬(CuCr)、铜硅(CuSi)JI^fg (CuNb)、或其他合适的金属。可通过PVD、CVD、ALD、电化学镀层(ECP)、或其他合适的工艺沉积金属410。
[0037]参见图1和图5，方法100进行到步骤108，其中，在步骤108中，应用高温热工艺以聚结金属层410且在图案化粘合层310上形成自成型金属部件(SFMF) 420，该SFMF420具有宽度w和高度h。在热工艺过程中，在一个区中的金属层410中开始形成空隙，在该区中不存在图案化粘合层310，然后，这些空隙成长为碎片形。最后，金属层410完全聚结以在图案化粘合层310的顶部 形成SFMF420。从俯视的角度看，SFMF420的形状与相应的图案化粘合层310的形状大致相同。观察SFMF420的顶部，其具有不规则聚结面。在本实施例中，图案化粘合层310限定了 SFMF420的宽度W，而SFMF420的高度h是金属层410的厚度和宽度w的组合。对应于w和h的不同比率，SFMF420的不规则聚结面的顶部形状可基本不同。例如，可以知道，比率(w/h)越大，聚结面的顶部的中心位置越平坦且边缘位置越圆。
[0038]在本实施例中，配置图案化粘合层310的第一厚度U1)、图案化粘合层310的第一区312和第二区314之间的距离(d)、金属层410的第二厚度(t2)和热工艺的温度的一组预定指标，以实现在图案化粘合层310的上方形成SFMF420。在其内部没有图案化粘合层310的区中，完全地隔离金属层410。例如，Co图案化粘合层310的第一厚度U1)介于5人到15A^范围内，且Cu层410的第二厚度(t2)介于IOA到500A的范围内。热工艺的温度介于200°C到700°C的范围内。又例如，沉积Co图案化粘合层，其厚度介于5A到20A的范围内，且在Co图案化粘合层上沉积Cu层，其厚度介于50A到200A的范围内。在温度介于350°C到500°C之间的条件下，将热工艺应用于Cu层。在一个实施例中，设计图案化粘合层310的第二区314，以在低金属部件密度区中形成虚拟SFMF。
[0039]在一个实施例中，配置形成在第一区312中的SFMF420，以提供衬底中器件组件和不同金属层的金属线之间的垂直连接，而配置形成在第二区314中的SFMF420，以在相同金属层中提供垂直的电气布线。[0040]参见图1和图6，方法100进行到步骤110，在SFMF420之间沉积介电层510，以将每个SFMF420彼此隔离开。介电层510包括介电材料,如氧化娃、氮化娃、具有介电常数(k)的介电材料、或其他合适的介电材料层，其中，该介电常数(k)小于热氧化硅的介电常数(因此，被称为低k介电材料层)。在不同的实例中，低k介电材料可包括，例如，氟化硅玻璃(FSG)、碳掺杂氧化硅、氟化非晶碳、聚对二甲苯、BCB (烷与二苯系聚合物)、SiLK (美国密歇根州米德兰市陶氏化学)、聚酰亚胺、和/或其他材料。在另一个实例中，低k介电材料可包括超低k(XLK)介电材料。形成介电层510的工艺可使用旋转涂布或CVD。
[0041]在一个实施例中，在沉积介电层510之前，在SFMF420上沉积势垒层430。势垒层430可包括钽(Ta)、钛(Ti)、锰(Mn)、钴(Co)、钌(Ru)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化硅钛(TiSiN)、氮化硅钽(TaSiN)、氧化锰(MnO)、氮化铝、氧化铝、或其他合适的材料。通过PVD、CVD、ALD、或其他合适的工艺可沉积势垒层430。
[0042]此外，进行CMP工艺以去除过多的介电层510。在一个实施例中，CMP去除SFMF420的顶部的一部分并通过SFMF420的顶面平整化介电层510的顶面。
[0043]在方法100之前、其中和之后可提供附加步骤，对于方法100的附加实施例，描述的一些步骤可以被代替、去除或调整顺序。例如，可以重复步骤104到110，以形成新的金属/介电互连件。
[0044]基于上述描述，本发明提供了制造IC部件的方法。方法包括:通过聚结高表面能的金属以形成金属线，以及在聚结过程中通过使用粘合分化使用图案化粘合层来图案化金属线。该方法提供了通过沉积和热工艺形成的金属线。该方法示出了形成小尺寸的鲁棒性金属线。
[0045]本发明提供了制造半导体IC的不同实施例，与现有的其他方法相比，这些实施例具有一个或多个改进。在一个实施例中，制造半导体集成电路(IC)的方法包括:提供衬底；在衬底的上方形成图案化粘合层；在图案化粘合层上沉积金属层；以及应用热工艺，以聚结金属层，从而在图案化粘合层的上方形成自成型金属部件(SFMF)。SFMF的顶部具有不规则聚结面。方法也包括在SFMF之间沉积介电层。
[0046]在另一个实施例中，制造半导体IC的方法包括:提供具有导电部件的衬底；以及在衬底的上方形成图案化粘合层。图案化粘合层具有第一区，该第一区与相应导电部件的至少一部分对准。方法还包括:在图案化粘合层上沉积金属层；以及应用热工艺，以聚结金属层，从而在图案化粘合层的上方形成自成型金属部件(SFMF)。SFMF的顶部具有不规则聚结面。方法还包括在SFMF之间沉积介电层。
[0047]在另一个实施例中，半导体器件包括具有器件组件的衬底和位于衬底上方的图案化粘合层。图案化粘合层具有第一区和第二区，其中，在第一区中，图案化粘合层与器件组件的至少一部分对准，且在第二区中不存在器件组件。半导体器件还包括具有不规则聚结面的自成型金属部件(SFMF)，其中，SFMF通过金属聚结形成在第一区和第二区中的图案化粘合层上。SFMF的顶部具有不规则聚结面。从俯视角度看，SFMF的形状和图案化粘合层的对应部分的形状大致相似。SFMF形成有图案，其与衬底上方的图案化粘合层大致相同。半导体器件也包括SFMF之间的介电层。
[0048]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【权利要求】
1.一种制造半导体集成电路(IC)的方法，所述方法包括: 提供衬底； 在所述衬底的上方形成图案化粘合层； 在所述图案化粘合层和所述衬底的上方沉积金属层； 应用热工艺以聚结所述金属层，从而在所述图案化粘合层的上方形成自成型金属部件(SFMF)，其中，所述SFMF的顶部具有不规则聚结面；以及在所述SFMF的上方沉积介电层。
2.根据权利要求1所述的方法，其中，所述图案化粘合层包括选自由钴(Co)、钌(Ru)、锰(Mn)、钽(Ta)、氮化钽(TaN)Ji (Ti)、氮化钛(TiN)、钨(W)和这些材料的合金所组成的组中的一种或多种材料。
3.根据权利要求1所述的方法，其中，所述图案化粘合层的厚度在大约3Λ到大约100A的范围内。
4.根据权利要求1所述的方法，其中，所述图案化粘合层包括Co，所述Co的厚度在大约5 A到大约20A的范围内。
5.根据权利要求1所述的方法，其中，所述金属层包括选自由铜(Cu)、锡(Sn)、银(Ag)、金(Au)、钯(Pd)、钼(Pt)、铼(Re)、铱(Ir)、钌(Ru)、锇(Os)、铜锰(CuMn)、铜铝(CuAl)、铜钛(CuTi)、铜钒(CuV)、铜铬(CuCr)、铜硅(CuSi)和铜铌(CuNb)所组成的组中的一种或多种材料。
6.根据权利要求1所述的方法，其中，所述金属层的厚度在大约IOA到大约3()04的范围内。
7.根据权利要求1所述的方法，其中，所述金属层包括Cu，所述Cu的厚度在大约50A到大约200A的范围内。
8.根据权利要求1所述的方法，其中，以大约200°C到大约700°C的温度范围应用所述热工艺。
9.一种制造半导体集成电路(IC)的方法，所述方法包括: 提供具有导电部件的衬底； 在所述衬底的上方形成图案化粘合层，其中，所述图案化粘合层具有第一区和第二区，其中，所述第一区与相应的所述导电部件的至少一部分对准，并且在所述第二区中不存在所述导电部件； 沉积金属层，以覆盖所述图案化粘合层； 应用热工艺以聚结所述金属层，从而在所述图案化粘合层的上方形成自成型金属部件(SFMF)，其中，所述SFMF的顶部具有不规则聚结面；以及邻近所述SFMF沉积介电层。
10.一种半导体集成电路(1C)，所述IC包括: 衬底，具有器件组件； 图案化粘合层，位于所述衬底的上方，所述图案化粘合层包括第一区和第二区，在所述第一区中，所述图案化粘合层与所述器件组件的至少一部分对准，并且在所述第二区中，不存在所述器件组件；多个自成型金属部件(SFMF)，位于所述图案化粘合层的上方且在所述第一区和所述第二区中，所述SFMF的顶部具有不规则聚结面，其中，从俯视的角度看，每个SFMF的形状均与所述图案化粘合层的对应部分的形状大致相似；以及介电层，位于所述多个SFMF之间。
【文档编号】H01L21/768GK103943552SQ201310141616
【公开日】2014年7月23日 申请日期:2013年4月22日 优先权日:2013年1月18日
【发明者】刘文俊, 陈建安, 李亚莲, 苏鸿文, 蔡明兴, 章勋明 申请人:台湾积体电路制造股份有限公司