半导体器件制造方法
【专利摘要】本发明提供了一种晶体管制造方法，采用了原位刻蚀工艺形成源漏区域凹槽，避免了传统刻蚀方法对衬底晶格的损伤，从而保证了后续外延工艺所形成的源漏区域的质量；同时，由于原位刻蚀工艺与外延工艺同在外延机台内进行，大大压缩源漏区域凹槽的形成工艺与外延工艺之间的等待时间，从而抑制界面氧化层的形成以及凹槽内壁对空气中碳元素的吸附，减少了后续外延的缺陷源，还能够避免常规工艺中为了去除自然氧化层及碳元素而采用的高温过程对衬底中掺杂元素分布的影响。
【专利说明】
【技术领域】
[0001] 本发明涉及半导体器件制造方法领域，特别地，涉及一种外延形成晶体管源漏区 域的半导体器件制造方法。 半导体器件制造方法
【背景技术】
[0002] 自第一个晶体管诞生以来，集成电路在一系列的创新性工作的推动下一直以惊人 的速度发展。进入90nm节点后，应变硅技术成为一种通过抑制短沟道效应、提升载流子迁 移率来提高M0SFET器件性能的基本技术。与之相关的，STI (浅沟槽隔离）、SPT (侧墙图案 化技术）、源漏硅锗嵌入、金属栅应力、刻蚀停止层（CESL)等应力技术被相继提出并整合。 对于PM0S器件，采用SiGe的源漏在进入90nm节点后逐渐被主流的CMOS厂商采用。具体 而言，采用干法刻蚀或者湿法刻蚀或者两者的组合，在源漏区域形成源漏凹槽，之后，利用 外延生长SiGe的方法提供压应力挤压沟道，增加载流子迁移率，从而提高PM0S的性能。
[0003] 然而，在现有工艺中，刻蚀形成源漏凹槽后，凹槽内部表面上存在较多的损伤，这 对后续外延工艺会长生不良影响，进而导致引入的引力失效。因此，需要提供一种刻蚀以及 外延工艺组合，能够形成具有期望应力的源漏区域。
【发明内容】
[0004] 针对目前源漏区域凹槽刻蚀以及外延存在的问题，本发明提出了一种半导体制造 方法，采用原位刻蚀与外延工艺，提供了具有期望应力值的源漏区域。
[0005] 本发明提供一种半导体器件制造方法，其中，包括如下步骤：
[0006] 提供衬底，在所述衬底上形成隔离区域、栅极堆栈；
[0007] 在外延机台内，进行原位刻蚀工艺，形成源漏区域凹槽，之后，在所述源漏区域凹 槽中，通过外延工艺形成源漏区域。
[0008] 在本发明的方法中，所述栅极堆栈包括栅极、栅绝缘层、栅极间隙壁。
[0009] 在本发明的方法中，所述原位刻蚀工艺包括先后进行的预烘焙和原位刻蚀；其中， 预烘焙采用的气体为H 2，或者为HC1和H2 ;原位刻蚀所采用的气体包括HC1和H2。
[0010] 在本发明的方法中，所述源漏区域的材料为SiGe。
[0011] 本发明的优点在于：采用原位刻蚀工艺形成源漏区域凹槽，避免了例如干法刻蚀 对衬底晶格的损伤，从而保证了后续外延工艺的质量；同时，由于原位刻蚀工艺与外延工 艺同在外延机台内进行，大大压缩源漏区域凹槽的形成工艺与外延工艺之间的等待时间， 从而抑制界面氧化层的形成以及凹槽内壁对空气中碳元素的吸附，减少了后续外延的缺陷 源，还能够避免常规工艺中为了去除自然氧化层及碳元素而采用的高温过程对衬底中掺杂 元素分布的影响。
【专利附图】
【附图说明】
[0012] 图1-3本发明的半导体器件制造方法流程及其结构示意图。
【具体实施方式】
[0013] 以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是 示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的 描述，以避免不必要地混淆本发明的概念。
[0014] 本发明提供一种半导体器件制造方法，使用原位刻蚀工艺与外延工艺的结合形成 源漏区域，其制造流程参见附图1-3。
[0015] 首先，参见附图1，提供衬底1，在衬底1上形成隔离区域2、栅极堆栈。本发明中 的衬底1可以是经过了至少一步工艺加工的衬底，其材料优选为单晶体硅，另外，可选其他 单晶半导体材料，例如GaN，GaAs，Ge等。隔离区域2将不同晶体管隔离，例如为STI (浅沟 槽隔离）结构，其形成工艺主要包括：对衬底1进行刻蚀，形成浅沟槽，接着，填充绝缘介质， 并进行平坦化。栅极堆栈包括栅极4、栅绝缘层3、栅极间隙壁5。其中，栅极4是金属或金 属化合物栅极，例如如TiN，TaN，W等。栅绝缘层3为Si0 2或高K栅绝缘材料，例如Zr02， La203, LaAI03, Ti02, Η--2 等。栅极间隙壁 5 为 Si02 或 Si3N4。
[0016] 接着，参见附图2,在外延机台内，进行原位刻蚀工艺，形成源漏区域凹槽6,之后， 参见附图3,在源漏区域凹槽6中，通过外延工艺形成源漏区域7。在衬底1上形成隔离区 域2、栅极堆栈之后，将衬底转移至外延机台内，进行原位刻蚀工艺（in-situ etch)。原位 刻蚀工艺包括首先进行的预烘焙（prebake)工艺，所采用的气体为H2，或者，采用HC1和H 2， 其中的HC1可以提高氧化硅去除的效率；在预烘焙之后，进行原位刻蚀，所采用的气体包括 HC1 和!12，!12的流量为 10-1000sccm，优选为 20-200, HC1 的流量为 1-100,优选为 l-20sccm， 通常情况下，HC1的流量远小于H2的流量，例如小于4流量的十分之一。通过原位刻蚀工 艺，在衬底1上形成源漏区域凹槽6。接着，参见附图3,在形成源漏区域凹槽6之后，进行 源漏区域外延工艺，形成源漏区域7,其材料优选为SiGe，用以向沟道区域提供应力，以提 高沟道区域载流子的迁移率，提高晶体管性能。在本发明中，由于采用了原位刻蚀工艺形成 源漏区域凹槽，避免了传统刻蚀方法对衬底晶格的损伤，从而保证了后续外延工艺所形成 的源漏区域的质量，使其能够具有期望的应力值。同时，由于原位刻蚀工艺与外延工艺同在 外延机台内进行，大大压缩源漏区域凹槽的形成工艺与外延工艺之间的等待时间，从而抑 制界面氧化层的形成以及凹槽内壁对空气中碳元素的吸附，减少了后续外延的缺陷源，还 能够避免常规工艺中为了去除自然氧化层及碳元素而采用的高温过程对衬底中掺杂元素 分布的影响。本发明在减少工艺步骤、降低工艺难度的同时，确保了晶体管源漏区域所提供 的应力，提升了晶体管性能。
[0017] 以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说 明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落 在本发明的范围之内。
【权利要求】
1. 一种半导体器件制造方法，其中，包括如下步骤： 提供衬底，在所述衬底上形成隔离区域、栅极堆栈； 在外延机台内，进行原位刻蚀工艺，形成源漏区域凹槽，之后，在所述源漏区域凹槽中， 通过外延工艺形成源漏区域。
2. 根据权利要求1所述的方法，其特征在于，所述栅极堆栈包括栅极、栅绝缘层、栅极 间隙壁。
3. 根据权利要求1所述的方法，其特征在于，所述原位刻蚀工艺包括先后进行的预烘 焙和原位刻蚀。
4. 根据权利要求3所述的方法，其特征在于，其中，预烘焙采用的气体为H2，或者为HC1 和H2。
5. 根据权利要求3所述的方法，其特征在于，其中，原位刻蚀所采用的气体包括HC1和 H2。
6. 根据权利要求1所述的方法，其特征在于，所述源漏区域的材料为SiGe。
【文档编号】H01L21/336GK104124163SQ201310144228
【公开日】2014年10月29日 申请日期:2013年4月23日 优先权日:2013年4月23日
【发明者】秦长亮, 尹海洲, 王桂磊, 殷华湘, 李俊峰, 赵超 申请人:中国科学院微电子研究所