一种检测经平坦化处理的晶片的平坦程度的方法
【专利摘要】本发明提供一种检测经平坦化处理的晶片的平坦程度的方法，包括：在形成有金属塞的晶片表面形成金属层，经刻蚀，使其形成多个彼此间隔的金属区；进行平坦化处理；形成金属测试层；局部刻蚀金属测试层，使其形成具有多道弯折的蛇形金属测试区，所形成的蛇形金属测试区位于与金属区间隔处相对应的位置上，并且使蛇形金属测试区的两端分别与未刻蚀的金属测试层连接，形成试样金属测试层；分别检测试样金属测试层和对照金属测试层的电参数，通过两者电参数值之间的接近程度来评估晶片的平坦程度。本发明在制备CMOS器件过程中即可将平坦程度较差的芯片报废，从而避免进行后续的封装测试或者器件在后续应用中失效而带来更大的危害或造成更大的损失。
【专利说明】-种检测经平坦化处理的晶片的平坦程度的方法
【技术领域】
[0001] 本发明属于半导体【技术领域】，特别是涉及CMOS器件制备工艺过程中晶片SOG平坦 化处理后检测其平坦程度的方法。
【背景技术】
[0002] 互补金属氧化物半导体（ComplementaryMetalOxideSemiconductor，CMOS)是 组成CMOS数字集成电路的基本单元，其通常由多步工艺制备而成，常规的工艺大体上包 括：有源区工艺（即阱区、场氧形成和沟道注入)、栅极工艺、源漏极工艺、金属前绝缘介质层 (PMD)与接触孔工艺、金属化工艺以及钝化工艺。经过多步工艺处理后的晶片表面起伏，从 而难以在刻蚀后不均匀的光刻胶上制作图形，因此为了使晶片的表面保持平整平坦，通常 需要对晶片进行平坦化处理。
[0003] 常规的平坦化工艺包括反刻回蚀、玻璃回流、旋涂玻璃（spinonglass，S0G)以及 化学机械平坦化（CMP)等。其中，SOG工艺是将含有介电材料的液态溶剂以旋转涂布的方式 均匀地涂布在晶片表面，用以填补沉积介电层凹陷的孔洞，经热处理去除溶剂后，在晶片上 留下固化后近似二氧化硅（Si02)的介电材料；CMP工艺是利用化学腐蚀及机械力对加工过 程中的晶片进行平坦化的过程。相对于CMP工艺，由于SOG工艺成本低、并且对器件性能没 有太大影响，因而得到较为广泛地应用。
[0004] 制备CMOS器件过程中的金属化工艺通常包括：淀积金属层、光刻刻蚀金属层（形 成金属区)、金属层间介质淀积及平坦化、光刻刻蚀接触孔/通孔、形成金属塞(用钨填充接 触孔/通孔后磨抛钨)，上述步骤可以重复进行，直至制作到所需要的层数，最后再淀积一层 金属。然而，在上述金属化工艺中，在相邻金属区之间间隔部分的介电层(层间介质)上会出 现较大的凹坑，在进行SOG平坦化后，芯片表面会相对平坦。然而，在实际作业过程中常常 会因为SOG成分变化、SOG涂布设备故障等原因使得SOG在金属条密集区的填充状况不佳， 这样会导致在填充接触孔/通孔时，原本应该被刻蚀干净的金属(钨)仍然在凹坑中残留，这 种较差的平坦化容易导致金属区的短路，从而使器件失效或者带来的更大的损失。
【发明内容】
[0005] 本发明提供一种检测经平坦化处理的晶片的平坦程度的方法，本发明方法能够在 对器件进行平坦化处理后评估其平坦程度，从而在制备阶段即可将平坦化较差的芯片报 废，从而避免进行后续的封装测试或者器件在后续应用中失效而带来更大的危害或造成更 大的损失。
[0006] 本发明还提供一种制备CMOS器件的方法，本发明方法有利于形成不易产生金属 短路的CMOS器件，从而保障了CMOS器件的质量。
[0007] 本发明提供的检测经平坦化处理的晶片的平坦程度的方法，包括如下步骤：
[0008] 在形成有金属塞的晶片表面形成金属层，刻蚀所述金属层，使其形成多个彼此间 隔的金属区；
[0009] 对形成所述金属区的晶片进行平坦化处理；
[0010] 在经所述平坦化处理的晶片表面形成金属测试层；
[0011] 局部刻蚀所述金属测试层，使其形成具有多道弯折的蛇形金属测试区，所形成的 蛇形金属测试区位于与所述金属区间隔处相对应的位置上，并且使所述蛇形金属测试区的 两端分别与未刻蚀的金属测试层连接，形成试样金属测试层；
[0012] 以在非金属平面表面形成的相同的试样金属测试层作为对照金属测试层，分别检 测所述试样金属测试层和所述对照金属测试层的电参数，通过两者电参数值之间的接近程 度来评估经所述平坦化处理的晶片的平坦程度。
[0013] 根据本发明的方法，所述金属测试层可以采用常规方法制备形成，比如溅镀；所述 金属测试层的材质理论上没有严格的限制，在本发明具体方案中，可以采用如铝、铜、钨等 金属形成所述金属测试层。在本发明具体方案中，所述金属测试区沿着所述金属区的间隔 处延伸，从而形成多道弯折并且呈蛇形，由于所述蛇形金属测试区的位置与金属区的间隔 区域相对应，因此在金属区的间隔处残留有金属时，其便会与金属测试区连接，从而导致试 样金属测试层的电参数值发生改变。特别是，所述试样金属测试层（由未刻蚀的金属测试层 和蛇形金属测试区组成）的电参数值与所述对照金属测试层的电参数值之间的接近程度> 95%时，确定其平坦程度良好。
[0014] 根据本发明的方法，所述对照金属测试层的形成方法包括：
[0015] 在相同的形成有金属塞的晶片表面形成相同的金属层；
[0016] 对形成所述金属层的晶片进行相同的平坦化处理，形成所述非金属平面；
[0017] 在所述非金属平面的表面形成相同的金属测试层；
[0018] 局部刻蚀所述金属测试层，使其在与所述试样金属测试层相同的位置上形成相同 的蛇形金属测试区，形成对照金属测试层。
[0019] 根据本发明的方法，所述平坦化处理具体为SOG平坦化，其包括：
[0020] 在形成所述金属区的晶片表面形成第一介电层；
[0021] 在所述介电层上旋涂含有介电材料的液态溶剂，经热处理，形成SOG层；
[0022] 在所述SOG层表面形成第二介电层。
[0023] 在本发明具体方案中，所述金属区为条形，相邻金属区之间的间距越小越容易在 其间隔处的介电层上出现较大的凹坑，在这种情况下越容易产生金属的残留以及金属区的 短路。本发明相邻金属区之间的间距可以根据实际工艺要求或应用需要进行确定，在本发 明具体方案中，相邻金属区之间的间距< 〇. 7um。
[0024] 根据本发明的方法，所述金属区的宽度<0.7um;所述蛇形金属测试区相邻蛇形 段之间的间距< 〇. 7um，并且所述相邻蛇形段之间的间距> 0 (即相邻的蛇形段之间不连 接)，这样有利于在进行试样金属测试层的电参数检测时提高其检测的灵敏度；所述蛇形 金属测试区蛇形段的宽度理论上没有严格限制，其宽度不大到使相邻的蛇形段相互连接即 可，例如宽度可以<I. 4um，特别是所述蛇形段的宽度优选与所述相邻金属区之间的间距相 同或相近，例如可以< 〇· 7um。
[0025] 根据本发明的方法，所述电参数具体为电阻。
[0026] 本发明还提供一种制备CMOS器件的方法，包括如下步骤：
[0027] 1)在晶片上形成金属塞；
[0028] 2)在形成有金属塞的晶片表面形成金属层，刻蚀所述金属层，使其形成多个彼此 间隔的金属区；
[0029] 3)对形成所述金属区的晶片进行平坦化处理；
[0030] 4)在经所述平坦化处理的晶片表面形成金属测试层；
[0031] 5)局部刻蚀所述金属测试层，使其形成具有多道弯折的蛇形金属测试区，所形成 的蛇形金属测试区位于与所述金属区间隔处相对应的位置上，并且使所述蛇形金属测试区 的两端分别与未刻蚀的金属测试层连接，形成试样金属测试层；
[0032] 6)以在非金属平面表面形成的相同的试样金属测试层作为对照金属测试层，分别 检测所述试样金属测试层和所述对照金属测试层的电参数，计算两者电参数值之间的接近 程度；
[0033] 7)选择所测定的试样金属测试层的电参数值与所述对照金属测试层的电参数值 之间的接近程度>95%的晶片，去除其表面的试样金属测试层，并在去除试样金属测试层 的晶片表面形成金属塞；
[0034] 8)重复上述步骤2)_7)零至多次，在形成步骤7)所述金属塞的晶片表面形成末层 金属层，刻蚀所述末层金属层，在经刻蚀的末层金属层的表面形成钝化层，制得CMOS器件。
[0035] 根据本发明的方法，采用常规的CMOS器件制备工艺形成所述金属塞，并且在形成 所述金属塞之前，还包括采用常规的CMOS器件制备工艺在所述晶片表面形成阱区、栅极、 源极和漏极。
[0036] 根据本发明的方法，所述对照金属测试层的形成方法包括：
[0037] 在相同的形成有金属塞的晶片表面形成相同的金属层；
[0038] 对形成所述金属层的晶片进行相同的平坦化处理，形成所述非金属平面；
[0039] 在所述非金属平面的表面形成相同的金属测试层；
[0040] 局部刻蚀所述金属测试层，使其在与所述试样金属测试层相同的位置上形成相同 的蛇形金属测试区，形成对照金属测试层。
[0041] 根据本发明的方法，所述平坦化处理具体为SOG平坦化，其包括：
[0042] 在形成所述金属区的晶片表面形成第一介电层；
[0043] 在所述介电层上旋涂含有介电材料的液态溶剂，经热处理，形成SOG层；
[0044] 在所述SOG层表面形成第二介电层。
[0045] 在本发明具体方案中，所述金属区为条形，相邻金属区之间的间距< 0. 7um;所述 金属区的宽度< 〇. 7um;所述蛇形金属测试区相邻蛇形段之间的间距< 0. 7um;所述蛇形金 属测试区蛇形段的宽度< 0. 7um;所述电参数具体为电阻。
[0046] 本发明方案的实施，至少具有以下优势：
[0047] 1、本发明检测经平坦化处理的晶片的平坦程度的方法操作简单，并且易于控制， 其能够在器件进行平坦化处理后评估其平坦程度，从而在制备阶段即可将平坦化较差的芯 片报废，这样可以避免不合格产品继续进行后续的加工工艺及封装测试，从而降低生产成 本、并提1?合格广品的制备效率。
[0048] 2、本发明制备CMOS器件的方法有利于形成不易产生金属短路的CMOS器件，从而 保障了CMOS器件的产品质量，有利于避免不合格器件在后续应用中失效而带来更大的危 害或造成更大的损失。
【专利附图】
【附图说明】
[0049] 图1为本发明经光刻刻蚀后的金属测试层的俯视示意图；
[0050] 图2为蛇形金属测试区中一道蛇形段的剖视示意图；
[0051] 附图标记：1、第一金属区；2、第一介电层；3、SOG层；4、第二介电层；5、金属测试 层；6、蛇形金属测试区。
【具体实施方式】
[0052] 为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图和实施 例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明 一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有 做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0053] 实施例
[0054] 采用常规的CMOS器件制备工艺在晶片上形成阱区、栅极、源极、漏极后，淀积绝缘 介质层，并形成接触孔，用金属钨填充接触孔后磨抛钨，形成第一金属塞，然后继续进行以 下步骤：
[0055] 步骤1、形成金属区；
[0056] 具体可以包括：在形成所述第一金属塞的晶片表面淀积第一金属层，光刻刻蚀所 述第一金属层，使其形成多个彼此间隔的金属区1，其中相邻的第一金属区1之间的间距为 0· 6um，第一金属区1的宽度为0· 6um，随后去除光刻胶。
[0057] 步骤2、SOG平坦化处理；
[0058] 具体可以包括：在形成所述金属区的晶片表面形成第一介电层2,然后旋涂含有 介电材料的液态溶剂，并进行热处理，形成SOG层3,再在SOG层3表面形成第二介电层4。
[0059] 步骤3、形成金属测试层；
[0060] 具体可以包括：在经所述SOG平坦化处理的晶片表面形成金属测试层5。
[0061] 步骤4、局部刻蚀所述金属测试层；
[0062] 具体包括：如图1、图2所示，光刻刻蚀所述金属测试层5,使其形成具有多道弯折 的蛇形金属测试区6,所形成的蛇形金属测试区6沿着所述第一金属区1的间隔处延伸，并 且位于与所述第一金属区1间隔处相对应的位置上，此外使所述蛇形金属测试区6的两端 分别与未刻蚀的金属测试层5连接，从而形成试样金属测试层。
[0063] 步骤5、形成对照金属测试层；
[0064] 具体可以包括：在形成所述第一金属塞的晶片表面淀积相同的第一金属层1 ;对 形成所述第一金属层1的晶片进行上述步骤2的平坦化处理，形成非金属平面；在所述非金 属平面的表面形成与上述步骤3相同的金属测试层5;局部刻蚀所述金属测试层5,使其在 与步骤4所述的试样金属测试层相同的位置上形成相同的蛇形金属测试区6,从而形成对 照金属测试层。
[0065] 步骤6、检测电参数及评估平坦程度；
[0066] 具体可以包括：分别检测所述试样金属测试层和所述对照金属测试层的电阻，按 下述公式计算两者电参数值之间的接近程度：
[0067] ^ ^ I试样金属测试层?参数值-对照金属测试层?参数值IνιηΛιν 接近程度（％)= -X 100* 对照金属测试层电参数值
[0068] 结果表明：本实施例的试样金属测试层和所述对照金属测试层的电阻值之间的接 近程度为96%，确定其平坦程度为良好，符合CMOS器件对晶片平坦程度的要求。
[0069] 步骤7、去除试样金属测试层；
[0070] 具体可以包括：去除上述晶片表面的试样金属测试层，并在去除试样金属测试层 的晶片表面形成第二金属塞。
[0071] 步骤8、形成第二金属层（即末层金属层）及钝化层；
[0072] 具体可以包括：在形成所述第二金属塞的晶片表面形成第二金属层，光刻刻蚀所 述第二金属层后，去除光刻胶，并在经刻蚀的第二金属层表面形成钝化层，制得CMOS器件。
[0073] 其中，上述步骤1至上述步骤7可以重复进行，从而制得包括多层金属层的CMOS 器件。
[0074] 根据本发明上述的方法，在对所述试样金属测试层的电阻进行检测时，如果晶片 平坦程度较差（即，试样金属测试层与对照金属测试层的电参数值之间的接近程度<95%)， 则会在相邻的第一金属区1之间的间隔处形成金属（如钨）的残留，残留的金属会与蛇形金 属测试区6连接，从而使试样金属测试层的电阻发生改变。因此，本发明可以通过试样金属 测试层的电参数值与所述对照金属测试层的电参数值之间的接近程度来评估经所述平坦 化处理的晶片的平坦程度，并且在制备阶段将平坦程度较差的芯报废，从而避免进行后续 的封装测试或者CMOS器件在后续应用中失效而带来更大的危害或造成更大的损失。
[0075] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其 依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征 进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技 术方案的范围。
【权利要求】
1. 一种检测经平坦化处理的晶片的平坦程度的方法，包括如下步骤： 在形成有金属塞的晶片表面形成金属层，刻蚀所述金属层，使其形成多个彼此间隔的 金属区； 对形成所述金属区的晶片进行平坦化处理； 在经所述平坦化处理的晶片表面形成金属测试层； 局部刻蚀所述金属测试层，使其形成具有多道弯折的蛇形金属测试区，所形成的蛇形 金属测试区位于与所述金属区间隔处相对应的位置上，并且使所述蛇形金属测试区的两端 分别与未刻蚀的金属测试层连接，形成试样金属测试层； W在非金属平面表面形成的相同的试样金属测试层作为对照金属测试层，分别检测所 述试样金属测试层和所述对照金属测试层的电参数，通过两者电参数值之间的接近程度来 评估经所述平坦化处理的晶片的平坦程度。
2. 根据权利要求1所述的方法，其特征在于，所述试样金属测试层的电参数值与所述 对照金属测试层的电参数值之间的接近程度> 95%时，确定其平坦程度良好。
3. 根据权利要求1或2所述的方法，其特征在于，所述对照金属测试层的形成方法包 括： 在相同的形成有金属塞的晶片表面形成相同的金属层； 对形成所述金属层的晶片进行相同的平坦化处理，形成所述非金属平面； 在所述非金属平面的表面形成相同的金属测试层； 局部刻蚀所述金属测试层，使其在与所述试样金属测试层相同的位置上形成相同的蛇 形金属测试区，形成对照金属测试层。
4. 根据权利要求1-3中任一所述的方法，其特征在于，所述平坦化处理具体为SOG平坦 化，其包括： 在形成所述金属区的晶片表面形成第一介电层； 在所述介电层上旋涂含有介电材料的液态溶剂，经热处理，形成SOG层； 在所述SOG层表面形成第二介电层。
5. 根据权利要求1-3中任一所述的方法，其特征在于，所述金属区为条形，并且相邻金 属区之间的间距< 0. 7um。
6. 根据权利要求1-3中任一所述的方法，其特征在于，所述金属区为条形，并且所述金 属区的宽度< 0. 7um。
7. 根据权利要求1-3中任一所述的方法，其特征在于，所述蛇形金属测试区相邻蛇形 段之间的间距< 0. 7um。
8. 根据权利要求1-3中任一所述的方法，其特征在于，所述蛇形金属测试区蛇形段的 宽度 < 0. 7um。
9. 根据权利要求1-3中任一所述的方法，其特征在于，所述电参数为电阻。
10. -种制备CMOS器件的方法，其特征在于，包括如下步骤： 1) 在晶片上形成金属塞； 2) 按照权利要求1-9任一所述方法，在所述形成有金属塞的晶片表面形成所述金属 区，对形成所述金属区的晶片进行平坦化处理，并对所述平坦化处理后晶片的平坦程度进 行检测； 3) 选择所测定的试样金属测试层的电参数值与所述对照金属测试层的电参数值之间 的接近程度>95%的晶片，去除其表面的试样金属测试层，并在去除试样金属测试层的晶 片表面形成金属塞； 4) 重复上述步骤2) -3)零至多次，在形成步骤3)所述金属塞的晶片表面形成末层金 属层，刻蚀所述末层金属层，在经刻蚀的末层金属层的表面形成纯化层，制得CMOS器件。
【文档编号】H01L21/8238GK104347442SQ201310325329
【公开日】2015年2月11日 申请日期:2013年7月30日 优先权日:2013年7月30日
【发明者】崔金洪 申请人:北大方正集团有限公司, 深圳方正微电子有限公司