多栅vdmos晶体管及其形成方法
【专利摘要】一种多栅VDMOS晶体管及其形成方法，其中，多栅VDMOS晶体管，包括：N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面；位于所述N型衬底的第一表面上的N型漂移层；位于N型漂移层上的P型外延层；贯穿所述P型外延层和部分N型漂移层的若干沟槽；填充满若干沟槽的若干栅极结构；位于P型外延层内环绕每个栅极结构侧壁的N型掺杂区；位于P型外延层上的源极金属层，所述源极金属层将若干N型掺杂区电连接在一起；位于N型衬底的第二表面上的漏极金属层。本发明的多栅VDMOS晶体管的驱动电流较大。
【专利说明】多栅VDMOS晶体管及其形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及一种多栅VDMOS晶体管及其形成方法。
【背景技术】
[0002]随着电子消费产品需求的增长，功率MOSFET的需求越来越大。功率场效应管主要包括垂直双扩散场效应管VDMOS (Vertical Double-Diffused M0SFET)和横向双扩散场效应管LDMOS (Lateral Double-Diffused M0SFET)两种类型。其中，沟槽型VDMOS晶体管(Trench Vertical M0S)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在功率器件领域。
[0003]现有的VDMOS晶体管形成的具体过程为:提供半导体衬底，所述半导体衬底上表面上形成有外延层；在所述外延层内形成沟槽；在所述沟槽侧壁及底部形成栅氧化层；在所述沟槽内的栅氧化层上方形成填满沟槽的栅极；在所述栅极两侧的外延层内形成VMOS晶体管的源极；在所述外延层上形成覆盖栅极层间介质层，层间介质层用作绝缘层；接着，在所述层间介质层内形成接触孔，所述接触孔暴露出源极表面；在接触孔中填充满金属形成源极金属层；在所述半导体衬底的下表面上形成漏极金属层。
[0004]现有的VDMOS晶体管的驱动电流仍比较小。
【发明内容】
[0005]本发明解决的问题是怎样在一定的工作电压下，提高VDMOS晶体管的驱动电流。
[0006]为解决上述问题，本发明提供一种多栅VDMOS晶体管，包括:N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面；位于所述N型衬底的第一表面上的N型漂移层；位于N型漂移层上的P型外延层；贯穿所述P型外延层和部分N型漂移层的若干沟槽；填充满若干沟槽的若干栅极结构；位于P型外延层内环绕每个栅极结构侧壁的N型掺杂区；位于P型外延层上的源极金属层，所述源极金属层将若干N型掺杂区电连接在一起；位于N型衬底的第二表面上的漏极金属层。
[0007]可选的，所述栅极结构的数量大于等于两个，沟槽的数量等于栅极结构的数量。
[0008]可选的，所述栅极结构的数量大于等于三个。
[0009]可选的，所述栅极结构在P型外延层和部分N型漂移层中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。
[0010]可选的，相邻栅极之间的间距相等。
[0011]可选的，所述相邻栅极结构之间的距离为0.1?10微米，栅极的宽度为0.1?10微米。
[0012]可选的，相邻N型掺杂区之间不接触。
[0013]可选的，源极金属层与相邻N型掺杂区之间的P型外延层接触。
[0014]可选的，所述栅极结构包括位于沟槽的侧壁和底部表面的栅介质层以及位于栅介质层上填充满沟槽的栅电极。
[0015]可选的，每个栅电极通过相应的导电插塞与栅极金属层相连。
[0016]可选的，源极金属层与栅极结构顶部表面之间具有隔离介质层。
[0017]本发明还提供了一种多栅VDMOS晶体管的形成方法，包括:
[0018]提供N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面；在所述N型衬底的第一表面上形成N型漂移层；在所述N型漂移层上形成P型外延层；刻蚀所述P型外延层和部分N型漂移层，形成若干沟槽；在所述若干沟槽中形成若干栅极结构；在所述P型外延层内形成环绕每个栅极结构侧壁的N型掺杂区；在所述位于P型外延层上形成源极金属层，所述源极金属层将若干N型掺杂区电连接在一起；在所述N型衬底的第二表面上形成漏极金属层。
[0019]可选的，所述栅极结构的数量大于等于两个，沟槽的数量等于栅极结构的数量。
[0020]可选的，所述栅极结构的数量大于等于三个。
[0021]可选的，所述栅极结构在P型外延层和部分N型漂移层中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。
[0022]可选的，相邻栅极之间的间距相等。
[0023]可选的，相邻N型掺杂区之间不接触。
[0024]可选的，源极金属层与相邻N型掺杂区之间的P型外延层接触。
[0025]可选的，还包括:在源极金属层上形成层间介质层；在层间介质层中形成导电插塞；在层间介质层上形成栅极金属层，每个栅电极通过相应的导电插塞与栅极金属层相连。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的多栅VDMOS晶体管，具有多个栅极结构、多个N型掺杂区电连接在一起构成源区，多栅VDMOS晶体管工作时，通过多个栅极结构的作用在P型外延层中可以形成多个导电沟道，使得源漏电流(驱动电流)的通道数量增加(N型掺杂区、P型外延层的导电沟道、N型漂移层、N型衬底201构成通道)，在一定的工作电压下，使得VDMOS晶体管的源漏电流(驱动电流)值增大。
[0028]进一步，所述栅极结构呈多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布等时，一个栅极结构在空间分布上会与至少两个栅极结构相邻，在栅极结构上施加工作电压时，使得多个相邻的栅极结构之间的共有区域(P型外延层)内等效电势差会增大(多个工作电压在共有区域的相互叠加和相互作用)，从而使得该共有区域中形成的导电沟道的宽度会变大，从而使得通过导电沟道的源漏电流值(驱动电流)增大。
[0029]进一步，相邻栅极结构对应的N型掺杂区之间在型外延层内是不接触的，即相邻的N型掺杂区之间的区域仍为部分的P型外延层，使得源极金属层与P型外延层可以直接接触，当VDMOS工作时，在栅电极上施加工作电压，将源极金属层接地(或接负电压)，相当于将P型外延层也直接接地，使得栅电极与源极金属层之间具有较高的电势差，P型外延层中的空穴更容易向P型外延层与源极金属层交界的位置排斥，而P型外延层中的电子更容易向靠近栅介质层的方向吸引，从而使P型外延层中形成的导电沟道更宽，导电沟道的宽度变宽，通过的导电沟通的源漏电流可以更大，另外，多个栅极结构的存在，当VDMOS工作时，多个栅极结构会同时施加上工作电压，相邻栅极结构之间的P型外延层中等效电势差会增大，从而会增大相邻栅极结构之间的P型外延层形成的导电沟道的宽度。
[0030]本发明的多栅VDMOS晶体管形成方法比较简单，形成的VDMOS晶体管驱动电流大。
【专利附图】
【附图说明】
[0031]图1?图2为本发明实施例VDMOS晶体管的结构示意图；
[0032]图3?图4为本发明实施例中多个栅极结构的排布示意图；
[0033]图5?图10为本发明实施例VDMOS晶体管形成过程的结构示意图。
【具体实施方式】
[0034]现有的VDMOS晶体管在工作时，在栅极和漏极上施加工作电压、源极接地，靠近栅极侧壁的外延层中形成导电沟道，源漏电流(驱动电流)从漏极经过导电沟道流向源极，现有的VDMOS晶体管只存在一个导电沟道，因此在栅极和漏极上施加一定工作电压时，导电沟道数量和宽度一定，导电沟道通过的电流的大小受到限制，因而使得VDMOS晶体管的源漏电流(驱动电流)仍较小。
[0035]本发明提供了一种多栅VDMOS晶体管，该多栅VDMOS晶体管具有多个栅极，每个栅极对应都能在P型外延层内产生一个导电沟道，导电沟道的数量与栅极的数量相同，导电沟道的数量增多，VDMOS晶体管工作时，驱动电流通过的路径增多，从而因此在栅极和漏极上施加一定工作电压时，使得驱动电流增大。
[0036]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0037]本发明实施例中提供了一种多栅VDMOS晶体管，请参考图1，所述VDMOS晶体管包括:
[0038]N型衬底201,所述N型衬底201具有第一表面和与第一表面相对的第二表面；
[0039]位于所述N型衬底201的第一表面上的N型漂移层202 ；
[0040]位于N型漂移层202上的P型外延层203;
[0041]贯穿所述P型外延层203和部分N型漂移层202的若干沟槽；
[0042]填充满若干沟槽的若干栅极结构207 ；
[0043]位于P型外延层203内环绕每个栅极结构207侧壁的N型掺杂区208 ；
[0044]位于P型外延层203上的源极金属层210，所述源极金属层210将若干N型掺杂区208电连接在一起；
[0045]位于N型衬底201的第二表面上的漏极金属层211。
[0046]具体的，所述N型衬底201作为VDMOS晶体管的漏极的一部分，所述N型衬底201的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)或其他的半导体材料，本实施例中，所述N型衬底201的材料为硅。
[0047]N型衬底201中掺杂有N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
[0048]N型衬底201上具有N型漂移层202，N型漂移层202通过外延工艺形成，N型漂移层202的材料与N型衬底201的材料相同或不同，本实施中所述N型漂移层202的材料为硅。
[0049]在发明的其他实施例中，所述N型漂移层202也可以采用具有应力的半导体材料，比如所述N型漂移层202可以为碳化硅，在N型漂移层202上形成P型外延层时，N型漂移层202与P型外延层的界面产生拉应力，提高了 P型外延层中形成的沟道区中的载流子的迁移率，并且N型漂移层202与N型衬底201界面也会产生拉应力，提高了 N型漂移层202向N型衬底201传输的载流子的迁移率，提高VDMOS器件的性能。
[0050]N型漂移层202中掺杂有N型杂质离子，且N型漂移层202中掺杂的杂质离子的浓度小于N型衬底中掺杂的杂质离子浓度。N型漂移层202中掺杂的杂质离子浓度为1E16?lE19atom/cm3,N型衬底201中掺杂的杂质离子的浓度为1E18?lE21atom/cm3。需要说明的是，N型衬底201和N型漂移层202中的杂质离子浓度可以根据实际的需要进行调节。
[0051]N型漂移层202上具有P型外延层203，P型外延层用于形成导电沟道。P型外延层中掺杂有P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。P型外延层203通过外延工艺形成，P型外延层203的材料与衬底的材料相同或不相同，本实施例中，所述P型外延层的材料为硅。
[0052]P型外延层203和部分N型漂移层202中具有若干沟槽，所述沟槽贯穿P型外延层203的厚度，并且部分位于N型漂移层202中。
[0053]沟槽中用于形成VDMOS晶体管的栅极结构207。所述栅极结构207包括位于沟槽侧壁和底部的栅介质层206和位于栅介质层206上且填充满沟槽的栅电极205。
[0054]本实施例中，所述栅介质层206的材料为氧化硅，栅电极205的材料为多晶硅。本发明的其他实施例中所述栅介质层206的材料也可以为高介电常数材料，如--为Η--2、A1203、ZrO2, HfS1、HfS1N、HfTaO和HfZrO中的一种或几种，所述栅电极205的材料为金属，如为 W、Al、Cu、T1、Ta、Co、TaN, NiS1、CoS1、TiN, TiAl 和 TaSiN 中的一种或几种。
[0055]所述沟槽的数量大于等于两个，相应的，栅极结构207的数量也大于等于两个，本发明实施例中，以两个栅极结构207作示范性说明。本发明的多栅VDMOS晶体管工作时，通过多个栅极结构207的作用在P型外延层203中可以形成多个导电沟道，使得源漏电流(驱动电流)的通道数量增加(N型掺杂区208、P型外延层203的导电沟道、N型漂移层202、N型衬底201构成通道)，在一定的工作电压下，使得VDMOS晶体管的源漏电流(驱动电流)值增大。
[0056]为了提高VDMOS晶体管的集成度和源漏电流的分布均匀性，相邻栅极栅极207之间的间距相等，且所述栅极结构207之间的间距和本身的宽度均较小，所述栅极结构207之间的间距为0.1?10微米，栅极结构207的宽度为0.1?10微米。在本发明的其他实施例中，所述栅极结构207之间的间距和栅极结构207的宽度可以根据实际情况进行调节。
[0057]当所述栅极结构207的数量大于等于三个，栅极结构207具有不同的排布方式以提高源漏电流分布的均匀性和大小，后续会对排布方式做详细的说明。
[0058]所述P型外延层203中具有若干N型掺杂区208，每个N型掺杂区208环绕相应的栅极结构207的侧壁。若干N型掺杂区208通过源极金属层210电连接在一起构成VDMOS晶体管的源极。
[0059]所述N型掺杂区208环绕所述栅极结构207 —周，N型掺杂区208的剖面形状为一个圆环。
[0060]在本发明的其他实施例中，请参考图2，所述N型掺杂区208也可以半环绕所述栅极结构207的侧壁，栅极结构207的侧壁半环绕的侧壁为两栅极结构的相邻的侧壁，这样的排布可以减少单个多栅DMOS晶体管占据的面积，提高器件的集成度。
[0061]请继续参考图1，相邻栅极结构207对应的N型掺杂区208在P型外延层203内是不接触的，即相邻的N型掺杂区208之间的区域仍为部分的P型外延层203，使得源极金属层210与P型外延层203可以直接接触，当VDMOS工作时，在栅电极207上施加工作电压，将源极金属层210接地(或接负电压)，相当于将P型外延层也直接接地，使得栅电极205与源极金属层210之间具有较高的电势差，P型外延层中的空穴更容易向P型外延层与源极金属层210交界的位置排斥，而P型外延层中的电子更容易向靠近栅介质层206的方向吸弓丨，从而使P型外延层203中形成的导电沟道更宽，导电沟道的宽度变宽，通过的导电沟通的源漏电流可以更大，另外，多个栅极结构207的存在，当VDMOS工作时，多个栅极结构207会同时施加上工作电压，相邻栅极结构207之间的P型外延层203中等效电势差会增大，从而会增大相邻栅极结构207之间的P型外延层203形成的导电沟道的宽度。
[0062]所述P型外延层上具有源极金属层210，所述源极金属层210将若干N型掺杂区208电连接在一起，使得若干N型掺杂区208具有相同的电位，若干N型掺杂区208电连接在一起构成DMOS器件的源区。
[0063]所述源极金属层210和栅极结构之间具有隔离介质层209，所述隔离介质层用于栅极结构207与源极金属层210之间的隔离，所述隔离介质层209覆盖栅介质层206和栅电极205的表面,所述隔离介质层209还可以覆盖部分N型掺杂区208的表面。
[0064]为了保证有效的隔离性能，所述隔离介质层209的介电常数大于2.5，所述隔离介质层209的厚度大于500埃。
[0065]隔离介质层209材料为Si02、SiN、S1N、SiCN、SiC中一种或几种。
[0066]所述隔离介质层209为单层或多层的堆叠结构。
[0067]本发明的多栅DMOS晶体管还包括:源极金属层210中具有暴露隔离介质层209表面的开口(图中未示出);源极金属层210上具有层间介质层(图中未示出)，层间介质层填充开口 ；层间介质层和隔离介质层中209具有暴露若干栅电极205表面的若干通孔，若干通孔中填充导电材料形成若干导电插塞；层间介质层上具有栅极金属层，栅极金属层将若干导电插塞电连接在一起，从而将多个栅电极205电连接在一起，多个电连接在一起的栅电极205构成DMOS晶体管的栅电极。
[0068]当所述栅极结构207的数量大于等于三个时，栅极结构207具有不同的排布方式具体的，所述栅极结构207在P型外延层和部分N型漂移层中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。所述栅极结构207呈直线之外的其他排布方式时，如呈多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布等时，一个栅极结构207在空间分布上会与至少两个栅极结构207相邻，在栅极结构207上施加工作电压时，使得多个相邻的栅极结构207之间的共有区域(P型外延层203)内等效电势差会增大(多个工作电压在共有区域的相互叠加和相互作用)，从而使得该共有区域中形成的导电沟道的宽度会变大，从而使得通过导电沟道的源漏电流值(驱动电流)增大。
[0069]参考图3和图4，图3中以三个栅极结构207的排布作为示例，图4以中四个栅极结构207的排布作为示例。
[0070]首先参考图3，所述三个栅极结构207在P型外延层和部分N型漂移层中呈直线分布，即各栅极结构207中心之间的连线构成一条直线。相邻栅极结构207之间的间距相等，使得相邻栅极207对导电沟道形成的影响是相同的，提高各个导电沟通中通过的源漏电流的均匀性。在其他实施例中，相邻栅极结构之间的间距可以不相等。
[0071]所述三个栅极结构207还可以呈等边三角形分布，即栅极结构207中心之间的连线构成等边三角形。相比于直线的排布方式，等边三角型的排布，使得每个栅极结构207都与另外两个栅极结构207相邻，在栅极结构207上施加工作电压时，使得三个栅极结构207之间的共有区域(P型外延层)内等效电势差会增大(多个工作电压在共有区域的相互叠加和相互作用)，从而使得该共有区域中形成的导电沟道的宽度会变大，从而使得通过导电沟道的源漏电流值(驱动电流)增大。在本发明的其他实施例中，三个栅极结构还可以呈非等边三角形分布。
[0072]参考图4，所述四个栅极结构207在P型外延层和部分N型漂移层中呈平行四边形或正方形分布。在本发明的其他实施例中，所述四个栅极结构还可以为其他的四边形(如:矩形、梯形、不等边四边形)分布。
[0073]在其他实施例中，所述四个栅极结构也可以呈直线分布、三角形分布。四个栅极结构呈三角形分布时，其中三个栅极结构位于三角型三个顶点、另外一个栅极结构位于三角形内(比如三角形的中心)。
[0074]本发明实施例，还提供了一种形成上述多栅DMOS晶体管的方法，图5?图10为多栅DMOS晶体管形成过程的结构示意图。
[0075]参考图5,提供N型衬底201,所述N型衬底201具有第一表面和与第一表面相对的第二表面；在所述N型衬底201的第一表面上形成N型漂移层202 ;在所述N型漂移层202上形成P型外延层203。
[0076]所述N型漂移层202的形成工艺为外延工艺，在进行外延工艺时，在N型漂移层202中原位掺杂有N型杂质离子。本发明其他实施例中，也可以通过离子注入对N型漂移层202进行掺杂。N型漂移层202中掺杂的杂质离子的浓度小于N型衬底201中掺杂的杂质尚子浓度。
[0077]所述P型外延层203的形成工艺为外延工艺，在进行外延工艺时，在P型外延层203中原位掺杂有P型杂质离子。本发明其他实施例中，也可以通过离子注入对P型外延层203进行掺杂。
[0078]所述P型外延层203的厚度为0.1?10微米。
[0079]本实施例中，所述N型衬底201、N型衬底201、P型外延层203的材料为硅。
[0080]参考图6，刻蚀所述P型外延层203和部分N型漂移层202，形成若干沟槽204，所述沟槽204贯穿P型外延层203的厚度，并部分位于N型漂移层202中。
[0081]在刻蚀所述P型外延层203和部分N型漂移层202之前，在所述P型外延层203上形成掩膜层(图中未示出)，所述掩膜层中具有暴露P型外延层203表面的开口，所述开口的位置与形成的沟道204的位置相对应。
[0082]刻蚀所述P型外延层203和部分N型漂移层202工艺为等离子体刻蚀，等离子刻蚀时采用为含氯或含溴的气体或者两者的混合气体。
[0083]参考图7，在所述若干沟槽204 (参考图6)中形成若干栅极结构207。
[0084]所述栅极结构207包括位于沟槽204底部和侧壁的栅介质层206和位于栅介质层203上且填充满沟槽204的栅电极205。
[0085]栅极结构207形成的具体过程为:在所述沟槽204的侧壁和底部以及P型外延层203上形成栅介质材料层；在所述栅介质材料层表面形成栅电极材料层；化学机械研磨所述栅电极材料层和栅介质材料层，以P型外延层表面为停止层，形成栅介质层203和栅电极205。
[0086]所述栅极结构207的数量大于等于两个，沟槽204的数量等于栅极结构的数量。
[0087]所述栅极结构207的数量大于等于三个时，所述栅极结构207在P型外延层203和部分N型漂移层202中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。
[0088]相邻栅极207之间的间距相等。
[0089]参考图8，在所述P型外延层203内形成环绕每个栅极结构207侧壁的N型掺杂区208。
[0090]所述N型掺杂区208的形成工艺为离子注入。相邻的N型掺杂区208之间不接触。[0091 ] 在离子注入之前，在所述P型外延层203和栅极结构207形成保护掩模，所述保护掩模中具有暴露P型外延层的待注入区域的开口。
[0092]参考图9，在所述栅极结构207上形成隔离介质层209。
[0093]所述隔离介质层用于后续形成的源极金属层与栅极结构207之间的电学隔离，隔离介质层209材料为Si02、SiN、S1N、SiCN、SiC中一种或几种
[0094]参考图10,在所述位于P型外延层203和隔离介质层209上形成源极金属层210,所述源极金属层210将若干N型掺杂区208电连接在一起，若干电连接在一起的N型掺杂区208构成DMOS晶体管的源区；在所述N型衬底201的第二表面上形成漏极金属层211。
[0095]所述源极金属层210和漏极金属层211的材料Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi。
[0096]所述源极金属层210和漏极金属层211形成工艺为物理气相沉积或电镀。
[0097]还包括:刻蚀所述源极金属层210,形成暴露隔离介质层209表面的开口(图中未示出)；在源极金属层210上形成层间介质层(图中未示出)，层间介质层填充满开口 ；在层间介质层和隔离介质层中209形成暴露若干栅电极205表面的若干通孔；在若干通孔中填充导电材料，形成若干导电插塞；在层间介质层上栅极金属层，栅极金属层将若干导电插塞电连接在一起，从而将多个栅电极205电连接在一起，多个电连接在一起的栅电极205构成DMOS晶体管的栅电极。
[0098]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种多栅VDMOS晶体管，其特征在于，包括: N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面； 位于所述N型衬底的第一表面上的N型漂移层； 位于N型漂移层上的P型外延层； 贯穿所述P型外延层和部分N型漂移层的若干沟槽； 填充满若干沟槽的若干栅极结构； 位于P型外延层内环绕每个栅极结构侧壁的N型掺杂区； 位于P型外延层上的源极金属层，所述源极金属层将若干N型掺杂区电连接在一起； 位于N型衬底的第二表面上的漏极金属层。
2.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，所述栅极结构的数量大于等于两个，沟槽的数量等于栅极结构的数量。
3.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，所述栅极结构的数量大于等于三个。
4.如权利要求3所述的多栅VDMOS晶体管，其特征在在于，所述栅极结构在P型外延层和部分N型漂移层中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。
5.如权利要求3所述的多栅VDMOS晶体管，其特征在在于，相邻栅极之间的间距相等。
6.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，所述相邻栅极结构之间的距离为0.1?10微米，栅极的宽度为0.1?10微米。
7.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，相邻N型掺杂区之间不接触。
8.如权利要求7所述的多栅VDMOS晶体管，其特征在在于，源极金属层与相邻N型掺杂区之间的P型外延层接触。
9.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，所述栅极结构包括位于沟槽的侧壁和底部表面的栅介质层以及位于栅介质层上填充满沟槽的栅电极。
10.如权利要求9所述的多栅VDMOS晶体管，其特征在在于，还包括:在源极金属层上形成层间介质层；在层间介质层中形成导电插塞；在层间介质层上形成栅极金属层，每个栅电极通过相应的导电插塞与栅极金属层相连。
11.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，源极金属层与栅极结构顶部表面之间具有隔尚介质层。
12.—种多栅VDMOS晶体管的形成方法，其特征在在于，包括: 提供N型衬底,所述N型衬底具有第一表面和与第一表面相对的第二表面； 在所述N型衬底的第一表面上形成N型漂移层； 在所述N型漂移层上形成P型外延层； 刻蚀所述P型外延层和部分N型漂移层，形成若干沟槽； 在所述若干沟槽中形成若干栅极结构； 在所述P型外延层内形成环绕每个栅极结构侧壁的N型掺杂区； 在所述位于P型外延层上形成源极金属层，所述源极金属层将若干N型掺杂区电连接在一起； 在所述N型衬底的第二表面上形成漏极金属层。
13.如权利要求12所述的多栅VDMOS晶体管的形成方法，其特征在在于，所述栅极结构的数量大于等于两个，沟槽的数量等于栅极结构的数量。
14.如权利要求12所述的多栅VDMOS晶体管的形成方法，其特征在在于，所述栅极结构的数量大于等于三个。
15.如权利要求14所述的多栅VDMOS晶体管的形成方法，其特征在在于，所述栅极结构在P型外延层和部分N型漂移层中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。
16.如权利要求14所述的多栅VDMOS晶体管的形成方法，其特征在在于，相邻栅极之间的间距相等。
17.如权利要求12所述的多栅VDMOS晶体管的形成方法，其特征在在于，相邻N型掺杂区之间不接触。
18.如权利要求17所述的多栅VDMOS晶体管的形成方法，其特征在在于，源极金属层与相邻N型掺杂区之间的P型外延层接触。
19.如权利要求12所述的多栅VDMOS晶体管的形成方法，其特征在在于，所述栅极结构包括位于沟槽的侧壁和底部表面的栅介质层以及位于栅介质层上填充满沟槽的栅电极。
【文档编号】H01L29/78GK104347708SQ201310342027
【公开日】2015年2月11日 申请日期:2013年8月7日 优先权日:2013年8月7日
【发明者】孙光宇 申请人:中芯国际集成电路制造(北京)有限公司, 中芯国际集成电路制造(上海)有限公司