一种半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供形成有具有多个用于形成浅沟槽隔离结构的沟槽图案的硬掩膜层的半导体衬底；以硬掩膜层为掩膜，蚀刻半导体衬底以形成沟槽；在沟槽的侧壁和底部形成衬里氧化层；沉积抗反射介电层，覆盖硬掩膜层和衬里氧化层；沉积第一隔离材料层，覆盖抗反射介电层的同时部分填充沟槽；回蚀刻第一隔离材料层，露出抗反射介电层的位于沟槽之外的部分；沉积第二隔离材料层，完全填充沟槽；执行研磨直至露出硬掩膜层时终止，并去除硬掩膜层。根据本发明形成的浅沟槽隔离结构顶部与半导体衬底之间不存在氧化物和硅材料的界面，可以避免实施阱区注入时形成的遮蔽浅沟槽隔离结构的光刻胶层发生层离现象。
【专利说明】一种半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成浅沟槽隔离(STI)结构的方法以及具有该浅沟槽隔离结构的半导体器件。
【背景技术】
[0002]在半导体制造工艺中，所形成的浅沟槽隔离结构的性能对于最后形成的半导体器件的电学性能而言至关重要。
[0003]现有的形成浅沟槽隔离结构的工艺通常包括以下步骤:首先，在半导体衬底上形成具有用于形成浅沟槽隔离结构的沟槽图案的硬掩膜层；接着，以硬掩膜层为掩膜，蚀刻半导体衬底，以形成沟槽；然后，在沟槽中填充氧化物(通常为HARP);接下来，执行化学机械研磨以露出硬掩膜层；最后，去除硬掩膜层，再次执行化学机械研磨以使形成的浅沟槽隔离结构的的顶部与半导体衬底的表面平齐。
[0004]形成浅沟槽隔离结构之后，在半导体衬底上形成图案化的光刻胶层作为后续实施阱区注入的掩膜。如图1所示，形成在半导体衬底100上的具有阱区图案的光刻胶层102完全遮蔽浅沟槽隔离结构101，仅露出需要实施阱区注入部分的半导体衬底100。浅沟槽隔离结构101的材料通常为HARP，半导体衬底100的材料通常为含硅的材料，当对形成在半导体衬底100上的光刻胶层102实施图案化工艺中的曝光处理时，位于半导体衬底100与浅沟槽隔离结构101之间的界面处103 (图1中箭头所指向的位置)的光刻胶层102出现层离现象，导致实施图案化后的光刻胶层102中的阱区图案的特征尺寸大于预定的特征尺寸，影响后续阱区注入的实施。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有具有多个用于形成浅沟槽隔离结构的沟槽的图案的硬掩膜层；以所述硬掩膜层为掩膜，蚀刻所述半导体衬底以形成所述沟槽；在所述沟槽的侧壁和底部形成衬里氧化层；沉积抗反射介电层，以覆盖所述硬掩膜层和所述衬里氧化层；沉积第一隔离材料层，覆盖所述抗反射介电层的同时部分填充所述沟槽，其中，所述第一隔离材料层的位于所述沟槽底部的部分的厚度小于所述沟槽的深度；回蚀刻所述第一隔离材料层，以露出所述抗反射介电层的位于所述沟槽之外的部分；沉积第二隔离材料层，覆盖所述抗反射介电层的位于所述沟槽之外的部分以及经过所述回蚀刻的第一隔离材料层的同时完全填充所述沟槽；执行化学机械研磨直至露出所述硬掩膜层，并去除所述硬掩膜层。
[0007]进一步，采用热氧化工艺对所述沟槽的侧壁和底部进行氧化以形成所述衬里氧化层。
[0008]进一步，采用选择性沉积工艺在所述沟槽的侧壁和底部沉积所述衬里氧化层。
[0009]进一步,所述抗反射介电层的材料为S1C或者S1N。
[0010]进一步，所述抗反射介电层的厚度为20-300埃。
[0011]进一步，所述第一隔离材料层和所述第二隔离材料层的材料为HARP。
[0012]进一步，所述第一隔离材料层的厚度为50-500埃，所述第二隔离材料层的厚度为2000-10000 埃。
[0013]进一步,采用Siconi蚀刻工艺实施所述回蚀刻,所述Siconi蚀刻工艺的蚀刻气体包括NH3和NF3。
[0014]进一步，所述回蚀刻去除的所述第一隔离材料层位于所述沟槽之内的部分的厚度为 20-200 埃。
[0015]进一步，执行所述研磨之前，还包括执行退火的步骤，以使所述第二隔离材料层和所述经过回蚀刻的第一隔离材料层致密化。
[0016]进一步，去除所述硬掩膜层之后，还包括以下步骤:在所述半导体衬底上形成具有阱区图案的光刻胶层，以完全遮蔽所述浅沟槽隔离结构；以所述光刻胶层为掩膜，实施阱区注入以在所述半导体衬底中形成阱区；采用灰化工艺去除所述光刻胶层。
[0017]本发明还提供一种半导体器件，包括半导体衬底和形成在所述半导体衬底中的多个浅沟槽隔离结构，其特征在于，所述浅沟槽隔离结构由自下而上层叠的衬里氧化层、抗反射介电层、第一隔离材料层和第二隔离材料层构成。
[0018]进一步,所述抗反射介电层的材料为S1C或者S1N。
[0019]进一步，所述第一隔离材料层和所述第二隔离材料层的材料为HARP，且所述第一隔离材料层与所述第二隔离材料层的致密度不同。
[0020]与通过现有工艺形成的浅沟槽隔离结构相比，根据本发明形成的浅沟槽隔离结构顶部与半导体衬底之间不存在氧化物和硅材料的界面，可以避免实施阱区注入时形成的完全遮蔽浅沟槽隔离结构的光刻胶层发生层离现象。
【专利附图】
【附图说明】
[0021]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0022]附图中:
[0023]图1为形成的完全遮蔽根据现有工艺制作的浅沟槽隔离结构的光刻胶层出现层离现象的示意性剖面图；
[0024]图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0025]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0026]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0027]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成浅沟槽隔离结构的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0028]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0029][示例性实施例]
[0030]下面，参照图2A-图2F和图3来描述根据本发明示例性实施例的方法形成浅沟槽隔离结构的详细步骤。
[0031]参照图2A-图2F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0032]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
[0033]在半导体衬底200中形成有沟槽202，其形成过程通常包括以下步骤:在半导体衬底200上形成硬掩膜层201，采用本领域技术人员所熟习的各种适宜的工艺技术形成硬掩膜层201，例如化学气相沉积工艺，硬掩膜层201的材料优选氮化硅；图案化硬掩膜层201，以在硬掩膜层201中形成构成沟槽202的图案的开口，该过程包括:在硬掩膜层201上形成具有沟槽202的图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻硬掩膜层201直至露出半导体衬底200，采用灰化工艺去除所述光刻胶层；以图案化的硬掩膜层201为掩膜，在半导体衬底200中蚀刻出沟槽202。
[0034]需要说明的是，形成硬掩膜层201之前，可以先形成一层薄层氧化物作为缓冲层，以释放硬掩膜层201和半导体衬底200之间的应力，为了简化，图中未予示出。
[0035]接下来，在沟槽202的侧壁和底部形成衬里氧化层203。在本实施例中，采用热氧化工艺或选择性沉积工艺形成衬里氧化层203。
[0036]接着，如图2B所示，形成抗反射介电层204，以覆盖硬掩膜层201和衬里氧化层203。采用本领域技术人员所熟习的各种适宜的工艺技术形成抗反射介电层204，例如化学气相沉积工艺。抗反射介电层204的材料优选S1C或者S1N，抗反射介电层204的厚度为20-300 埃。
[0037]接着，如图2C所示，形成第一隔离材料层205，覆盖抗反射介电层204的同时部分填充沟槽202，其中，第一隔离材料层205的位于沟槽202底部的部分的厚度小于沟槽202的深度。第一隔离材料层205的材料通常为氧化物，本实施例中，第一隔离材料层205的材料为HARP (—种本领域技术人员通常采用的氧化物)。采用本领域技术人员所熟习的各种适宜的工艺技术形成第一隔离材料层205，例如共形沉积工艺，以使形成的第一隔离材料层205的位于沟槽202的侧壁和底部的部分具有均一的厚度。形成的第一隔离材料层205的厚度为50-500埃。
[0038]接着，如图2D所示，回蚀刻第一隔离材料层205，以露出抗反射介电层204的位于沟槽202之外的部分。在本实施例中，采用Siconi蚀刻工艺实施所述回蚀刻，以保证蚀刻气体对位于沟槽202的侧壁和底部的第一隔离材料层205的蚀刻速率接近相同，所述Siconi蚀刻工艺的蚀刻气体主要有NH3和NF3。所述回蚀刻去除的第一隔离材料层205位于沟槽202之内的部分的厚度为20-200埃。
[0039]接着，如图2E所示，形成第二隔离材料层205’，覆盖抗反射介电层204的位于沟槽202之外的部分以及经过所述回蚀刻的第一隔离材料层205的同时完全填充沟槽202。用本领域技术人员所熟习的各种适宜的工艺技术形成第二隔离材料层205’，例如化学气相沉积工艺。形成的第二隔离材料层205’的厚度为2000-10000埃。
[0040]然后，执行退火，以使形成的第二隔离材料层205’和经过所述回蚀刻的第一隔离材料层205致密化，提升其机械强度。由于形成第二隔离材料层205’和第一隔离材料层205时所分别采用的沉积工艺的工艺条件不同，导致沉积速率不同，因此，所述退火之后，第二隔离材料层205’和经过所述回蚀刻的第一隔离材料层205的致密度不同。(您好，由于沟槽202的特征尺寸很小，因此，在其中填充隔离材料都是分多次沉积完成的，每次沉积的速率不同，进而造成上述致密度的不同，这是本领域人员公知的。)
[0041]接着，如图2F所示，执行化学机械研磨直至露出硬掩膜层201，并去除硬掩膜层201，形成浅沟槽隔离结构206。在本实施例中，采用湿法蚀刻工艺去除硬掩膜层201。
[0042]至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，形成的浅沟槽隔离结构206由自下而上层叠的衬里氧化层203、抗反射介电层204、第一隔离材料层205和第二隔离材料层205’构成。接下来，可以通过后续工艺完成整个半导体器件的制作，包括:在半导体衬底200上形成具有阱区图案的光刻胶层，完全遮蔽浅沟槽隔离结构206 ;以所述光刻胶层为掩膜，实施阱区注入以在半导体衬底200中形成阱区；采用灰化工艺去除所述光刻胶层；在所述阱区的中央部分的上方形成栅极结构，作为示例，所述栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
[0043]在上述示范性实施例中，为了简化，仅示出一个浅沟槽隔离结构206。本领域技术人员应当知晓的是，本发明示例性实施例的方法同样适用于在半导体衬底200上形成与图2F所示出的浅沟槽隔离结构206的结构相同的多个浅沟槽隔离结构，且所述多个浅沟槽隔离结构的高度相同、宽度相同或者不同。与通过现有工艺形成的浅沟槽隔离结构101相比，根据本发明形成的浅沟槽隔离结构206的顶部与半导体衬底200之间不存在氧化物和硅材料的界面，可以避免实施阱区注入时形成的完全遮蔽浅沟槽隔离结构206的光刻胶层发生层离现象。
[0044]参照图3，其中示出了根据本发明示例性实施例的方法形成浅沟槽隔离结构的流程图，用于简要示出整个制造工艺的流程。
[0045]在步骤301中，提供形成有具有多个用于形成浅沟槽隔离结构的沟槽图案的硬掩膜层的半导体衬底，并以硬掩膜层为掩膜，蚀刻半导体衬底以形成沟槽；
[0046]在步骤302中，在沟槽的侧壁和底部形成衬里氧化层；
[0047]在步骤303中，沉积抗反射介电层，以覆盖硬掩膜层和衬里氧化层；
[0048]在步骤304中，沉积第一隔离材料层，覆盖抗反射介电层的同时部分填充沟槽；
[0049]在步骤305中，回蚀刻第一隔离材料层，以露出抗反射介电层的位于沟槽之外的部分；
[0050]在步骤306中，沉积第二隔离材料层，覆盖抗反射介电层的位于沟槽之外的部分以及经过回蚀刻的第一隔离材料层的同时完全填充沟槽；
[0051]在步骤307中，执行化学机械研磨直至露出硬掩膜层时终止，并去除硬掩膜层。
[0052]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上形成有具有多个用于形成浅沟槽隔离结构的沟槽的图案的硬掩膜层； 以所述硬掩膜层为掩膜，蚀刻所述半导体衬底以形成所述沟槽； 在所述沟槽的侧壁和底部形成衬里氧化层； 沉积抗反射介电层，以覆盖所述硬掩膜层和所述衬里氧化层； 沉积第一隔离材料层，覆盖所述抗反射介电层的同时部分填充所述沟槽，其中，所述第一隔离材料层的位于所述沟槽底部的部分的厚度小于所述沟槽的深度； 回蚀刻所述第一隔离材料层，以露出所述抗反射介电层的位于所述沟槽之外的部分；沉积第二隔离材料层，覆盖所述抗反射介电层的位于所述沟槽之外的部分以及经过所述回蚀刻的第一隔离材料层的同时完全填充所述沟槽； 执行化学机械研磨直至露出所述硬掩膜层，并去除所述硬掩膜层。
2.根据权利要求1所述的方法，其特征在于，采用热氧化工艺对所述沟槽的侧壁和底部进行氧化以形成所述衬里氧化层。
3.根据权利要求1所述的方法，其特征在于，采用选择性沉积工艺在所述沟槽的侧壁和底部沉积所述衬里氧化层。
4.根据权利要求1所述的方法，其特征在于，所述抗反射介电层的材料为S1C或者S1N，所述第一隔离材料层和所述第二隔离材料层的材料为HARP。
5.根据权利要求1所述的方法，其特征在于，所述抗反射介电层的厚度为20-300埃。
6.根据权利要求1所述的方法，其特征在于，所述第一隔离材料层的厚度为50-500埃，所述第二隔离材料层的厚度为2000-10000埃。
7.根据权利要求1所述的方法，其特征在于，采用Siconi蚀刻工艺实施所述回蚀刻，所述Siconi蚀刻工艺的蚀刻气体包括NH3和NF3。
8.根据权利要求1所述的方法，其特征在于，所述回蚀刻去除的所述第一隔离材料层位于所述沟槽之内的部分的厚度为20-200埃。
9.根据权利要求1所述的方法，其特征在于，执行所述研磨之前，还包括执行退火的步骤，以使所述第二隔离材料层和所述经过回蚀刻的第一隔离材料层致密化。
10.根据权利要求1所述的方法，其特征在于，去除所述硬掩膜层之后，还包括以下步骤:在所述半导体衬底上形成具有阱区图案的光刻胶层，以完全遮蔽所述浅沟槽隔离结构；以所述光刻胶层为掩膜，实施阱区注入以在所述半导体衬底中形成阱区；采用灰化工艺去除所述光刻胶层。
11.一种半导体器件，包括半导体衬底和形成在所述半导体衬底中的多个浅沟槽隔离结构，其特征在于，所述浅沟槽隔离结构由自下而上层叠的衬里氧化层、抗反射介电层、第一隔离材料层和第二隔离材料层构成。
12.根据权利要求11所述的半导体器件，其特征在于，所述抗反射介电层的材料为S1C 或者 S1N。
13.根据权利要求11所述的半导体器件，其特征在于，所述第一隔离材料层和所述第二隔离材料层的材料为HARP，且所述第一隔离材料层与所述第二隔离材料层的致密度不同。
【文档编号】H01L21/762GK104425350SQ201310411062
【公开日】2015年3月18日 申请日期:2013年9月10日 优先权日:2013年9月10日
【发明者】韩秋华 申请人:中芯国际集成电路制造(上海)有限公司