半导体器件及其制造方法
【专利摘要】本发明提供了一种集成电路（IC）器件及其制造方法。该方法包括提供包括衬底的前体，衬底具有第一和第二金属氧化物半导体（MOS）区。第一和第二MOS区包括第一和第二栅极区、第一和第二半导体层堆叠件、第一和第二源极/漏极区以及第一和第二隔离区。该方法包括露出并且氧化第一半导体层堆叠件以形成第一外氧化物层和第一内纳米线，以及去除第一外氧化物层以露出第一栅极区中的第一内纳米线。第一高k/金属栅极（HK/MG）堆叠件包裹环绕第一内纳米线。该方法包括露出并且氧化第二半导体层堆叠件以形成第二外氧化物层和第二内纳米线，以及去除第二外氧化物层以露出第二栅极区中的第二内纳米线。第二HK/MG堆叠件包裹环绕第二内纳米线。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明总体涉及半导体领域，更具体地，涉及集成电路器件及其制造方法。
【背景技术】
[0002]半导体集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代1C，其中，每一代都具有比上一代更小并且更复杂的电路。在IC发展期间，功能密度(即，每芯片面积上的互连器件的数量)已经普遍增加，而几何尺寸(即，使用制造工艺可制造的最小的部件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
[0003]这种按比例缩小也增加了加工和制造IC的复杂性，对于这些实现的进步，需要在IC的加工和制造中也有类似的发展。例如，已经引入诸如具有纳米线的半导体器件的三维晶体管以替代平面晶体管。在这个领域中具有改进是令人期待的。
【发明内容】
[0004]根据本发明的一个方面，提供了一种用于制造集成电路器件的方法，该方法包括:提供前体，该前体包括:衬底，具有第一金属氧化物半导体(MOS)区和第二 MOS区；形成在第一MOS区中的第一栅极区和第一源极/漏极区，该第一栅极区包括第一半导体层堆叠件；和形成在第二 MOS区中的第二栅极区和第二源极/漏极区，该第二栅极区包括第二半导体层堆叠件；以及横向露出第一栅极区中的第一半导体层堆叠件；氧化第一半导体层堆叠件以形成第一外氧化物层和第一内纳米线，第一内纳米线从第一源极区延伸至第一漏极区；去除第一外氧化物层以露出第一栅极区中的第一内纳米线；形成包裹环绕第一内纳米线的第一高k/金属栅极(HK/MG)堆叠件；横向露出第二栅极区中的第二半导体层堆叠件；氧化第二半导体层堆叠件以形成第二外氧化物层和第二内纳米线，第二内纳米线从第二源极区延伸至第二漏极区；去除第二外氧化物层以露出第二栅极区中的第二内纳米线；以及形成包裹环绕第二内纳米线的第二 HK/MG堆叠件。
[0005]优选地，第一 MOS区是P型金属氧化物半导体(PMOS)区，并且第一半导体层堆叠件包括交替设置在第一 MOS区中的衬底上方的一个或多个第一层以及一个或多个第二层。
[0006]优选地，第二 MOS区是N型金属氧化物半导体(NMOS)区，并且第二半导体层堆叠件包括设置在第二 MOS区中的衬底上方的第三层，以及设置在第三层上方的第四层。
[0007]优选地，第一 MOS区中的第一栅极的高度低于第二 MOS区中的第二栅极的高度。
[0008]优选地，该方法还包括:在氧化第二半导体层堆叠件中的第四层之前，去除第三层。
[0009]优选地，第一 MOS区是NMOS区，而第二 MOS区是PMOS区。
[0010]优选地，该方法还包括:通过使用η型掺杂剂掺杂PMOS区中的衬底的上部，形成第一抗穿通(APT)区。
[0011]优选地，该方法还包括:通过使用P型掺杂剂掺杂NMOS区中的衬底的上部，形成第二APT 区。
[0012]优选地，该方法还包括:在第一栅极区中的第一内纳米线下面形成第一鳍状结构。
[0013]优选地，该方法还包括:在第二栅极区中的第二内纳米线下面形成第二鳍状结构。
[0014]优选地，第一内纳米线包括锗(Ge )。
[0015]优选地，第二内纳米线包括硅(Si)。
[0016]根据本发明的另一方面，提供了一种集成电路器件，包括:衬底，具有N型金属氧化物半导体(NMOS)区和P型金属氧化物半导体(PMOS)区；第一栅极区和第一源极/漏极部件，通过NMOS区中的第一栅极区将第一源/漏极部件间隔开；和第二栅极区和第二源极/漏极部件，通过PMOS区中的第二栅极区将第二源极/漏极部件间隔开，其中，第一栅极区包括第一鳍状结构，以及位于第一鳍状结构上方的第一纳米线，第一纳米线包括第一半导体材料并且第一纳米线从第一源极部件延伸至第一漏极部件。第二栅极区包括第二鳍状结构，以及位于第二鳍状结构上方的第二纳米线，第二纳米线包括第二半导体材料并且第二纳米线从第二源极部件延伸至第二漏极部件。
[0017]优选地，第一半导体材料包括Si。
[0018]优选地，第二半导体材料包括SiGe。
[0019]优选地，第一栅极区包括多个第一纳米线。
[0020]优选地，第二栅极区包括多个第二纳米线。
[0021]优选地，该器件还包括:第一高k/金属栅极(HK/MG)堆叠件，包裹环绕第一纳米线；以及第二 HK/MG堆叠件，包裹环绕第二纳米线。
[0022]优选地，NMOS区中的第一栅极的高度低于PMOS区中的第二栅极的高度。
[0023]根据本发明的又一方面，提供了一种集成电路器件，包括:衬底，包括金属氧化物半导体(MOS)区；栅极区，设置在衬底上方；以及源极/漏极部件，通过栅极区间隔开，该栅极区包括:鳍状结构；和纳米线，形成于鳍状结构上方，纳米线从源极部件延伸至相应的漏极部件，其中，纳米线包括选自由Si和SiGe组成的组中的半导体材料。
【专利附图】
【附图说明】
[0024]结合参考附图阅读以下具体描述可以更好地理解本发明。应该强调，根据工业中的标准实践，各个部件没有按比例绘出并且仅用于说明的目的。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1是根据本发明的各个方面的制造集成电路(IC)器件中的N型金属氧化物半导体(NMOS)区和P型金属氧化物半导体(PMOS)区的方法的实例的流程图。
[0026]图2是根据本发明的一些实施例的器件前体的NMOS区和PMOS区的透视示图。
[0027]图3A至图14A是根据图1的方法构造的IC器件的NMOS区和PMOS区在各个制造阶段中沿着图2中的线A-A截取得到的截面图。
[0028]图3B至图14B是根据图1的方法构造的IC器件的NMOS区和PMOS区在各个制造阶段中沿着图2中的线B-B截取得到的截面图。
【具体实施方式】
[0029]为了实现本发明的不同特征，本发明提供了很多不同的实施例或实例。下面描述了组件和布置的特定实施例以简化本发明。当然，这些仅仅是实例而不旨在限定。例如，在下面的说明书中，第一部件形成于第二部件上方或上可包括第一部件和第二部件以直接接触的方式形成的实施例，也可包括额外的部件形成于第一部件和第二部件之间，即第一部件和第二部件可以以不直接接触的方式形成的实施例。此外，本发明在各个实例中可以重复参考数字和/或字母。这个重复是为了简化和清楚的目的，其本身并不表示所论述的各个实施例和/或结构之间的关系。
[0030]为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了附图中描述的方位，空间相关术语旨在包括器件在使用或操作中的不同方位。例如，如果翻转附图中的器件，那么描述为在其他元件或部件“下面”或“下方”的元件将调整为在其他元件或部件“上面”。因此，示例的术语“下面”可包括上面和下面的方位。另外，可调整装置(旋转90度或其他度数)，而在此使用的空间相关描述符可同样地作相应的解释。
[0031]本发明针对但不限于包括P型金属氧化物半导体(PMOS)器件和N型金属氧化物半导体(NMOS)器件的互补金属氧化物半导体(CMOS)器件。下文将继续以CMOS器件作为实例以说明本发明的各个实施例。然而，应该理解，除了特别声明外，本发明不应限于特定类型的器件。也应该理解，可在方法之前、之中和之后提供附加的步骤，并且对于方法的其他实施例，可将所描述的一些步骤替代或消除。
[0032]图1是用于制造IC器件中的NMOS区和PMOS区的方法100的流程图。根据本发明的各个方面，每个区都可包括纳米线。图2提供了具有NMOS区200和PMOS区300的器件前体150的实例的透视示图。尽管附图中所示的两个区域200、300是分开的，但应该理解，在本实施例中，区域可以是单个IC器件的一部分。而且，一些器件可包括一个区而不包括其他区。图3A至图14A是根据图1的方法100构造的NMOS区200和PMOS区300在各个制造阶段中沿着图2中的线A-A截取得到的截面图。图3B至图14B是根据图1的方法构造的NMOS区200和PMOS区300在各个制造阶段中沿着图2中的线B-B截取得到的截面图。
[0033]参见图1和图2，方法100开始于步骤102，提供了包括NMOS区200和/或PMOS区300的器件前体150。NMOS区200包括衬底210。PMOS区300包括衬底310。在本实施例中，衬底210和310是常用块状硅衬底的一部分。可选地，衬底210和/或310也可包括诸如晶体结构的硅或锗的元素半导体。NMOS区200和/或PMOS区300也可包括化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底210和/或310也包括绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底以及绝缘体上锗衬底。例如，可使用注氧隔离(SMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。
[0034]根据设计需要，衬底210和/或310也可包括各种掺杂区。掺杂区可掺杂诸如硼或BF2的P型掺杂剂。掺杂区也可掺杂诸如磷或砷的η型掺杂剂。掺杂区也可掺杂P型和η型掺杂剂的组合物。掺杂区可以P阱结构、N阱结构、双阱结构或使用凸起结构直接形成于衬底210和/或310上。
[0035]第一抗穿通(APT)区211可形成于衬底210的上部以及半导体层堆叠件230下面。可形成第一 APT区211以防止器件的穿通问题。在一些实例中，衬底210中的第一 APT区211可掺杂诸如硼和/或BF2的P型掺杂剂。
[0036]第二 APT区311也可形成于衬底310的上部以及半导体层堆叠件330下面。可形成第二 APT区311以防止器件穿通问题。在一些实例中，衬底310中的第二 APT区311可掺杂诸如磷和/或砷的η型掺杂剂。
[0037]仍参见图2，NMOS区200也可包括一个或多个隔离区220。隔离区220形成于衬底210的上方以使半导体层堆叠件230彼此隔离。PMOS区300可包括一个或多个隔离区320。隔离区320形成于衬底310的上方以使半导体层堆叠件330彼此隔离。可使用诸如浅沟槽隔离(STI)的传统隔离技术形成隔离区220和/或320以限定并且电隔离半导体层堆叠件。在一些实例中，隔离区220和/或320可包括氧化硅、氮化硅、氮氧化硅、空气间隙、其他适合的材料或它们的组合。隔离区220和/或320可通过任何适合的工艺形成。在一些实例中，STI的形成包括以光刻工艺，在衬底210和/或310中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)以露出鳍状结构225和/或325，并且使用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)以形成隔离区220和/或320。在一些实例中，填充后的沟槽可具有多层结构，诸如，填充有氮化硅或氧化硅的热氧化物衬垫层。在一些实施例中，执行化学机械抛光(CMP)工艺以去除过多的介电材料并且平坦化隔离区的顶面。在一些实施例中，隔离区220和/或320的深度(D)可介于60nm至120nm的范围内。
[0038]仍参见图2，NMOS区200包括形成于衬底210上方的一个或多个半导体层堆叠件230。PMOS区300可包括形成于衬底310上方的一个或多个半导体层堆叠件330。半导体层堆叠件230和/或330的形成工艺可包括对鳍状结构225和/或325的光刻和蚀刻工艺。光刻工艺可包括形成覆盖衬底的光刻胶层(抗蚀剂)、曝光光刻胶以形成图案、执行曝光后烘烤工艺以及使光刻胶显影以形成包括光刻胶的掩模元件。可使用掩模元件通过任何合适的干蚀刻和/或湿蚀刻方法将鳍状结构225和/或325开槽。在开槽工艺之后，可外延生长半导体层堆叠件230和/或330。在一些实施例中，衬底210和/或310的凹进部分的厚度(T)可介于50nm至IlOnm的范围内。在一些实例中，通过图案化部分鳍状结构225和/或325并且将其蚀刻形成半导体层堆叠件230和/或330。可选地，可通过对沉积覆盖在绝缘层上的硅层(例如，SOI衬底的硅-绝缘体-硅堆叠中的上面的硅层)进行图案化和蚀刻以形成半导体层堆叠件230和/或330。
[0039]如图2所示，半导体层堆叠件230和/或330可包括多个半导体层。每个半导体层都可具有基本上彼此不同的厚度。半导体层堆叠件230和/或330可包括锗(Ge)、硅
(Si)、砷化镓(GaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他适合的材料。半导体层堆叠件230和/或330可通过外延生长工艺(诸如，化学汽相沉积(CVD)、汽相外延(VPE)、超高真空(UHV) -CVD、分子束外延(MBE)和/或其他适合的工艺)沉积。然后，可使用CMP工艺平坦化包括半导体层堆叠件230和/或330的NMOS区200和/或PMOS区300的表面。
[0040]参见图2的NMOS区200，半导体层堆叠件230包括形成于衬底210上方的第一层232以及形成于第一层232上方的第二层234。在一些实例中，第一层232可包括娃锗(SiGe)。第二层234可包括硅(Si)。在一些实例中，第一层(SiGe) 232的厚度可介于5nm至15nm的范围内。SiGe中锗(Ge)的百分比可介于20%至50%的范围内。
[0041]参见图2的PMOS区300，半导体层堆叠件330包括交替堆叠在彼此上方的一个或多个第一层332以及一个或多个第二层333。在一些实施例中，第一层332可包括SiGe，而第二层333可包括Si。在一些实施例中，半导体层堆叠件330可包括如从底部到顶部的SiGe (332)/Si (333)/SiGe (332)/Si (333)的交替结构。一个或多个第一层332的厚度可彼此不同。在图2所示的一些实例中，上部的第一层332的厚度可介于5nm至15nm的范围内。下部的第一层332的厚度可介于15nm至40nm的范围内。在一些实施例中，第一层SiGe332中的Ge的百分比可介于20%至65%的范围内。在一些实施例中，第一层SiGe332中一些层的Ge的浓度可与第一层SiGe332中其他层的锗的浓度不同。在一些实例中，半导体层堆叠件330可包括多于两种的彼此堆叠的半导体层。在一些实施例中，上部的第一层SiGe332中Ge的百分比可高于下部的第一层SiGe332中Ge的百分比。在一些实例中，上部的第一层SiGe332中Ge的百分比可介于45%至65%的范围内。在一些实例中，下部的第一层SiGe332中Ge的百分比可介于30%至60%的范围内。
[0042]在NMOS区200中，衬底210包括源极/漏极区250和栅极区248。栅极区248将源极/漏极区250间隔开。在PMOS区300中，衬底310包括源极/漏极区350和栅极区348。栅极区348将源极/漏极区350间隔开。
[0043]在一些实施例中，半导体前体150的NMOS区200和PMOS区300可在分开的工艺中形成。例如，第一硬掩模(未示出)可形成于PMOS区300的表面上方以防止PMOS区300在NMOS区200的工艺过程中受到影响。在半导体层堆叠件230形成于NMOS区200中之后，然后，在加工PMOS区300时，第二硬掩模(未示出)可形成于NMOS区200的表面上方。在一些实施例中，首先可用硬掩模覆盖NMOS区200，并且在NMOS区200中形成半导体层堆叠件230之前，可在PMOS区300中形成半导体层堆叠件330。硬掩模可包括氧化硅、氮化硅、氮氧化硅或任何其他适合的介电材料。硬掩模可是单层或多层。硬掩模可通过CVD、原子层沉积(ALD)或其他任何合适的方法形成。
[0044]参见图1、图3A和图3B，方法100进行到步骤104，将隔离区220的部分开槽以形成凹进的沟槽240，从而横向露出NMOS区200中的半导体层堆叠件230。应该指出，下文的讨论将把器件前体150 (图2)称作IC器件400。在步骤104中，可将隔离区320的部分开槽以形成凹进的沟槽340，从而横向露出PMOS区300中的半导体层堆叠件330。
[0045]仍参见图3A和图3B，开槽工艺可包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。开槽工艺可包括选择性湿蚀刻或选择性干蚀刻。
[0046]参见图1、图4A和图4B，方法100进行到步骤105，在栅极区248中形成伪栅极242和硬掩模244。伪栅极242和硬掩模244可形成于栅极区248中的半导体层堆叠件230和隔离区220上方。在步骤105中，可在栅极区348中形成伪栅极342和硬掩模344。伪栅极342和硬掩模344可形成于栅极区348中的半导体层堆叠件330和隔离区320上方。可形成伪栅极242和/或伪栅极342以及硬掩模244和/或硬掩模344以防止在随后的源极/漏极的开槽工艺中蚀刻栅极区248和/或栅极区348。伪栅极242和/或342可包括多晶硅。伪栅极242和/或342可通过任何适合的工艺或步骤形成。例如，伪栅极242和/或342可通过包括沉积、光刻图案化和/或蚀刻工艺的步骤形成。沉积工艺包括CVD、PVD、ALD、其他适合的方法和/或它们的组合。硬掩模244和/或344可包括氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。硬掩模可以是单层或多层。硬掩模244和/或硬掩模344可通过热氧化、化学氧化、ALD或其他任何合适的方法形成。
[0047]参见图1、图4A和图4B，方法100进行到步骤106，在NMOS区200中形成源极/漏极的凹进的沟槽251。在步骤106中，可在PMOS区300中形成源极/漏极的凹进的沟槽351。
[0048]参见图4B，通过使用伪栅极242和硬掩模244，蚀刻NMOS区200中的源极/漏极区250的上部可形成源极/漏极的凹进的沟槽251。通过使用伪栅极342和硬掩模344，蚀刻PMOS区300中的源极/漏极区350的上部可形成源极/漏极的凹进的沟槽351。源极/漏极的凹进的沟槽251和/或源极/漏极的凹进的沟槽351可使用任何种类的干蚀刻工艺、湿蚀刻工艺和/或它们的合适组合形成。在蚀刻工艺之后，在两个邻近的源极/漏极的凹进的沟槽251之间可露出栅极区248。在蚀刻工艺之后，在两个相邻的源极/漏极的凹进的凹槽351之间可露出栅极区348。在一些实施例中，在蚀刻工艺期间可蚀刻衬底210的上部分以形成鳍状结构212。在一些实施例中，在蚀刻工艺之后，可完全或部分露出下部的第一层332以形成鳍状结构332。在一些实施例中，鳍状结构212和/或332的厚度可介于15nm至40nm的范围内。
[0049]仍参见图4B，沿着栅极区248可形成侧壁间隔件246。沿着栅极区348可形成侧壁间隔件346。侧壁间隔件246和/或346可包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。侧壁间隔件246和/或346也可包括多层。侧壁间隔件的典型形成方法包括在栅极区248和/或348上方沉积介电材料。然后，可各向异性地回蚀介电材料。回蚀工艺可包括多步骤蚀刻以实现蚀刻的选择性、灵活性和期望的过蚀刻控制。
[0050]参见图1、图5A和图5B，方法100进行到步骤108，在源极/漏极的凹进的沟槽251和/或源极/漏极的凹进的沟槽351中形成源极/漏极部件252和/或352。在一些实例中，通过在源极/漏极的凹进的沟槽251和/或351中外延生长半导体材料层可形成源极/漏极部件252和/或352。用于形成半导体材料层的形成工艺和材料可以与用于形成图2中描述的半导体层堆叠件230和/或330的形成工艺和材料基本类似。在一些实例中，源极/漏极部件252和/或352可通过一个或多个外延工艺形成。源极/漏极部件252和/或352可在外延工艺期间原位掺杂。例如，外延生长的SiGe源极/漏极部件可掺杂硼；而外延生长的Si源极/漏极部件可掺杂碳以形成硅:碳(S1:C)源极/漏极部件，掺杂磷以形成硅:磷(S1:P)源极/漏极部件或掺杂碳和磷以形成碳磷化硅(SiCP)源极/漏极部件。在一些实施例中，可执行注入工艺(即，结注入工艺)以掺杂源极/漏极部件。可执行一次或多次退火工艺以活化源极/漏外延部件。退火工艺可包括快速热退火(RTA)和/或激光退火工艺。在一些实施例中，一个源极/漏极部件是源极区，而另一个源极/漏极部件是漏极区。栅极区248和/或348将源极/漏极部件252和/或352间隔开。
[0051]参见图1、图6A和图6B，方法100进行到步骤110，在NMOS区200的源极/漏极部件252上方形成层间介电(ILD)层254，并且在PMOS区300的源极/漏极部件352上方形成ILD层354。ILD层254和/或354可包括氧化硅、氮氧化物或其他适合的材料。ILD层254和/或354可包括单层或多层。ILD层254和/或354可通过诸如CVD、ALD和旋涂(例如，旋涂诸如旋涂玻璃(SOG)的介电质)的适合的技术形成。在NMOS区200和/或PMOS区300中的上方形成ILD层254和/或354之后，可执行CMP工艺以去除多余的ILD层254和/或354并且平坦化ILD层254和/或354的顶面。在一些实施例中，如图6A和图6B所示，在CMP工艺期间，也可去除NMOS区200的硬掩模244和/或PMOS区300的硬掩模344。
[0052]参见图1、图6A和图6B，方法100进行到步骤112，形成图案化的硬掩模256以覆盖NMOS区200。在步骤112中，也露出PMOS区300的栅极堆叠件349。在步骤110中去除多余的ILD层254和/或354并且平坦化NMOS区200和/或PMOS区300的表面之后，可用图案化的硬掩模256覆盖NMOS区200的表面以防止NMOS区200在后续的PMOS区300的加工期间受到影响。硬掩模256可包括氧化硅、氮化硅、氮氧化硅或其他任何适合的介电材料。硬掩模256可包括单层或多层。硬掩模256可通过CVD、ALD或其他任何合适的方法形成。
[0053]仍参见图6A和图6B，在步骤112中，通过去除伪栅极342可露出PMOS区300的栅极区348中的栅极堆叠件349。栅极堆叠件349可包括交互堆叠的一个或多个第一层332和一个或多个第二层333。伪栅极342可使用诸如蚀刻工艺的任何合适的方法去除。蚀刻工艺可包括选择性湿蚀刻或选择性干蚀刻，使得伪栅极342相对于栅极堆叠件349和侧壁间隔件346具有充分的蚀刻选择性。可选地，可通过包括光刻图案化和回蚀的一系列工艺将伪栅极342开槽。
[0054]参见图1、图7A和图7B，方法100进行到步骤114，氧化PMOS区300的栅极区348中的部分栅极堆叠件349以形成外氧化物层336和内纳米线338。在一些实施例中，可对栅极堆叠件349的第二层333和上部的第一层332执行热氧化工艺。在一些实例中，热氧化工艺在氧气环境中进行。在一些实例中，热氧化工艺可在蒸汽和氧气的组合环境中进行。热氧化工艺可在蒸汽和氧气的组合环境、一个大气压以及介于400°C至600°C的范围内的温度下进行。热氧化工艺可进行30分钟至180分钟。在热氧化工艺期间，氧化第二层333和上部的第一层332的元素以形成外氧化物层336。在一些实施例中，外半导体氧化物层336可包括氧化硅(S1x),其中，X是氧组分的原子百分比。在一些实施例中，在氧化工艺期间，上部的第一层332的另一元素可扩散至栅极堆叠件349的上部的中心以形成半导体核心部分338。半导体核心部分338可沿着线B-B连续地形成并且连接至在栅极堆叠件349两侧上的源极/漏极部件352。应该指出，下文的论述将把半导体核心部分338称作内半导体纳米线338。在一些实施例中，内半导体纳米线338可以是Ge纳米线338。可形成外半导体氧化物层336以包裹内半导体纳米线338。
[0055]参见图7A和图7B，在一些实例中，内半导体纳米线338的直径可介于2nm至15nm的范围内。外氧化物层336和/或内半导体纳米线338的尺寸和形状可根据不同的工艺条件(诸如热氧化温度和时间)而不同。
[0056]参见图1、图8A和图8B，方法100进行到步骤116，去除外氧化物层336以露出PMOS区300中的内纳米线338。去除工艺可包括干蚀刻、湿蚀刻或它们的组合。例如，对外半导体氧化物层336执行相对于半导体纳米线338具有充分蚀刻选择性的选择性湿蚀刻或选择性干蚀刻。在去除外氧化物层336之后，将PMOS区300的栅极区348配置为包括内纳米线338和鳍状结构332。在一些实施例中，鳍状结构332可以是整个第一半导体层332或第一半导体层332的上部。
[0057]参见图1、图9A和图9B，方法100进行到步骤118，在PMOS区300中形成界面层(IL) 362/高k (HK)介电层364/金属栅极(MG) 366。在一些实施例中，可形成IL362以包裹环绕内纳米线338并且覆盖鳍状结构332和侧壁间隔件346。IL362可通过诸如ALD、化学汽相沉积CVD和臭氧氧化的任何合适的方法沉积。IL362可包括氧化物、HfS1和氮氧化物。在一些实施例中，在热处理之后，可能不能观察到隔离区320与IL362之间的界面。HK介电层364可通过任何适合的技术(诸如ALD、CVD、金属有机CVD (MOCVD)、物理汽相沉积(PVD)、热氧化、它们的组合或其他适合的技术)沉积在IL362上方并且包裹环绕IL362。HK 介电层 364 可包括 LaO、A10、ZrO, T1, Ta2O5' Y2O3> SrT13 (STO)、BaT13 (BTO)、BaZrO,HfZrO, HfLaO, HfS1, LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物(S1N)或其他适合的材料。在一些实施例中，在热处理之后，可能不能观察到IL362与HK介电层364之间的界面。
[0058]MG层366可包括诸如金属层、衬垫层、润湿层和粘合层的单层或多层。MG层366可包括 T1、Ag、Al、TiAlN, TaC, TaCN, TaSiN, Mn、Zr、TiN, TaN, Ru、Mo、WN、Cu、W 或任何适合的材料。MG层366可通过ALD、PVD、CVD或其他适合的工艺形成。可执行CMP工艺以去除多余的MG层366。CMP工艺为PMOS区300中的栅极区348以及ILD层354提供基本平坦的顶面。在沉积IL362/HK层364/MG366之后，如图9B所示，栅极区348可包括鳍状结构332、半导体纳米线338和IL362/HK层364/MG366。
[0059]参见图9A和图9B，在一些实施例中，在步骤118中，在使用CMP工艺平坦化PMOS区300的表面期间，可去除NMOS区200上方的硬掩模256。可使用CMP工艺去除硬掩模256。
[0060]参见图1、图1OA和图10B，方法100进行到步骤120，在PMOS区300上方形成硬掩模368以防止PMOS区300在随后的NMOS区200的工艺期间受到影响。硬掩模368可包括氧化硅、氮化硅、氮氧化硅或其他任何适合的介电材料。硬掩模368可包括单层或多层。硬掩模368可通过热氧化、化学氧化、ALD或其他任何合适的方法形成。
[0061]仍参见图1OA和图10B，在一些实施例中，在步骤120中，可去除伪栅极242以露出NMOS区200的栅极区248中的栅极堆叠件249。可使用诸如蚀刻工艺的任何合适的方法去除伪栅极242。栅极堆叠件249可包括第一层232和第二层234。蚀刻工艺可包括选择性湿蚀刻或选择性干蚀刻，使得伪栅极242相对于栅极堆叠件249和侧壁间隔件246具有充分的蚀刻选择性。可选地，可通过包括光刻图案化和回蚀的一系列工艺将伪栅极242开槽。
[0062]参见图1、图1lA和图11B，方法100进行到步骤122，选择性去除NMOS区200的第一层232。在一些实施例中，第一层232可包括SiGe，并且可使用诸如干蚀刻工艺、湿蚀刻工艺和/或它们的组合的任何合适的蚀刻工艺去除SiGe。第一层232的去除工艺也可包括选择性湿蚀刻或选择性干蚀刻，从而相对于第二层234提供充分的蚀刻选择性。在一些实例中，选择性湿蚀刻或选择性干蚀刻可选择性去除整个第一层232，而留下整个或部分第二层234。干蚀刻和湿蚀刻工艺可具有可调整的蚀刻参数，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流率和其他适合的参数。干蚀刻工艺可包括使用氯基化学剂的偏置等离子体蚀刻工艺。其他干蚀刻剂气体可包括四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)、氦气(He )和三氟化氯(ClF3)。干蚀刻也可以使用诸如DRIE (深反应离子蚀刻)的机制而各向异性地执行。化学汽相蚀刻可用作选择性蚀刻方法，并且蚀刻气体可包括氯化氢(HCl )、四氟化碳(CF4)和混有氢气(H2)的气体。化学汽相蚀刻可通过具有适当压力和温度的化学汽相沉积(CVD )来执行。
[0063]参见图1、图12A和图12B，方法100进行到步骤124，氧化NMOS区200中的部分栅极区248以形成外氧化物层236和内纳米线238。在一些实施例中，可氧化半导体层堆叠件230的第二层234的外部以形成外氧化物层236。在一些实例中，热氧化工艺在氧气环境中进行。在一些实例中，热氧化工艺可在蒸汽环境和氧气环境的组合中进行。热氧化工艺可以在蒸汽环境和氧气环境的组合、一个大气压以及介于400°C至600°C的范围内的温度条件下进行。热氧化工艺可以进行30分钟至180分钟。在热氧化工艺期间，可氧化第二层234的外部以形成外氧化物层236。在一些实施例中，外半导体氧化物层236可包括氧化硅(S1x),其中，X是氧组分的原子百分比。在一些实施例中，在氧化工艺期间，第二层234的内部可扩散至栅极区248的上部的中心以形成半导体核心238。半导体核心部分238可沿着线B-B方向连续地形成，并且连接至位于栅极区248两侧上的源极/漏极部件252。应该指出，下文的论述将把半导体核心部分238称作内半导体纳米线238。在一些实施例中，内半导体纳米线238可以是Si纳米线238。可形成外氧化物层236以包裹内半导体纳米线238。
[0064]参见图12A和图12B，在一些实例中，内半导体纳米线238的直径可介于2nm至13nm的范围内。外半导体氧化物层236和/或内半导体纳米线238的尺寸和形状可根据不同的工艺条件(诸如热氧化温度和时间)而不同。
[0065]参见图1、图13A和图13B，方法100进行到步骤126，去除外氧化物层236以露出NMOS区200中的内纳米线238。去除工艺可包括干蚀刻、湿蚀刻或它们的组合。例如，对外氧化物层236执行相对于内纳米线238具有充分蚀刻选择性的选择性湿蚀刻或选择性干蚀亥IJ。将NMOS区200的栅极区248配置为包括内纳米线238和鳍状结构212。在一些实施例中，鳍状结构212是衬底210的上部。
[0066]参见图1、图14A和图14B，方法100进行到步骤128，在NMOS区200中形成界面层(IL)262/高k (HK)层264/金属栅极(MG)266。可形成一个或多个IL262以包裹环绕内纳米线238，并且覆盖鳍状结构212和侧壁间隔件246。一个或多个HK层264可沉积在IL262上方并且包裹环绕IL262。用于形成IL262、HK介电层264和MG层266的形成工艺和材料可与图9A和图9B中所述的用于形成IL362、HK介电层364和MG层366的形成工艺和材料基本类似。在一些实施例中，在热处理之后，可能不能观察到IL262与隔离区220之间的界面。在热处理之后，可能不能观察到IL262与HK介电层264之间的界面。在沉积IL262/HK层264/MG266之后，栅极区248可包括鳍状结构212、内半导体纳米线238和IL262/HK层264/MG266。
[0067]仍参见图1、图14A和图14B，在步骤128中，可去除覆盖PMOS区300的硬掩模368。在一些实施例中，在使用CMP工艺平坦化NMOS区200的表面期间可去除硬掩模368。
[0068]尽管根据图3至图14中的描述，PMOS区300中的纳米线和鳍状结构的形成先于NMOS区200中的纳米线和鳍状结构的形成，但NMOS区200中的纳米线和鳍状结构的形成可以先于PMOS区300中的纳米线和鳍状结构的形成。在一些实施例中，在NMOS区200中形成纳米线和鳍状结构的期间，首先可形成硬掩模以覆盖PMOS区300。在一些实施例中，纳米线和鳍状结构可以只形成于NMOS区200中。在一些实施例中，纳米线和鳍状结构可以只形成于PMOS区300中。本领域普通技术人员将能够理解，NMOS区200和PMOS区300可使用任何适合的工艺以任何合适的顺序和任何适当的形貌形成。
[0069]虽然在NMOS区200中只示出了一条纳米线，并且在PMOS区300中只示出了一条纳米线，但是NMOS区200和/或PMOS区300可包括不只一条纳米线。在一些实施例中，NMOS区200和/或PMOS区300可包括不只一个鳍状结构。本领域普通技术人员将能够理解，任何数量的纳米线和/或任何数量的鳍状结构均可以以任何适合的布置包括在NMOS区200和/或PMOS区300中。
[0070]在一些实施例中，NMOS区200的MG层266也可包括包裹环绕IL262/HK层264结构的第一覆盖层。还可形成第一阻挡MG和η型功函(NWF)MG以包裹环绕第一覆盖层。PMOS区300的MG层366也可包括包裹环绕IL362/HK层364结构的第二覆盖层。还可形成第二阻挡MG和P型功函(PWF)MG以包裹环绕第二覆盖层。第一和/或第二覆盖层可包括TiN。第一和/或第二阻挡MG可包括TaN。NMOS区200的NWF MG可使用与PMOS区300的PWFMG层不同的金属层形成。在一些实例中，NWF MG可包括TiAlC、TaAl和/或TiAl。PWFMG可包括TiN。
[0071]虽然示出了通过隔离区220和/或320以单独的类型间隔开的源极/漏极部件252和/或352以及源极/漏极的凹进的沟槽251和/或351，但是源极/漏极的凹进的沟槽251和/或351可形成为共源极/漏极的凹进的沟槽，并且源极/漏极部件252和/或352可使用任何适合的工艺以任何适当的形状(诸如冠形源极/漏极部件)形成。
[0072]IC器件400的NMOS区200和/或PMOS区300还可经历CMOS或MOS工艺处理以形成本领域已知的各种部件和区。例如，后续处理可在衬底210和/或310上形成被配置为连接IC器件400的各个部件或结构的各种接触件/通孔/线以及多层互连部件(例如，金属层和层间介电质)。例如，多层互连件包括诸如传统的通孔或接触件的垂直互连件，以及诸如金属线的水平互连件。各种互连部件可采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成与铜相关的多层互连结构。
[0073]可在方法100之前、之中和之后提供附加的步骤，并且对于方法的其他实施例，可替代或去除所描述的一些步骤。
[0074]本发明提供了用于制造集成电路(IC)器件的方法的多个不同的实施例。该方法包括提供前体。前体包括具有第一金属氧化物半导体(MOS)区和第二 MOS区的衬底；形成于第一MOS区中的第一栅极区、第一源极/漏极区和第一隔离区，第一栅极区包括第一半导体层堆叠件；以及形成于第二 MOS区中的第二栅极区、第二源极/漏极区和第二隔离区，第二栅极区包括第二半导体层堆叠件。该方法还包括将第一隔离区开槽以横向露出第一栅极区中的第一半导体层堆叠件；氧化第一半导体层堆叠件以形成第一外氧化物层和第一内纳米线，第一内纳米线从第一源极区延伸至第一漏极区；去除第一外氧化物层以露出第一栅极区中的第一内纳米线；形成包裹环绕第一内纳米线的第一高k/金属栅极(HK/MG)堆叠件；将第二隔离区开槽以横向露出第二栅极区中的第二半导体层堆叠件；氧化第二半导体层堆叠件以形成第二外氧化物层和第二内纳米线，第二内纳米线从第二源极区延伸至第二漏极区；去除第二外氧化物层以露出第二栅极区中的第二内纳米线；以及形成包裹环绕第二内纳米线的第二 HK/MG堆叠件。
[0075]在另一个实施例中，一种IC器件包括具有N型金属氧化物半导体(NMOS)区和P型金属氧化物半导体(PMOS)区的衬底；NM0S区中的第一栅极区和第一源极/漏极部件，第一栅极区将第一源极/漏极部件间隔开；以及PMOS区中的第二栅极区和第二源极/漏极部件，第二栅极区将第二源极/漏极部件间隔开。第一栅极区包括第一鳍状结构和在第一鳍状结构上方的第一纳米线。第一纳米线包括第一半导体材料，并且第一纳米线从第一源极部件延伸至第一漏极部件。第二栅极区包括第二鳍状结构和在第二鳍状结构上方的第二纳米线。第二纳米线包括第二半导体材料，并且第二纳米线从第二源极部件延伸至第二漏极部件。
[0076]在又一个实施例中，一种IC器件包括衬底，衬底包括金属氧化物半导体(MOS)区；设置在衬底上方的栅极区；以及通过栅极区间隔开的源极/漏极部件。栅极区包括鳍状结构；以及形成在鳍状结构上方的纳米线。纳米线从源极部件延伸至相应的漏极部件。纳米线包括选自由Si和SiGe组成的组中的半导体材料。
[0077]上面概述了若干实施例的特征，从而使得本领域普通技术人员可更好地理解本发明的各方面。本领域普通技术人员应该意识到，可容易地使用本发明作为基础，设计或改变用于实施与在此介绍的实施例相同的目的和/或获得相同的优势的其他工艺和结构。本领域普通技术人员也应该意识到，这些等效结构不背离本发明的精神与范围，且在不背离本发明的精神与范围的情况下，在此他们可作出各种变化、替代和改变。
【权利要求】
1.一种用于制造集成电路器件的方法，所述方法包括: 提供前体，所述前体包括: 衬底，具有第一金属氧化物半导体(103)区和第二 103区； 形成在所述第一 103区中的第一栅极区和第一源极/漏极区，所述第一栅极区包括第一半导体层堆叠件；和 形成在所述第二 103区中的第二栅极区和第二源极/漏极区，所述第二栅极区包括第二半导体层堆叠件； 横向露出所述第一栅极区中的所述第一半导体层堆叠件； 氧化所述第一半导体层堆叠件以形成第一外氧化物层和第一内纳米线，所述第一内纳米线从所述第一源极区延伸至所述第一漏极区； 去除所述第一外氧化物层以露出所述第一栅极区中的所述第一内纳米线； 形成包裹环绕所述第一内纳米线的第一高V金属栅极(皿/10堆叠件； 横向露出所述第二栅极区中的所述第二半导体层堆叠件； 氧化所述第二半导体层堆叠件以形成第二外氧化物层和第二内纳米线，所述第二内纳米线从所述第二源极区延伸至所述第二漏极区； 去除所述第二外氧化物层以露出所述第二栅极区中的所述第二内纳米线；以及 形成包裹环绕所述第二内纳米线的第二皿/16堆叠件。
2.根据权利要求1所述的方法，其中，所述第一皿)3区是？型金属氧化物半导体(9103)区，并且所述第一半导体层堆叠件包括交替设置在所述第一皿)3区中的所述衬底上方的一个或多个第一层以及一个或多个第二层。
3.根据权利要求1所述的方法，其中，所述第二皿)3区是~型金属氧化物半导体(匪03)区，并且所述第二半导体层堆叠件包括设置在所述第二 103区中的所述衬底上方的第三层，以及设置在所述第三层上方的第四层。
4.根据权利要求1所述的方法，其中，所述第一103区中的所述第一栅极的高度低于所述第二 103区中的所述第二栅极的高度。
5.根据权利要求3所述的方法，还包括: 在氧化所述第二半导体层堆叠件中的所述第四层之前，去除所述第三层。
6.根据权利要求1所述的方法，其中，所述第一103区是匪03区，而所述第二 103区是？108 区。
7.根据权利要求2所述的方法，还包括: 通过使用II型掺杂剂掺杂所述？103区中的所述衬底的上部，形成第一抗穿通(八?”区。
8.根据权利要求3所述的方法，还包括: 通过使用？型掺杂剂掺杂所述匪03区中的所述衬底的上部，形成第二八?I区。
9.一种集成电路器件，包括: 衬底，具有~型金属氧化物半导体(匪03)区和？型金属氧化物半导体(9103)区； 第一栅极区和第一源极/漏极部件，通过所述匪03区中的所述第一栅极区将所述第一源极/漏极部件间隔开；和 第二栅极区和第二源极/漏极部件，通过所述？103区中的所述第二栅极区将所述第二源极/漏极部件间隔开， 其中，所述第一栅极区包括第一鳍状结构，以及位于所述第一鳍状结构上方的第一纳米线，所述第一纳米线包括第一半导体材料并且所述第一纳米线从第一源极部件延伸至第一漏极部件，以及 其中，所述第二栅极区包括第二鳍状结构，以及位于所述第二鳍状结构上方的第二纳米线，所述第二纳米线包括第二半导体材料并且所述第二纳米线从第二源极部件延伸至第二漏极部件。
10.一种集成电路器件，包括: 衬底，包括金属氧化物半导体(103)区； 栅极区，设置在所述衬底上方；以及 源极/漏极部件，通过所述栅极区间隔开，所述栅极区包括: 鳍状结构；和 纳米线，形成于所述鳍状结构上方，所述纳米线从源极部件延伸至相应的漏极部件， 其中，所述纳米线包括选自由31和3166组成的组中的半导体材料。
【文档编号】H01L23/485GK104347630SQ201310482171
【公开日】2015年2月11日 申请日期:2013年10月15日 优先权日:2013年8月1日
【发明者】江国诚, 徐廷鋐 申请人:台湾积体电路制造股份有限公司