多层多芯片扇出结构及制作方法
【专利摘要】本发明提供一种多层多芯片扇出结构，包括一承载板，所述承载板上设有多个层叠的封装子体；各封装子体内均封装有至少一个管芯；在各封装子体中，管芯被介质层的介质材料所包覆，管芯采用正面向上的形式贴装在金属垫块上；在每一封装子体的介质层上均设有RDL层；管芯正面的焊盘通过第一互连孔与该管芯所在封装子体的RDL层电连接；相邻封装子体之间设有绝缘层，相邻封装子体的RDL层之间通过层间的第二互连孔电连接。底部封装子体中的金属垫块压在承载板的表面上；中间或顶部的封装子体中的金属垫块压在封装子体间的绝缘层上；在顶部封装子体的表面布设有一层阻焊层。本发明能够较为容易地实现三维多芯片堆叠。
【专利说明】多层多芯片扇出结构及制作方法
【技术领域】
[0001]本发明涉及微电子封装领域，尤其是一种层叠的芯片扇出结构及制作方法。
【背景技术】
[0002]今日的电子封装不但要提供芯片的保护，同时还要在一定的成本下满足不断增加的性能、可靠性、散热、功率分配等要求，功能芯片速度及处理能力的增加需要更多的引脚数，更快的时钟频率和更好的电源分配。同时由于用户对超薄，微缩，多功能，高性能且低耗电的智能移动电子产品的需求越来越大，直接促成移动终端芯片计算和通信功能的融合，出现集成度，复杂度越来越高，功耗和成本越来越低的趋势。
[0003]传统的封装技术可以分为两类。在第一类中，晶圆上的管芯在它们被切割之前进行封装。这种封装技术具有一些有利的特征，诸如大产量和低成本。此外，需要较少的底部填充物或模塑料。然而，这种封装技术也具有缺陷。如上所述，管芯的尺寸变得越来越小，而且对应的封装只能是扇入型封装，例如图1所示为一种扇入型封装，其中，每个管芯的I/O焊盘I都限于直接位于对应管芯表面上方的区域。由于管芯的受限面积，I/O焊盘I的数量由于I/o焊盘I的间距限制而受到限制。如果焊盘I的间距减小，则可能出现焊桥。此夕卜，在要求固定焊球大小的情况下，焊球2必须具有一定的尺寸，这又限制了可封装在管芯表面上的焊球2的数量。
[0004]在另一种封装中，管芯在封装之前从晶圆中切割，而且只有“合格管芯”被封装。这种封装技术的优点在于可形成扇出型封装，该技术通过RDL (再布线层)将单个芯片的I/O进行扇出，增大单个封装面积，从而提高整体I/O数。相对于传统的单个IC芯片的塑封方式，扇出型封装技术可以得到更小的封装尺寸、更好的电学热学性能和更高的封装密度。典型的扇出型圆片级封装(fan-out WLP)结构如图2所示。
[0005]实现扇出型圆片级封装目前有三种不同的工艺路线，各有优缺点。最常见的也是最早出现的就是英飞凌提出的eWLB方案。此方案将合格管芯(Good die)重组且正面向下(face down)贴装在dummy晶圆上,整体进行塑封,重构晶圆，dummy晶圆拆键合后进行表面RDL布线、植球,最后切割成单个封装体,从而实现I/O管脚(pin)扇出。这种使用du_y晶圆为载板的封装技术的缺点在于使用成本较高、生产效率较低。另一方面，虽然可以解决I/O数限制的问题，但是由于使用包覆塑封料，其强度偏低，使扇出结构的支撑强度不够，在薄型封装中难以应用；包覆塑封料较大的热膨胀系数使得工艺过程翘曲较大，设备可加工能力较低，良率损失较大；而且较大的热膨胀系数导致芯片位置对准精度不高，细间距(finepitch)实现困难；包封树脂较为昂贵，不利于产品的低成本化。同时由于再布线是在塑封完以后进行，多芯片三维封装也难以实现。另一种方案是高精度的photo define扇出封装。此方案将合格管芯(Good die)重组且face up贴装在dummy晶圆上，使用光敏性材料涂覆整个晶圆表面并利用RDL等技术把1/0 Pin扇出。鉴于晶圆光刻技术精度高的特点，这种方式有机会实现细间距和多层芯片堆叠。然而超薄芯片技术、光敏性厚胶材料选择、大尺寸晶圆可能出现的翅曲问题以及较高的成本是该方案面临的挑战。还有一种方案是embeddedpackage。此方案利用基板生产工艺，通常采用双马来酰亚胺三嗪树脂(BT resin)基板来实现再布线和内外部的互连，将有源或无源芯片埋入基板中，通过基板的布线，将芯片I/OPin扇出。然而基板占封装成本的很大一部分，同时由于受到基板工艺中钻孔精度的影响，在实现三维多芯片堆叠的时候同样非常困难。
【发明内容】
[0006]本发明的目的是克服现有技术中存在的不足，提供一种多层多芯片扇出结构及制作方法，能够较为容易地实现三维多芯片堆叠，也可以避免发生因为芯片位置对准精度不高而产生的芯片移位问题。本发明采用的技术方案是:
一种多层多芯片扇出结构，包括一承载板，所述承载板上设有多个层叠的封装子体；各封装子体内均封装有至少一个管芯；在各封装子体中，一个或多个管芯被介质层的介质材料所包覆，管芯采用正面向上的形式贴装在金属垫块上；在每一封装子体的介质层上均设有RDL层；管芯正面的焊盘通过第一互连孔与该管芯所在封装子体的RDL层电连接；
相邻封装子体之间设有绝缘层，相邻封装子体的RDL层之间通过层间的第二互连孔电连接；
在与承载板结合的底部封装子体中，底部封装子体中的金属垫块压在承载板的一个表面上；中间或顶部的封装子体中的金属垫块压在封装子体间的绝缘层上；
在顶部封装子体的表面布设有一层阻焊层，在阻焊层上对应于顶部封装子体的RDL层上的焊盘处开有开窗，在开窗处植有连接顶部封装子体RDL层焊盘的I/O焊球。
[0007]进一步地，所述承载板为有机基板或半固化片。
[0008]进一步地，所述介质层的介质材料为聚丙烯。
[0009]进一步地，所述绝缘层的材料为BCB或PBO。
[0010]进一步地，所述第一互连孔和第二互连孔中均填充有导电金属。
[0011]进一步地，所述RDL层的材料为铜。
[0012]一种多层多芯片扇出结构的制作方法，包括下述步骤:
步骤(a).提供承载板，在承载板上压金属箔，然后经过贴膜曝光显影后刻蚀出管芯的金属垫块；
步骤(b).将管芯采用正面向上的形式贴装在金属垫块上；
步骤(c).在承载板上制作介质层，使得介质层完全包覆管芯；在介质层中对准管芯正面的焊盘处开第一盲孔；
步骤(d).对第一盲孔面进行化镀和填孔电镀，在第一盲孔中填充满导电金属，形成第一互连孔，填孔电镀的同时在介质层表面形成一层金属层，刻蚀介质层表面的金属层形成连接第一互连孔的RDL层；第一层即底层的封装子体形成；
步骤(e).在底层封装子体的表面制作一层绝缘层；
步骤(f).接着进行第二层封装子体的制作，在绝缘层上压金属箔，然后经过贴膜曝光显影后刻蚀出管芯的金属垫块；将管芯采用正面向上的形式贴装在第二层封装子体的金属垫块上；
步骤(g).在绝缘层上制作介质层，使得介质层完全包覆第二层封装子体的管芯；在第二层封装子体的介质层中对准管芯正面的焊盘处开第一盲孔，在第二层封装子体的介质层中对准底层封装子体的RDL层金属开第二盲孔；
步骤(h).对第二层封装子体的第一盲孔面和第二盲孔面进行化镀和填孔电镀，形成第一互连孔和第二互连孔，填孔电镀的同时在介质层表面形成一层金属层，刻蚀介质层表面的金属层形成连接第一互连孔和第二互连孔的RDL层；第二层封装子体形成；
步骤(i).在第二层封装子体的表面布设一层阻焊层，在阻焊层上对应于第二层封装子体的RDL层上的焊盘处开开窗，在开窗处植连接第二层封装子体RDL层焊盘的I/O焊球。
[0013]本发明的优点:本发明所提出的基于先进封装的低成本三维扇出型封装技术是为了面向量大面广的智能手机芯片市场，为高度敏感的模拟设备以及数字平台提供解决方案。这些技术与小封装尺寸和较大封装尺寸都兼容；能够支持单布线层和多布线层，以优化封装尺寸、性能、I/o的芯片尺寸范围和成本。具体有下述优点:
I).有机基板的工艺相对于晶圆级工艺对设备以及环境等要求比较低，材料的价格具有很大的优势，所以基于有机基板的扇出型(fan-out)工艺其价格优势非常明显，更适合于大规模生产。
[0014]2).在制作过程该技术方案对整个模块的翘曲等机械应力问题更具有优势。
[0015]3).该扇出型工艺与有机基板制作技术中的很多常规工艺兼容，更适应于该技术在基板量产厂商的推广和大规模量产。
[0016]4).三维多芯片扇出结构使得整体封装尺寸更加紧凑，利于在单个封装内集成尽可能多数量的管芯。
【专利附图】
【附图说明】
[0017]图1为现有技术扇出结构之一。
[0018]图2为现有技术扇出结构之二。
[0019]图3为本发明的承载板上制作金属垫块示意图。
[0020]图4为本发明的底层封装子体的管芯贴装示意图。
[0021]图5为本发明的底层封装子体的介质层和盲孔制作示意图。
[0022]图6为本发明的底层封装子体的第一互连孔和RDL层制作示意图。
[0023]图7为本发明的制作绝缘层示意图。
[0024]图8为本发明的第二层封装子体的金属垫块制作和管芯贴装示意图。
[0025]图9为本发明的第二层封装子体的绝缘层、盲孔制作示意图。
[0026]图10为本发明的第二层封装子体的介质层、第一互连孔、第二互连孔制作示意图。
[0027]图11为本发明的形成阻焊层、焊球示意图。
【具体实施方式】
[0028]下面结合具体附图和实施例对本发明作进一步说明。
[0029]如图11所示:
一种多层多芯片扇出结构，包括一承载板101,所述承载板101上设有多个层叠的封装子体；各封装子体内均封装有至少一个管芯201 ;在各封装子体中，一个或多个管芯201被介质层103的介质材料所包覆，管芯201采用正面向上的形式贴装在金属垫块102上；在每一封装子体的介质层103上均设有RDL层104 ;管芯201正面的焊盘通过第一互连孔202 '与该管芯201所在封装子体的RDL层104电连接。
[0030]相邻封装子体之间设有绝缘层105，相邻封装子体的RDL层104之间通过层间的第二互连孔203 ^电连接。
[0031]在与承载板101结合的底部封装子体中，底部封装子体中的金属垫块102压在承载板101的一个表面上；中间或顶部的封装子体中的金属垫块102压在封装子体间的绝缘层105上。
[0032]在顶部封装子体的表面布设有一层阻焊层106，在阻焊层106上对应于顶部封装子体的RDL层104上的焊盘处开有开窗，在开窗处植有连接顶部封装子体RDL层焊盘的I/O焊球108。
[0033]进一步地，所述承载板101为有机基板或半固化片。
[0034]进一步地，所述介质层103的介质材料为聚丙烯。
[0035]进一步地，所述绝缘层的材料为BCB或PBO。
[0036]进一步地，所述第一互连孔202 ^和第二互连孔203 ^中均填充有导电金属。
[0037]进一步地，所述RDL层104的材料为铜。
[0038]此种多层多芯片扇出结构的制作方法如下所述，包括下述步骤:
步骤(a).如图3所示，提供承载板101，在承载板101上压金属箔，然后经过贴膜曝光显影后刻蚀出管芯的金属垫块102· ；
在此步骤中，承载板101优选采用有机基板或半固化片(PP片)，该承载板101尺寸较大，可以是250mm*400mm、500mm*600mm等。承载板101上所压的金属箔为铜箔,将铜箔上不需要部分刻蚀掉，刻蚀出的金属垫块102具有电磁兼容(EMC)的功能，使器件具有更好的可靠性。
[0039]步骤(b).如图4所示，将管芯201采用正面向上的形式贴装在金属垫块102上； 在此步骤中，可以在金属垫块102上点胶，然后再贴装管芯201。
[0040]步骤(c).如图5所示，在承载板101上制作介质层103，使得介质层103完全包覆管芯201 ;在介质层103中对准管芯201正面的焊盘处开第一盲孔202 ；
介质层103的介质材料采用PP (聚丙烯)等材质，盲孔形成采用激光或机械钻孔的方式，要求第一盲孔202需与管芯201正面的焊盘(pad)精确对准。
[0041]步骤(d).如图6所示，对第一盲孔202面进行化镀和填孔电镀，在第一盲孔202中填充满导电金属，形成第一互连孔202 1 ,填孔电镀的同时在介质层103表面形成一层金属层，刻蚀介质层103表面的金属层形成连接第一互连孔202丨的RDL层104 ;第一层即底层的封装子体形成；
此步骤中，盲孔电镀的厚度以及RDL的尺寸按照产品需求进行，同时控制全板电镀的均匀性。RDL层即再布线层(Re-Distribution Layer),材质可以是铜。
[0042]步骤(e).如图7所示，在底层封装子体的表面(也就是底层封装子体的介质层103和RDL层104之上)制作一层绝缘层105 ；
绝缘层可以采用BCB (苯并环丁烯)、ΡΒ0 (聚对苯撑苯并双恶唑)等材质，可以采用旋涂或喷涂的方法进行，并按照材质要求进行固化处理。
[0043]步骤(f).如图8所示，接着进行第二层封装子体的制作，在绝缘层105上压金属箔，然后经过贴膜曝光显影后刻蚀出管芯的金属垫块102 ;将管芯201采用正面向上的形式贴装在第二层封装子体的金属垫块102上；
制作金属垫块102和贴装管芯201的方式同步骤(a)、(b)。本实施例只制作两层层叠的封装子体，第二层封装子体也就是顶层的封装子体。
[0044]步骤(g).如图9所示，在绝缘层105上制作介质层103，使得介质层103完全包覆第二层封装子体的管芯201 ;在第二层封装子体的介质层103中对准管芯201正面的焊盘处开第一盲孔202，在第二层封装子体的介质层103中对准底层封装子体的RDL层金属开第二盲孔203 ；
步骤(h).如图10所示，对第二层封装子体的第一盲孔202面和第二盲孔203面进行化镀和填孔电镀，形成第一互连孔202 '和第二互连孔203'，填孔电镀的同时在介质层103表面形成一层金属层，刻蚀介质层103表面的金属层形成连接第一互连孔202 '和第二互连孔203丨的RDL层104 ;第二层封装子体形成；
第二层封装子体的RDL层104上设有焊盘，以便于后续步骤中将焊球植在焊盘上。
[0045]步骤(i).如图11所示，在第二层封装子体(本例也就是顶部封装子体)的表面(也就是第二层封装子体的介质层103和RDL层104之上)布设一层阻焊层106，在阻焊层106上对应于第二层封装子体的RDL层104上的焊盘处开开窗，在开窗处植连接第二层封装子体RDL层焊盘的I/O焊球108。
[0046]阻焊层106采用通常所用的绿油，可以起到阻焊和防氧化保护的作用。
[0047]本实施例在第二层封装子体形成后即开始制作阻焊层和I/O焊球，但并不限制本扇出结构仅能够包含两层层叠的封装子体。根据实际需要，可以制作包含更多层层叠的封装子体。
【权利要求】
1.一种多层多芯片扇出结构，包括一承载板(101)，其特征在于:所述承载板(101)上设有多个层叠的封装子体；各封装子体内均封装有至少一个管芯(201)； 在各封装子体中，一个或多个管芯(201)被介质层(103)的介质材料所包覆，管芯(201)采用正面向上的形式贴装在金属垫块(102)上；在每一封装子体的介质层(103)上均设有RDL层(104);管芯(201)正面的焊盘通过第一互连孔(202 ’ )与该管芯(201)所在封装子体的RDL层(104)电连接； 相邻封装子体之间设有绝缘层(105)，相邻封装子体的RDL层(104)之间通过层间的第二互连孔(203 ’ )电连接； 在与承载板(101)结合的底部封装子体中，底部封装子体中的金属垫块(102)压在承载板(101)的一个表面上；中间或顶部的封装子体中的金属垫块(102)压在封装子体间的绝缘层(105)上； 在顶部封装子体的表面布设有一层阻焊层(106)，在阻焊层(106)上对应于顶部封装子体的RDL层(104)上的焊盘处开有开窗，在开窗处植有连接顶部封装子体RDL层焊盘的I/O 焊球(108)。
2.如权利要求1所述的多层多芯片扇出结构，其特征在于:所述承载板(101)为有机基板或半固化片。
3.如权利要求1或2所述的多层多芯片扇出结构，其特征在于:所述介质层(103)的介质材料为聚丙烯。
4.如权利要求1或2所述的多层多芯片扇出结构，其特征在于:所述绝缘层(105)的材料为BCB或PBO。
5.如权利要求1或2所述的多层多芯片扇出结构，其特征在于:所述第一互连孔(202 ’ )和第二互连孔(203 ’ )中均填充有导电金属。
6.如权利要求1或2所述的多层多芯片扇出结构，其特征在于:所述RDL层(104)的材料为铜。
7.一种多层多芯片扇出结构的制作方法，其特征在于，包括下述步骤: 步骤(a).提供承载板(101)，在承载板(101)上压金属箔，然后经过贴膜曝光显影后刻蚀出管芯的金属垫块(102)； 步骤(b).将管芯(201)采用正面向上的形式贴装在金属垫块(102)上； 步骤(c).在承载板(101)上制作介质层(103)，使得介质层(103)完全包覆管芯(201);在介质层(103)中对准管芯(201)正面的焊盘处开第一盲孔(202)； 步骤(d).对第一盲孔(202)面进行化镀和填孔电镀，在第一盲孔(202)中填充满导电金属，形成第一互连孔(202丨)，填孔电镀的同时在介质层(103)表面形成一层金属层，刻蚀介质层(103)表面的金属层形成连接第一互连孔(202丨)的RDL层(104);第一层即底层的封装子体形成； 步骤(e).在底层封装子体的表面制作一层绝缘层(105)； 步骤(f).接着进行第二层封装子体的制作，在绝缘层(105)上压金属箔，然后经过贴膜曝光显影后刻蚀出管芯的金属垫块(102);将管芯(201)采用正面向上的形式贴装在第二层封装子体的金属垫块(102)上； 步骤(g).在绝缘层(105)上制作介质层(103)， 使得介质层(103)完全包覆第二层封装子体的管芯(201);在第二层封装子体的介质层(103)中对准管芯(201)正面的焊盘处开第一盲孔(202)，在第二层封装子体的介质层(103)中对准底层封装子体的RDL层金属开第二盲孔(203)； 步骤(h).对第二层封装子体的第一盲孔(202)面和第二盲孔(203)面进行化镀和填孔电镀，形成第一互连孔(202')和第二互连孔(203')，填孔电镀的同时在介质层(103)表面形成一层金属层，刻蚀介质层(103)表面的金属层形成连接第一互连孔(202丨)和第二互连孔(203丨)的RDL层(104);第二层封装子体形成； 步骤(i).在第二层封装子体的表面布设一层阻焊层(106)，在阻焊层(106)上对应于第二层封装子体的RDL 层(104)上的焊盘处开开窗，在开窗处植连接第二层封装子体RDL层焊盘的I/O焊球(108)。
【文档编号】H01L21/50GK103594451SQ201310578899
【公开日】2014年2月19日 申请日期:2013年11月18日 优先权日:2013年11月18日
【发明者】张文奇, 王磊, 于中尧, 郭学平 申请人:华进半导体封装先导技术研发中心有限公司