半导体器件和制造半导体器件的方法

半导体器件和制造半导体器件的方法
【专利摘要】本发明涉及半导体器件和制造半导体器件的方法。半导体器件包括晶体管，晶体管形成在具有第一主表面的半导体衬底中。晶体管包括源极区、漏极区、沟道区、漂移区段以及邻近沟道区的栅极电极，栅极电极配置为控制形成在沟道区中的沟道的传导性。沟道区和漂移区段沿第一方向设置在源极区和漏极区之间，第一方向平行于第一主表面。沟道区具有沿第一方向延伸的突脊的形状并且漂移区段包括超级结层堆叠。
【专利说明】半导体器件和制造半导体器件的方法
【技术领域】
[0001]本说明书涉及半导体器件和制造半导体器件的方法。
【背景技术】
[0002]通常在汽车和工业电子系统中采用的MOS功率晶体管或DMOS功率器件在被接通时应当具有低接通电阻(Rm)。在关断状态中，它们应当具有高击穿电压特性并且耐受高源极-漏极电压。例如，当被关断时，MOS功率晶体管应当耐受数十到数百伏特的漏极到源极电压Vds。作为进一步的示例，在低电压降Vds时MOS功率晶体管传导可以在大约2到20V的栅极-源极电压下多达数百安培的非常大的电流。
[0003]根据通常采用的技术，使用横向MOS晶体管，其包括漏极延伸区或基于所谓的降低表面电场(resurf)概念。根据降低表面电场概念，在断开状态中，通过设置在漂移区下面的掺杂部分去除电荷。可替代地，这个掺杂部分可以实施为设置在漂移区上并且与漂移区绝缘的电极。为了进一步减少Rdsm和寄生电容，正在探索用于实施晶体管的新概念。

【发明内容】

[0004]根据实施例，半导体器件包括晶体管，晶体管形成在具有第一主表面的半导体衬底中。晶体管包括源极区、漏极区、沟道区、漂移区段以及邻近沟道区的栅极电极，栅极电极配置为控制形成在沟道区中的沟道的传导性。沟道区和漂移区段沿第一方向设置在源极区和漏极区之间，第一方向平行于第一主表面，并且沟道区具有沿第一方向延伸的突脊的形状。漂移区段包括超级结层堆叠。
[0005]根据实施例，制造半导体器件的方法包括在具有第一主表面的半导体衬底中形成晶体管。形成晶体管包括形成源极区、漏极区、沟道区、漂移区段和邻近沟道区的栅极电极，其中沟道区和漂移区段被形成为沿第一方向设置在源极区和漏极区之间，第一方向平行于第一主表面。形成沟道区包括形成沿第一方向延伸的突脊，并且形成漂移区段包括形成超级结层堆叠。
[0006]根据进一步的实施例，半导体器件包括形成在具有第一主表面的半导体衬底中的晶体管。晶体管包括源极区、漏极区、沟道区、漂移区段以及邻近沟道区的栅极电极，栅极电极配置为控制形成在沟道区中的沟道的传导性。沟道区和漂移区段沿第一方向设置在源极区和漏极区之间，第一方向平行于第一主表面。漂移区段包括超级结层堆叠，超级结层堆叠包括在堆叠方向上以交替方式堆叠的η掺杂和P掺杂层，堆叠方向相对于第一主表面垂直。源极区和漏极区中的至少一个延伸到一深度使得源极区或漏极区和半导体衬底之间的底边界设置在层堆叠的η掺杂和P掺杂层之间的底分界面下面。
【专利附图】

【附图说明】
[0007]附图被包括以提供对本发明的实施例的进一步的理解以及被合并到本说明书中并且组成本说明书的部分。附图图示了本发明的实施例并且与描述一起用于解释原理。本发明的其它实施例和许多预期的优点将容易了解，因为通过参考后面的详细描述它们变得更好理解。附图的元件不一定相对于彼此按比例。相似的参考数字指定对应的类似部分。
[0008]图1A示出了根据实施例的半导体器件的示例的横截面图；
图1B示出了平行于半导体衬底的第一主表面取得的图1A中示出的半导体器件的横截面图；
图1C示出了根据实施例的沿与沿其取得图1A的横截面图的方向垂直的方向取得的半导体器件的横截面图；
图2A到21示出了当执行制造方法的处理方法时半导体衬底的横截面图；
图3示意地示出了根据实施例的图示用于制造半导体器件的步骤的流程图；和 图4A和4B示出了根据进一步实施例的半导体器件的横截面图。
【具体实施方式】
[0009]在后面的详细描述中参考附图，附图形成本详细描述的部分并且在附图中通过图示的方式图示了在其中可以实践本发明的具体实施例。在这点上，参考被描述的附图的定向使用方向术语诸如“顶”、“底”、“前”、“背”、“首”、“尾”等。因为本发明的实施例的部件可以多个不同的定向放置，所以方向术语用于图示的目的并且决不限制。要理解的是在不脱离由权利要求限定的范围的情况下，可以利用其它实施例并且可以作出结构或逻辑的改变。
[0010]实施例的描述不是限制的。尤其，在下文中描述的实施例的元件可以与不同实施例的元件相结合。
[0011]在后面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构要理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(S0S)、掺杂的和未掺杂的半导体、由基础半导体基部支持的硅的外延层、和其它半导体结构。半导体不一定是基于硅的。半导体还可以是硅-锗、锗或砷化镓。根据本申请的实施例，通常，碳化硅(SiC)或氮化镓(GaN)是半导体衬底材料的进一步的示例。
[0012]在本说明书中使用的术语“横向的”和“水平的”意图描述平行于半导体衬底或半导体主体的第一表面的定向。这可以例如是晶片或管芯的表面。
[0013]在本说明书中使用的术语“垂直的”意图描述布置得垂直于半导体衬底或半导体主体的第一表面的定向。
[0014]附图和描述通过紧随掺杂类型“η”或“p”指示或“ + ”来图示相对掺杂浓度。例如，“η_”表示比“η”掺杂区的掺杂浓度低的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区高的掺杂浓度。相同相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同“η”掺杂区可能具有相同或不同的绝对掺杂浓度。在附图和描述中，为了更好理解，掺杂部分经常被指定为是“P”或“η”掺杂的。如将被清楚理解的那样，这个指定决不意图限制。只要实现所描述的功能，掺杂类型可以是任意的。另外，在所有实施例中，掺杂类型可以反转。
[0015]如在本说明书中采用的，术语“耦合”和/或“电耦合”不意图表示元件必须直接耦合在一起——在被“耦合”或“电耦合”的元件之间可以提供介入元件。术语“电连接”意图描述电连接在一起的元件之间的低电阻电连接。[0016]通常，为了图案化材料层，可以使用在其中提供适当的光刻胶材料的光刻方法。使用适当的光掩膜以光刻方式图案化光刻胶材料。图案化的光刻胶层在随后的处理步骤期间可以用作掩膜。例如，如常见的，可以在要被图案化的材料层上提供硬掩膜层或由适当的材料(诸如氮化硅、多晶硅或碳)制成的层。例如使用刻蚀过程以光刻方式图案化硬掩膜层。把图案化的硬掩膜层当作刻蚀掩膜，图案化材料层。
[0017]如本文中使用的，术语“具有”、“包含”、“包括”、“含有”等是开放的术语，其指示所述元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指示。
[0018]图1A示出了根据实施例的半导体器件的横截面图，并且图1B示出了图1A中示出的半导体器件的不同的横截面图。图1A的横截面图在图1B中示出的I和I’之间取得。I和I’之间的方向对应于本说明书内使用的第一方向。图1B的横截面图平行于第一主表面110很近地在第一主表面110下面取得以便划分子层310。
[0019]图1A中示出的半导体器件包括源极区201、漏极区205、沟道区220和漂移区段260。可以用第一传导类型的掺杂剂(例如η型掺杂剂)掺杂源极区201和漏极区205。沟道区220布置在源极区201和漂移区段260之间。用第二传导类型(例如P掺杂)的掺杂剂掺杂沟道区220。漂移区段260可以布置在沟道区220和漂移区205之间。源极区201、沟道区220、漂移区段260和漏极区205沿第一方向设置。
[0020]源极区201连接到源极电极202。漏极区205连接到漏极电极206。
[0021]图1B示出了沿平行于半导体衬底100的第一主表面110的平面取得的半导体器件的横截面图。如示出的，由栅极电极210细分沟道区220。
[0022]图1A和IB中示出的布置实施了包括晶体管200的半导体器件I，晶体管200形成在包括第一主表面110的半导体衬底100中。晶体管200实施为所谓的FinFET，在其中沟道区220具有沿第一方向延伸的突脊的形状。晶体管200进一步包括漂移区段260，漂移区段260包括超级结层堆叠300。超级结层堆叠300包括具有相反极性的掺杂的单晶半导体子层310、320的序列。例如P惨杂子层310可以后面是η惨杂的子层320，并且反之亦然。例如,超级结层堆叠300可以包括至少两个P掺杂子层310或至少两个η掺杂子层320。源极和漏极区201、205的掺杂浓度可以比组成漂移区段260的子层320的掺杂浓度高。
[0023]在包括超级结层堆叠的所谓的补偿器件中，在断开电压施加到晶体管的情况中，可以有效地阻断电流流动，因为各自具有不同的掺杂类型的邻近子层的电荷载流子彼此补偿。因此，使得在断开状态中邻近的P和η掺杂区完全耗尽。因此，为了实现与常规器件类似的击穿特性，可以增加掺杂层的掺杂浓度，导致在导通状态时的减小的电阻率。在超级结层堆叠中，可以选择每个子层的厚度以便在断开电压的情况中，子层可以被完全耗尽。
[0024]根据实施例，子层310、320在第一方向上延伸。例如,可以在垂直于第一主表面110的堆叠方向上堆叠子层310、320。可替代地，可以在平行于第一主表面110的堆叠方向上堆叠子层310、320。例如，超级结层堆叠300可以具有至少I μπι的厚度。
[0025]如由图1A中的点线指示的，在附图描绘的平面之前和之后的平面中，栅极沟槽212被设置得邻近沟道区220。栅极沟槽212从第一主表面110在衬底100的深度方向上延伸。因此，沟道区220具有突脊的形状。另外，栅极电极210可被设置得邻近突脊的侧壁220b并且邻近突脊的顶侧220a。栅极电极210借助于绝缘栅极介电材料211(诸如氧化硅)与沟道区220绝缘。当适当的电压施加到栅极电极210时，在沟道区220中形成的沟道的传导性将由栅极电压控制。通过控制形成在沟道区220中的沟道的传导性，可以控制从源极区201经由形成在沟道区220中的沟道和漂移区段260到漏极区205的电流流动。当对应于断开状态的电压施加到栅极电极210时，在沟道区220和绝缘栅极介电材料211之间的边界处无导电沟道形成，使得无电流流动。另外，超级结层堆叠300的子层被完全耗尽，使得电流流动被阻止并且器件具有高电压阻断特性。
[0026]如图1A中进一步示出的，半导体器件可以进一步包括邻近漂移区段260布置的场板250。场板250借助于绝缘场介电层251 (诸如场氧化物)与漂移区段260绝缘。场板250可以与栅极电极210绝缘。代替场板，具有合适层厚度的端子子层可以设置在超级结层堆叠300的顶上。可以选择端子子层的厚度以便发生电荷载流子的合适补偿。例如，这个端子子层可以具有超级结层堆叠300的其它层的厚度的大约一半的厚度。
[0027]如在图1A中特别图示的，源极区201从主表面110在衬底100的深度方向上(即相对于主表面Iio垂直地)延伸。沟道区220和漂移区段260沿平行于第一主表面110的第一方向设置在源极区201和漏极区205之间。漏极区205类似地在衬底100的深度方向上从第一主表面110延伸。
[0028]图1A进一步示出了设置在主体区220下面和在漂移区段260的部分下面的主体连接注入区225。主体连接注入区225将沟道区220连接到源极触点以便抑制当晶体管200设置到断开状态时可能由于碰撞电离引起的寄生双极效应。另外，主体连接注入区225在漂移区段260下面延伸，以便在晶体管200的断开状态中，漂移区260可以更容易地被耗尽。
[0029]图1C图示了在图1B中的II和II’之间取得的衬底100的横截面图。II和II’之间的方向垂直于第一方向。如在图1C中示出的，沟道区220具有突脊的形状，突脊具有宽度Cl1和深度或高度例如，突··脊可以具有顶侧220a和两个侧壁220b。侧壁220b可以垂直地或以相对于第一主表面110大于75°的角度延伸。栅极电极210可以设置得邻近突脊的至少两侧。
[0030]在每个突脊下面，设置深主体连接注入区225。栅极介电层211设置在栅极电极210和沟道区220之间。
[0031]根据实施例，沟道区220的宽度Cl1是=Cl1 < 2Xld，其中(I1表示在栅极电极210和沟道区220之间的分界面处形成的耗尽区段的长度。例如，耗尽区段的宽度可以如下确定:
【权利要求】
1.一种半导体器件，包括形成在具有第一主表面的半导体衬底中的晶体管，所述晶体管包括: 源极区； 漏极区； 沟道区； 漂移区段；以及 栅极电极，邻近所述沟道区，所述栅极电极配置为控制形成在所述沟道区中的沟道的传导性， 所述沟道区和所述漂移区段沿第一方向设置在源极区和漏极区之间，第一方向平行于第一主表面，所述沟道区具有沿第一方向延伸的突脊的形状，以及 所述漂移区段包括超级结层堆叠。
2.根据权利要求1的半导体器件，其中所述栅极电极设置在所述突脊的至少两侧处。
3.根据权利要求1的半导体器件，其中所述突脊包括顶侧和两个侧壁。
4.根据权利要求3的半导体器件，其中当所述器件在导通状态中运行时，沿侧壁中的至少一个形成导电反型层。
5.根据权利要求1的半导体器件，进一步包括设置得邻近超级结层堆叠的场板。
6.根据权利要求1的半导体器件，其中所述沟道区的突脊的宽度满足以下关系:Cl1 ( 2X Id,其中Id表示·在所述沟道区和栅极电介质之间的分界面处形成的耗尽区段的长度，栅极电介质设置在沟道区和栅极电极之间。
7.根据权利要求1的半导体器件，其中所述超级结层堆叠包括在堆叠方向上以交替方式堆叠的η掺杂和P掺杂层，堆叠方向相对于第一主表面垂直。
8.根据权利要求1的半导体器件，其中所述超级结层堆叠包括在堆叠方向上以交替方式布置的η掺杂和P掺杂层，堆叠方向在平行于第一主表面和相对于深度方向垂直的方向上延伸。
9.根据权利要求1的半导体器件，其中沿第一方向测量的突脊的长度Si和相对于第一方向垂直地测量的突脊的宽度dl满足以下的关系:sl/dl>2.0。
10.根据权利要求1的半导体器件，其中源极和漏极区设置在半导体衬底内并且在半导体衬底的深度方向上从第一主表面近似地延伸到所述栅极电极延伸到的深度。
11.根据权利要求1的半导体器件，其中所述源极区和所述漏极区中的至少一个延伸到大于Iym的深度。
12.根据权利要求1的半导体器件，其中所述超级结层堆叠包括至少两个η掺杂层或至少两个P掺杂层。
13.根据权利要求1的半导体器件，进一步包括: 源极触点，耦合到所述源极区；和 漏极触点，耦合到所述漏极区， 其中所述源极触点延伸到第一主表面并且所述漏极触点延伸到与第一主表面相对的第二主表面，并且其中所述漏极区在第一主表面的区处被绝缘。
14.根据权利要求1的半导体器件，进一步包括: 源极触点，耦合到所述源极区；和漏极触点，耦合到所述漏极区， 其中所述漏极触点延伸到第一主表面并且所述源极触点延伸到与第一主表面相对的第二主表面，并且其中所述源极区在第一主表面的区处被绝缘。
15.一种制造半导体器件的方法，包括在具有第一主表面的半导体衬底中形成晶体管，其中所述形成晶体管包括: 形成源极区、漏极区、沟道区、漂移区段和邻近沟道区的栅极电极，其中所述沟道区和所述漂移区段被形成为沿第一方向设置在所述源极区和所述漏极区之间，第一方向平行于第一主表面，其中形成所述沟道区包括形成沿第一方向延伸的突脊，并且形成所述漂移区段包括形成超级结层堆叠。
16.根据权利要求15的方法，其中形成所述超级结层堆叠包括外延地生长不同掺杂层的序列。
17.根据权利要求16的方法，其中生长不同掺杂层的序列通过顺序地互换在生长不同掺杂层的生长过程期间馈送的掺杂剂的源来完成。
18.根据权利要求15的方法，其中形成沟道区在形成超级结层堆叠之后执行，并且其中形成沟道区包括外延生长过程。
19.根据权利要求15的方法，其中形成突脊和形成栅极电极通过包括在沟道区中形成栅极沟槽和形成导电层以便填充邻近的沟槽的方法来完成。
20.一种半导体器件，包括形成在具有第一主表面的半导体衬底中的晶体管，所述晶体管包括: 源极区； 漏极区； 沟道区； 漂移区段；以及 栅极电极，邻近所述沟道区，所述栅极电极配置为控制形成在所述沟道区中的沟道的传导性， 所述沟道区和所述漂移区段沿第一方向设置在源极区和漏极区之间，第一方向平行于第一主表面，所述漂移区段包括超级结层堆叠，超级结层堆叠包括在堆叠方向上以交替方式堆叠的η掺杂和P掺杂层，堆叠方向相对于第一主表面垂直，以及 所述源极区和所述漏极区中的至少一个延伸到一深度，得所述源极区或所述漏极区和所述半导体衬底之间的底边界设置在所述层堆叠的η掺杂和P掺杂层之间的底分界面下面。
【文档编号】H01L21/336GK103855222SQ201310635904
【公开日】2014年6月11日 申请日期:2013年12月3日 优先权日:2012年12月3日
【发明者】A.迈泽, T.施勒泽 申请人:英飞凌科技股份有限公司