半导体装置制造方法
【专利摘要】根据实施例，一种半导体装置包括：基部，该基部包括具有导电性的安装部分、和与该安装部分绝缘的端子。该半导体装置还包括:半导体部件，该半导体部件设置在安装部分上，并且具有第一面和与第一面相对的第二面，该半导体部件在第一面上具有电连接至端子的电极，并且经由第二面接触安装部分；和电阻部件，该电阻部件将安装部分电连接至端子。该电阻部件的电阻值大于乘积ωC的倒数，其中，C是安装部分与端子之间的电容值，而ω是从该半导体部件输出的电信号的角频率。
【专利说明】半导体装置
[0001]相关申请的交叉引用
[0002]本申请基于并且要求保护2012年12月27日提交的日本专利申请N0.2012-286241的优先权的权益；其全部内容通过引用并入于此。
【技术领域】
[0003]实施例总体上涉及半导体装置。
【背景技术】
[0004]许多半导体装置包括处于其封装中的半导体部件。由此，当将半导体部件容纳在封装中时，存在因寄生电容而造成劣化特性的风险。因此，需要消除封装感应寄生电容的影响。
【专利附图】
【附图说明】
[0005]图1A和IB是例示根据第一实施例的半导体装置的示意图；
[0006]图2A和2B是例示根据第一比较例的半导体装置的示意图；
[0007]图3A和3B是例示根据第二比较例的半导体装置的示意图；
[0008]图4A至4C是例示根据第一实施例的变型例的半导体装置的示意性截面图；以及
[0009]图5A和5B是例示根据第二实施例的半导体装置的示意图。
【具体实施方式】
[0010]根据一实施例，半导体装置包括:基部，该基部包括具有导电性的安装部分，和与该安装部分绝缘的端子。该半导体装置还包括:半导体部件，该半导体部件设置在安装部分上，并且具有第一面，和与第一面相对的第二面，该半导体部件具有电连接至第一面上的端子的电极，并且经由第二面接触安装部分，和电阻部件，该电阻部件将安装部分电连接至端子。该电阻部件的电阻值大于乘积《C的倒数，其中，C是安装部分与端子之间的电容值，而ω是从该半导体部件输出的电信号的角频率。
[0011]下面，参照附图对实施例进行描述。应注意到，附图是示意性或简化的例示图，而且每一个部件的厚度和宽度之间的关系和多个部件之间在尺寸上的比例可以不同于实际部分。而且，即使在描绘相同的部件时，相互尺度和比例也可以根据附图不同地例示。应注意到，在本申请的附图和说明书中，相同的数字被应用于已经在附图中呈现并描述的构成部分，从而省略了对这样的构成部分的重复性详细描述。
[0012]第一实施例
[0013]图1A和IB是例示根据第一实施例的半导体装置I的示意图。图1A是例示安装在基部10上的半导体部件20的立体图。图1B是例示半导体部件20的截面图。
[0014]半导体装置I设置有基部10和安装在基部10上的半导体部件20。基部10包括:具有导电性的安装部分13、和与该安装部分13绝缘的端子15。半导体部件20被牢固地安装在安装部分13上。而且，半导体部件20具有处于与接触安装部分13的一面相对的一侧上的、电连接至端子15的电极21。而且，安装部分13和端子15经由电阻部件30电连接。
[0015]如图1A所示,基部10例如包括相互绝缘的多个端子15a至15h。端子15a至15h与安装部分13绝缘。例如，基部10是陶瓷基板。安装部分13是设置在陶瓷基板的顶表面IOa上的焊接盘(land)图案，并且端子15a至15h例如是焊盘。焊接区图案和焊盘例如是喷镀在镍层上的包含金的金属膜。另选的是，树脂基板可被用于基部10。
[0016]半导体部件20包括多个电极21。每一个电极21分别经由金属线连接至端子15a至15h。例如，半导体部件20是场效应晶体管(FET)，并且包括源极电极21a、漏极电极21c、以及栅极电极21b。这里，作为半导体部件一侧上的焊盘的电极21a至21c为方便起见和它们分别连接至的源极电极21a、漏极电极21c、以及栅极电极21b被称作一样的名称。
[0017]源极电极21a经由金属线17分别连接至端子15a、15b、以及15c。栅极电极21b经由另一金属线17连接至端子15d。漏极电极21c经由其它金属线17分别连接至端子15e至 15h。
[0018]而且，电阻部件30将安装部分13电连接至端子15a至15h中的一个。在该实施例中，电阻部件30将安装部分13电连接至端子15a，并且端子15a电连接至源极电极21a。
[0019]上述安装结构是一个示例，并且该实施例不限于其。S卩，半导体部件20与多个端子15a至15h之间的任何连接都可以，只要在安装部分13和匹配与安装部分13的电位所需的端子之一之间经由电阻部件30形成电连接即可。
[0020]如图1B所示，半导体部件20具有处于第一面20a上的电极21，电极21电连接至端子15a。而且，电阻部件30将端子15a电连接至处于与第一面20a相对一侧上的第二面20b。
[0021]更具体地说，半导体部件20例如是FET，并且具有处于第一面20a上的源极电极21a、栅极电极21b以及漏极电极21c。而且，半导体部件20的多个电极中的源极电极21a电连接至端子15a。同时，端子15a经由电阻部件30电连接至半导体部件20的第二面20b。
[0022]半导体部件20包括:设置在高电阻基板23上的沟道层25、和设置在沟道层25上的阻挡层27。该高电阻基板23例如是:碳化硅(SiC)基板、氮化镓(GaN)基板、或者蓝宝石基板。而且，沟道层25和阻挡层27分别包括GaN半导体。例如，沟道层25是GaN层，而阻挡层27是AlGaN层。
[0023]背表面电极29例如设置在高电阻基板23的第二面一侧上。背表面电极29例如是金属膜。而且，半导体部件20例如经由焊料焊接至安装部分13。因此，背表面电极29电连接至安装部分13，从而变为和安装部分13相同的电位。S卩，端子15a电连接至背表面电极29。
[0024]源极电极21a和漏极电极21c与阻挡层27欧姆接触，并且经由阻挡层27电连接至沟道层25。因此，可以经由沟道层25将电流从漏极电极21c提供给源极电极21a。BP,半导体部件20是水平FET，其包括与设置每一个电极的第一面20a平行的电流流动通道。
[0025]栅极电极21b例如与阻挡层27肖特基接触，因此被称作肖特基栅极。而且，流过沟道层25的电流通过施加至栅极电极21b的栅极偏压来控制。
[0026]上述半导体部件20是一个示例，并且根据该实施例的半导体部件不限于此。例如，该栅极结构不限于肖特基栅极，并且可以是诸如金属氧化物半导体(MOS)结构的绝缘栅极。而且，沟道层25是半导体部件20的有源区，并且例如包括氮化镓半导体。
[0027]半导体装置2例如可以容纳在密封罩中，或者可以用树脂密封。而且，基部10可以直接安装在电路板上。换句话说，在此定义的封装不仅限于在其中密封半导体部件20的封装，而是还包括载体上芯片的形式。
[0028]图2A和2B是例示根据第一比较例的半导体装置2的示意图。图2A是例示安装在基部40上的半导体部件20的立体图。图2B是半导体部件20的截面图。
[0029]半导体装置2包括基部40和安装在基部40上的半导体部件20。基部40包括安装部分43和多个端子45a至45h。安装部分43具有导电性，并且端子45a至45h与安装部分43电绝缘。半导体部件20安装在安装部分43上。半导体部件20的源极电极21a、栅极电极21b、和漏极电极21c分别经由金属线17电连接至端子45a至45h。[0030]图2B例示了因在基部40上安装半导体部件20而感应的寄生电容CpC2以及C3。例如，通过在安装部分43上安装半导体部件20并将安装部分43电连接至背表面电极29，在源电极21a与背表面电极29之间添加封装感应寄生电容C115同样地，在栅极电极21b与背表面电极29之间添加寄生电容C2，并且在漏极电极21c与背表面电极29之间添加寄生电容C3。
[0031]例如，当利用设置在导电硅基板上的氮化镓(GaN) FET时，背表面与设置在半导体表面上的每一个电极之间的电气距离充分地变窄，并且用于寄生电容C1至C3的值增加。因此，封装感应寄生电容的影响更严重。
[0032]图3A和3B是例示根据第二比较例的半导体装置3的示意图。图3A是例示安装在基部50上的半导体部件20的立体图。图3B是半导体部件20的截面图。
[0033]半导体装置3包括基部50和安装在基部50上的半导体部件20。基部50包括:具有导电性的安装部分53、和端子55a至55h。端子55a至55c经由连接部分53a电连接至安装部分53，并且端子55d至55h与安装部分53绝缘。半导体部件20的源极电极21a、栅极电极21b、以及漏极电极21c分别经由金属线17电连接至端子55a至55h。
[0034]图3B例示了因在基部50上安装半导体部件20而感应的寄生电容C2和C3。在这种情况下，端子55a至55c连接至安装部分53，并且变为和后表面电极29相同的电位，并由此不感应寄生电容Q。同时，在连接至与安装部分53电绝缘的端子的栅极电极21b和漏极电极21c中，在栅极电极21b与背表面电极29之间感应寄生电容C2，而在漏极电极21c与背表面电极29之间感应寄生电容C3。
[0035]在图2B所示半导体装置2中，分别在半导体部件20的源极电极21a与背表面电极29之间感应C1，而在栅极电极21b与背表面电极29之间感应C2。因此，在半导体部件20的栅极与源极之间提供串联电容C1和C2。
[0036]当半导体部件20的芯片状态下的栅极与源极电容为Cgstl时，在安装到基部50之后的栅极与源极电容Cgs2按下面的方程来表达。
[0037]Cgs2=Cg^C1 XC2Z(C^C2)...(I)
[0038]同时，在半导体装置3中不感应C1，并由此，在安装到基部40上之后的栅极与源极电各Cgs3为
[0039]Cgs3=Cgs0+C2...(2).[0040]因为[0041 ] C1X C2/ (CJC2) < C2...(3)，
[0042]所以Cgs2大于Cgs3。这不限于栅极与源极电容，而是漏极与源极电容也出现类似关系O
[0043]同时，在栅极与漏极之间提供串联电容C2和C3，而不管端子与安装部分之间是否存在连接。因此，栅极与漏极之间的寄生电容的影响小于栅极与源极之间或者漏极与源极之间的寄生电容。
[0044]按这种方式，在利用其中所有端子45a至45h与安装部分43绝缘的基部40的半导体装置2中，封装感应寄生电容的影响比利用其中端子的一部分和安装部分53连接并且具有相同电位的基部50的半导体装置3缩减更多。
[0045]然而，在半导体装置2中，安装部分43的电位是浮置电位。因此，半导体部件20的操作不稳定，从而在施加大幅值电压时可能导致部件击穿。而且，安装部分43可以保持更高电压状态，在这种状态下，因半导体部件20的泄露而累积了电荷。因此，由于未固定安装部分43的电位，因而可能存在对半导体装置2的可靠性产生负面影响的风险。
[0046]相反的是，在本实施例中，如图1A所示，端子15a和安装部分13经由电阻部件30电连接。因此，安装部分13的电位针对端子15a稳定地保持。
[0047]而且，电阻部件30并联连接至源极电极21a与背表面电极29之间的寄生电容C1,如图1B所示。随着电阻部件30的电阻值R增加，半导体装置I的栅极与源极电容Cgsl变得充分地更接近半导体装置2的栅极与源极电容Cgs2。同时，随着电阻部件30的电阻值R接近零，栅极与源极电容Cgsl变得充分地更接近半导体装置3的栅极与源极电容Cgs3。也就是说，栅极与源极电容Cgsl的有效值是Cgs2与Cgs3之间的中间值。
[0048]因此，根据该实施例的半导体部件20可以通过提供电阻部件30来减轻寄生电容C1和C2的影响。这个优点不限于栅极与源极电容Cgsl，而是对于漏极与源极电容Cdsl可以按相同方式获取该优点。
[0049]电阻部件30的电阻值例如优选地大于从寄生电容C1获得的电抗的绝对值I I/WC1U这允许有效地缩减寄生电容C2的影响。应注意到，ω (弧度/秒)是从半导体部件20输出的电信号的角频率，并且用下面的方程(4)表达。寄生电容C1还是端子15a与安装部分13之间的电容值。
[0050]ω =2nf...(4)
[0051]例如，当电信号为正弦波时，f是其频率(Hz)。而且，当电信号具有脉冲波形时，所输出波长的脉冲上升时间或脉冲降落时间被视为t (秒)，并且使用近似值f=0.35/t。
[0052]按这种方式，在本实施例中，减小了因将半导体部件20安装在封装上而生成的寄生电容的影响，而且，在其上安装有半导体部件20的安装部分中实现电位的稳定化。由此，变得可以改进半导体部件20的性质。
[0053]例如，可以通过减小半导体部件20的栅极与源极电容Cgsl和漏极至源极电容Cdsi的影响来改进其切换速度。而且，在具有场板(FP)电极的半导体部件中，FP效应可以通过稳定化安装部分13的电位而有效地保持。
[0054]例如，对于设置在硅基板上的GaN FET的情况来说，该实施例可以有效地减轻寄生电容C1至C3的影响。而且，通过保持FP效应，可以有效地提高部件击穿电压，并且还可以抑制被称为所谓崩塌的电阻增加或减小。就是说，通过减小寄生电容和提高因场板而造成的性质，可以在设置在硅基板上的GaN FET中获取协同效应。
[0055]图4A至4C是例示根据第一实施例的变型例的半导体部件的示意性截面图。多个构成部分分别安装在基部10上，如图1A所示。应注意到，当在下面的描述中提到“端子15”时，其指示端子15b至15h中的任一个。
[0056]图4A所示的半导体部件60包括导电基板61和设置在其上的高电阻层63。该导电基板60例如是硅基板。高电阻层63是设置在导电基板与沟道层25之间的缓冲层。可另选的是，半导体部件60可以是利用绝缘体上硅(SOI)基板的硅FEI。
[0057]在具有导电性的基板的半导体部件60中，背表面电极29的一部分大致移位至高电阻层63的背表面。因此，寄生电容C1至C3的值与在使用绝缘基板的情况下相比变得更大，如上所述。因此，通过本实施例来减小寄生电容C1至C3的影响更有利。
[0058]基板电阻Rs分别串联添加至半导体部件60中的寄生电容Cp C2，以及C3。而且，基板电阻Rs串联连接至电阻部件30。因此，随着电阻部件30的电阻值R的增加而获得类似优点。就是说，可以减小寄生电容C1X2以及C3的影响，并且还可以减小栅极至源极电容Cgsl和漏极至源极电容Cdsl的影响。
[0059]图4B所示的半导体部件70是具有处于第一面70a上的阳极35a和阴极35b的肖特基二极管。例如，肖特基结设置在阳极35a与阻挡层27之间，而欧姆结设置在阴极35b与阻挡层27之间。
[0060]阳极35a例如经由金属线17连接至端子15a。因此，在阳极35a与背表面电极29之间添加寄生电容C4。阴极35b还经由金属线17连接至端子15，并且在阴极35b与背表面电极29之间添加寄生电容C5。根据该实施例，可以减小寄生电容C4和C5的影响，并且可以通过经由电阻部件30在端子15a与背表面电极29之间电连接来减小阳极至阴极电容的影响。
[0061]在图4C所示的半导体部件80中，两个FET80a和80b串联连接。FET80a和80b牢固地安装在一个安装部分13上。因此，FET80a的背表面电极29电连接至FET80b的背表面电极89，并且都变为同一电位。而且，FET80a的漏极电极21c和FET80b的源极电极81a例如经由金属线电连接。
[0062]FET80a的源极电极21a经由金属线17电连接至端子15a。端子15a和安装部分13经由电阻部件30电连接。由此，可以减小FETSOa的栅极至源极电容和漏极至源极电容的影响。
[0063]在这个示例中，FET80a的漏极电极21c和端子15经由金属线17电连接。因此，在漏极电极21c与背表面电极29之间添加端子15的寄生电容C3。接着，寄生电容C3的影响还通过电阻部件30来减小，并且减小漏极至源极电容的影响。在栅极与漏极之间添加寄生电容C2和C3的串联电容器。然而，其影响小于添加在栅极与源极之间添加的寄生电容以及在漏极与源极之间添加的寄生电容。
[0064]在FET80b中，在栅极电极81b与背表面电极89之间感应寄生电容C4，而在栅极电极81c与背表面电极89之间感应寄生电容C50而且，在FET80b的栅极与源极之间添加C3和C4的串联电容器，而在漏极与源极之间添加C3和C5的串联电容器。而且，在栅极与漏极之间提供C4和C5的串联电容器。这些全部由与安装部分13绝缘的端子15的寄生电容造成，并由此，针对FET80b的寄生电容的影响小于针对FET80的寄生电容的影响。[0065]因此，在半导体部件80中，FETSOa的栅极至源极电容和漏极至源极电容可以通过经由电阻部件30在端子15a与安装部分13之间进行电连接来减小。由此，可以改进半导体部件80的性质。如上所述，当串联连接的FET容纳在一封装中时，随着FET的数量增加，寄生电容增加；然而，根据该实施例可以减小其影响。
[0066]在上面描述的例子中，FETSOa和FETSOb中的每一个都是分离芯片；然而，可以使用单片地集成两个FET的半导体部件。而且，可以串联连接三个或更多个FET。
[0067]第二实施例
[0068]图5A和5B是例示根据第二实施例的半导体装置4的示意图。图5A是例示安装在基部10上的半导体部件20的立体图。图5B是例示半导体部件20的截面图。
[0069]半导体装置4设置有基部10和安装在基部10上的半导体部件20。半导体部件20包括:源极电极21a、漏极电极21c、以及栅极电极21b，并且全部分别经由金属线17连接至基部10的端子15a至15h。源极电极21a连接至端子15a、15b以及15c。栅极电极21b连接至端子15d。漏极电极21c连接至端子15e至15h。
[0070]在该实施例中，双向二极管90和端子15a与安装部分13之间的电阻部件30并联设置。即，双向二极管90的第一端子连接至端子15a，而第二端子连接至安装部分13。
[0071]换句话说，如图5B所示，双向二极管90和端子15a与半导体部件20的第二面20b之间的电阻部件30并联设置。即，双向二极管90电连接在端子15与背表面电极29之间。
[0072]双向二极管90例如是双向齐纳二极管，并且可以被设置成任何击穿电压。例如，使用具有5V击穿电压的双向齐纳二极管。这允许安装部分13的电位被抑制在±5V的范围内，从而半导体部件20稳定地操作。而且，可以防止因施加高电压而造成半导体部件20击穿。
[0073]虽然已经描述了特定实施例，但这些实施例仅通过示例的方式进行呈现，而非旨在对本发明的范围进行限制。实际上，在此描述的新颖实施例可以按多种其它形式来具体实施；而且，可以在不脱离本发明的精神的情况下，按在此描述的实施例的形式进行各种省略、替代以及改变。所附权利要求书及其等同物旨在覆盖落入本发明的范围和精神内的这种形式或修改。
【权利要求】
1.一种半导体装置，该半导体装置包括: 基部，该基部包括具有导电性的安装部分、和与该安装部分绝缘的端子； 半导体部件，该半导体部件设置在安装部分上，并且具有第一面和与该第一面相对的第二面，该半导体部件在第一面上具有电连接至端子的电极，并且经由第二面接触安装部分；以及 电阻部件，该电阻部件将安装部分电连接至端子， 该电阻部件的电阻值大于乘积《C的倒数，其中，C是安装部分与端子之间的电容值，而ω是从该半导体部件输出的电信号的角频率。
2.根据权利要求1所述的装置，还包括双向二极管，该双向二极管与安装部件和端子之间的所述电阻部件并联设置。
3.根据权利要求2所述的装置，其中，该双向二极管是双向齐纳二极管。
4.根据权利要求1所述的装置，其中，该半导体部件是具有多个电极的晶体管，并且 该端子连接至所述多个电极中的源极电极。
5.根据权利要求1所述的装置，其中，所述半导体部件具有平行于第一面的电流流动通道。
6.根据权利要求1所述的装置，其中，该半导体部件包括高电阻基板、设置在该高电阻基板上的沟道层、以及设置在沟道层上的阻挡层。
7.根据权利要求6所述的装置，其中，所述沟道层和阻挡层包括氮化镓半导体。
8.根据权利要求1所述的装置，其中，该半导体部件包括硅基板、设置在所述硅基板上的高电阻层、以及设置在所述高电阻层上的沟道层。
9.根据权利要求8所述的装置，其中，该沟道层包括氮化镓半导体。
10.根据权利要求1所述的装置，其中，该半导体部件包括串联连接的多个场效应晶体管。
11.根据权利要求1所述的装置，其中，该端子具有和安装部分相同的电位。
12.根据权利要求1所述的装置，其中，该半导体部件是在第一面上具有阳极和阴极的肖特基二极管，并且该阴极电连接至端子。
13.根据权利要求1所述的装置，其中，该基部是陶瓷基板或树脂基板。
14.一种半导体装置，该半导体装置包括: 半导体部件，该半导体部件具有处于第一面上的电极、和平行于第一面的电流流动通道； 端子，电连接至该电极；以及 电阻部件，该电阻部件将该端子电连接至处于与第一面相对一侧上的第二面。
15.根据权利要求14所述的装置，还包括双向二极管，该双向二极管与第二面和端子之间的所述电阻部件并联设置。
16.根据权利要求14所述的装置，其中，该电阻部件的电阻值大于乘积《C的倒数，其中，C是端子与第二面之间的电容值，而ω是从该半导体部件输出的电信号的角频率。
17.根据权利要求14所述的装置，其中，该半导体部件是具有多个电极的晶体管，并且 该端子连接至所述多个电极中的源极电极。
18.根据权利要求14所述的装置，其中，该端子具有和第二面相同的电位。
19.根据权利要求14所述的装置，其中，该半导体部件包括高电阻基板、设置在该高电阻基板上的沟道层、以及设置在沟道层上的阻挡层。
20.根据权利要求14所述的装置，其中，该半导体部件包括硅基板、设置在该硅基板上的高电阻层、以及 设置在高电阻层上的沟道层。
【文档编号】H01L25/07GK103904067SQ201310729580
【公开日】2014年7月2日 申请日期:2013年12月26日 优先权日:2012年12月27日
【发明者】池田健太郎 申请人:株式会社东芝