碳化硅半导体器件的制作方法
碳化硅半导体器件的制作方法
【专利摘要】一种碳化硅半导体器件(51H)，其具有由周期性地布置的单位单元(UC)构造的平面布局。单位单元(UC)包括有效单元(AC)和无效单元(PC)。有效单元(AC)中的每一个都具有能够开关的沟道表面。无效单元(PC)用以缓和有效单元(AC)中的电场。有效单元(AC)中的至少一个设置在无效单元(PC)当中的彼此相邻的无效单元(PC)之间。
【专利说明】碳化硅半导体器件
【技术领域】
[0001] 本发明涉及一种碳化硅半导体器件。
【背景技术】
[0002] 已经研究了一些结构以进一步提高诸如M0SFET(金属氧化物半导体场效应晶体 管）的碳化硅半导体器件的击穿电压。日本专利公布No. 2008-270681(专利文献1)公开了 一种具有围绕有源区周边的击穿电压结构部的M0SFET。日本专利公布No. 2009-194065(专 利文献2)公开了一种具有到达ιΓ漂移层的沟槽的M0SFET。这种沟槽具有设置有p型深层 的侧表面。
[0003] 引证文献列表
[0004] 专利文献
[0005] PTL1:日本专利公布 No. 2008-270681
[0006] PTL2:日本专利公布 No. 2009-194065
【发明内容】
[0007] 技术问题
[0008] 根据日本专利公布No. 2008-270681，击穿电压结构部仅在有源区的外周部提供电 场缓和。这可能导致击穿电压不充分改善。根据日本专利公布No. 2009-194065,各个沟槽 都设置有用于电场缓和的P型深层。这会导致显著的电流限制。
[0009] 已经提出本发明以解决上述问题，并且本发明的目的是提供一种碳化硅半导体器 件，以便在抑制电流限制的同时增大击穿电压。
[0010] 问题的解决手段
[0011] 根据本发明一个方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。碳化硅半导体器件包括多个有效单元和多个无效单元。多个有效单元包括在 多个单位单元中。多个有效单元中的每一个都具有能够开关的沟道表面。多个无效单元包 括在多个单位单元中。多个无效单元用于缓和多个有效单元中的电场。多个有效单元中的 至少一个设置在多个无效单元的相邻的单元之间。
[0012] 在根据上述一个方面的碳化硅半导体器件中，多个有效单元的至少一个设置在多 个无效单元的相邻单元之间。因此，可以避免当无效单元直接彼此相邻设置时可能发生的 明显的电流限制。
[0013] 优选地，在根据上述一个方面的碳化硅半导体器件中，多个无效单元周期性地布 置在多个单位单元中。
[0014] 因此，由无效单元提供的电场缓和可以更均匀地影响有效单元。因此，可以更加提 升击穿电压。
[0015] 优选地，在根据上述一个方面的碳化娃半导体器件中，多个有效单兀中的每一个 都具有源电极。
[0016] 因此，载流子可以从源电极提供至有效单元中的每一个。
[0017] 根据本发明另一方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。该碳化硅半导体器件具有多个有效单元和一个无效区。多个有效单元包括在 多个单位单元中。多个有效单元周期性地布置以提供多个格点。多个有效单元中的每一个 都具有能够开关的沟道表面。多个格点包括多个正常格点和多个缓和格点。多个正常格点 中的至少一个设置在多个缓和格点的相邻格点之间。无效区用于缓和多个有效单元中的电 场。为多个缓和格点中的每一个设置无效区。
[0018] 在根据上述另一方面的碳化硅半导体器件中，多个正常格点中的至少一个设置在 多个缓和格点的相邻格点之间。因此，可以避免在缓和格点直接彼此相邻设置时可能发生 的明显的电流限制。
[0019] 优选地，在根据上述另一方面的碳化硅半导体器件中，多个缓和格点周期性地设 置在多个格点中。
[0020] 因此，由缓和格点提供的电场缓和可以更均匀地影响有效单元。因此，可以更提升 击穿电压。
[0021] 根据本发明又一方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。该碳化硅半导体器件具有多个有效单元和一个无效区。多个有效单元包括在 多个单位单元中并周期性地布置。多个有效单元中每一个都具有能够开关的沟道表面。多 个有效单元中每一个都具有由多个边围绕的外边缘。多个有效单元与作为多个边界的多个 边彼此接触。多个边界具有多个正常边界和多个缓和边界。多个正常边界中至少一个设置 在多个缓和边界的相邻的边界之间。无效区用于缓和多个有效单元中的电场。为多个缓和 边界中的每一个设置无效区。
[0022] 因此，多个正常边界中的至少一个设置在多个缓和边界的相邻边界之间。因此，可 以避免在缓和边界直接彼此相邻设置时可能发生的明显的电流限制。
[0023] 优选地，在根据上述又一方面的碳化硅半导体器件中，多个缓和边界周期性地布 置在多个边界中。
[0024] 因此，由缓和边界提供的电场缓和可以更均匀地影响有效单元。因此，可以更加提 升击穿电压。
[0025] 根据上述方面中的每一个的碳化硅半导体器件优选是沟槽栅型。
[0026] 因此可以使单位单元的面积更小。这致使碳化硅半导体器件的小型化。
[0027] 优选地，根据上述方面中的每一个的碳化硅半导体器件包括衬底、栅极绝缘膜以 及栅电极。衬底由具有多型体4H的六方晶体结构的碳化硅制成。衬底设置有包括具有 {0-33-8}面取向的第一面的表面。表面包括沟道表面。栅极绝缘膜设置在衬底表面上。栅 电极设置在栅极绝缘膜上。
[0028] 因此，沟道表面包括具有{0-33-8}面取向的第一面。因此，抑制沟道电阻，由此实 现抑制的导通电阻。
[0029] 而且，优选地，表面微观地包括第一面。而且，表面微观地包括具有{0-1卜1}面取 向的第二面。
[0030] 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。
[0031] 更优选地，衬底的第一和第二面形成具有{0-11-2}面取向的组合面。
[0032] 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。
[0033] 此外，优选地，衬底的表面宏观地相对于{000-1}面具有62° ±10°的倾斜角。
[0034] 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。
[0035] 发明的有益效果
[0036] 如上所述，根据本发明，可以在抑制电流限制的同时增大击穿电压。
【专利附图】
【附图说明】
[0037] 图1是示意性示出本发明第一实施例中的碳化硅半导体器件的平面布局的部分 平面图。
[0038] 图2是沿图1中的线II-II截取的示意性部分截面图，并且示意性示出本发明第 一实施例中的碳化娃半导体器件的构造。
[0039] 图3是示意性示出图2的碳化硅半导体器件的形状的透视图。
[0040] 图4示出图3的透视图中的设置有阴影线的p型表面。
[0041] 图5是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第一步的部分 截面图。
[0042] 图6是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第二步的部分 截面图。
[0043] 图7是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第三步的部分 截面图。
[0044] 图8是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第四步的部分 截面图。
[0045] 图9是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第五步的部分 截面图。
[0046] 图10是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第六步的部 分截面图。
[0047] 图11是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第七步的部 分截面图。
[0048] 图12是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第八步的部 分截面图。
[0049] 图13是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第九步的部 分截面图。
[0050] 图14是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第十步的部 分截面图。
[0051] 图15是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第十一步的 部分截面图。
[0052] 图16是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第十二步的 部分截面图。
[0053] 图17示出图1的变型。
[0054] 图18示出图1的变型。
[0055] 图19示出图1的变型。
[0056] 图20示出图1的变型。
[0057] 图21示出图1的变型。
[0058] 图22示出图1的变型。
[0059] 图23示出图1的变型。
[0060] 图24是示意性示出本发明第二实施例中的碳化硅半导体器件的构造的部分截面 图。
[0061] 图25是示意性示出用于制造图24中的碳化硅半导体器件的方法中的第一步的部 分截面图。
[0062] 图26是示意性示出用于制造图24中的碳化硅半导体器件的方法中的第二步的部 分截面图。
[0063] 图27是示意性示出用于制造图24中的碳化硅半导体器件的方法中的第三步的部 分截面图。
[0064] 图28是示意性示出本发明第三实施例中的碳化硅半导体器件的平面布局的部分 平面图。
[0065] 图29是沿图28中的线XXIX-XXIX截取的示意性部分截面图，并且示意性示出本 发明的第三实施例中的碳化硅半导体器件的构造。
[0066] 图30示出图28的变型。
[0067] 图31示出图28的变型。
[0068] 图32示出图28的变型。
[0069] 图33是示意性示出本发明第四实施例中的碳化硅半导体器件的平面布局的部分 平面图。
[0070] 图34示出图33的变型。
[0071] 图35示出图33的变型。
[0072] 图36示出图33的变型。
[0073] 图37是示意性示出碳化硅半导体器件中设置的衬底的微小结构的部分截面图。
[0074] 图38示出多型体4H的六方晶体中的（000-1)面的晶体结构。
[0075] 图39示出沿图38中的线XXXIX-XXXIX的（11-20)面的晶体结构。
[0076] 图40示出图37中的组合面表面附近的（11-20)面中的晶体结构。
[0077] 图41示出在从（01-10)面观察时，图37的组合面。
[0078] 图42是示出在宏观地观察时，在执行热蚀刻的情况以及不执行热蚀刻的情况中 的每一种情况下，沟道迁移率和沟道表面与（000-1)面之间的角度之间的一种示例性关系 的曲线图。
[0079] 图43是示出沟道迁移率和在沟道方向与〈0-11-2〉方向之间的角度之间的一种示 例性关系的曲线图。
[0080] 图44示出图37的变型。
【具体实施方式】
[0081] 以下基于【专利附图】
【附图说明】本发明的实施例。应当注意在下述附图种，为相同或相应的部 分给予相同的参考标记并且不再赘述。对于本说明中的晶体学表示方式来说，单独的取向 由□代表，组取向由〈> 代表，单独的晶面由0代表，并且组晶面由{}代表。而且，负的晶 体学指数通常由置于数字上方的（横杠）来表示，但是在本说明书中，其由置于数字前 的负号来表不。
[0082] (第一实施例）
[0083] 参考图1，首先将说明本实施例的要点。
[0084] 本实施例的M0SFET (碳化硅半导体器件）51H具有由周期性地布置的单位单元UC 构造的平面布局。单位单元UC中的每一个都具有带有边和顶点的多边形形状。在本实施 例中，单位单元UC中的每一个都具有六边形形状，优选地，具有正六边形形状。单位单元UC 包括有效单元AC和无效单元PC。有效单元AC中的每一个都具有如下所述的能够开关的沟 道表面CH(图2)。设置无效单元PC中的每一个以缓和有效单元AC中的电场。与有效单 元AC不同，无效单元PC是其中基本上没有主电流流动的单元，即其中电流路径是无效的单 元。无效单元PC不具有沟道表面CH，由此例如无效化电流路径。至少一个有效单元ACS 置在相邻的无效单元PC之间。
[0085] 优选地，无效单元PC周期性地设置在单位单元UC中。在图1的构造中，它们被布 置为保持平面布局的三重对称。
[0086] 而且，在本实施例中，有效单元AC和无效单元PC形成单元组⑶。单元组⑶中的 每一个都包括无效单元PC以及围绕它的有效单元AC。因此，一个单元组⑶中的无效单元 PC通过两个或更多个有效单元AC而与其相邻单元组⑶中的无效单元PC隔离。
[0087] 参考图2至图4,下文详细说明MOSFET 51H的构造。
[0088] 如图2中所示，具体而言，MOSFET 51H是垂直型VMOSFET (V沟槽MOSFET)。MOSFET 51H包括外延衬底100、栅极绝缘膜201、栅电极202、层间绝缘膜203、源电极221S、缓和电 极221C、漏电极211、源极布线构件222以及保护电极212。
[0089] 外延衬底100由碳化硅制成。优选地，外延衬底100具有六边形的4H多型体。优 选地，单晶衬底110具有一个主表面（图2中的上表面），其具有对应于大致（000-1)面的 面取向。
[0090] 具体而言，外延衬底100具有单晶衬底110以及设置在其上的外延层。外延层包 括IT层121 (击穿电压保持层）、p型体层122、n区123、接触区124A以及缓和区124P。单 晶衬底110、rT层121以及η区123具有η型导电性（第一导电类型），而p型体层122、接 触区124Α以及缓和区124Ρ具有ρ型导电性（第二导电类型）。
[0091] η-层121具有低于单晶衬底110的杂质浓度。ρ型体层122中的每一个都形成 在ιΓ层121上。η区123形成在ρ型体层122的一部分上，以便通过ρ型体层122与ιΓ层 121隔离。接触区124Α中的每一个都形成在ρ型体层122的一部分上，以便连接至ρ型体 层 122。
[0092] 部分移除单晶衬底110的上表面上的外延层以形成多个（图2中为三个）平台结 构。具体而言，如图3中所示，平台结构中的每一个都具有均为六边形形状的上表面以及底 表面，并且具有相对于单晶衬底110的上表面倾斜的侧壁。而且，外延衬底100具有η型表 面（图4中未设置有阴影线的表面）以及ρ型表面（图4中设置有阴影线的表面）。
[0093] 平台结构仅设置在对应于在有效单元AC和无效单元PC当中的有效单元AC的位 置。而且，外延100包括缓和区124P(图2和图4)，缓和区124P被设置在对应于无效单元 PC的位置，用于缓和电场。
[0094] 在直接彼此相邻的有效单元AC的平台结构之间，沟槽TR(图2)形成为具有底表 面以及由平台结构的侧壁构成的表面SW。表面SW中的每一个都具有p型体层122上的沟 道表面CH。表面SW具有预定晶面（也称为"特定面"）。将在下文说明特定面的细节。 [0095] 栅极绝缘膜201形成在沟槽TR的表面SW以及底表面上。栅极绝缘膜201延伸至 η区123中的每一个的上表面上。栅极绝缘膜201在无效单元PC中具有开口，以便暴露缓 和区124P。在这种开口中，用作欧姆电极的缓和电极221C设置在缓和区124P上。
[0096] 在栅极绝缘膜201上，设置栅电极202以填充沟槽TR(即填充直接彼此相邻的平 台结构之间的空间）。栅电极202具有基本上与在η区123的上表面上的栅极绝缘膜201 部分的上表面等高的上表面。设置层间绝缘膜203以覆盖栅电极202以及栅极绝缘膜201 在η区123的上表面上的部分。而且，层间绝缘膜203包括将缓和电极221C上的源极布线 构件222与栅电极202彼此隔离的部分203Ρ。
[0097] 源电极221S中的每一个都设置在各个有效单元AC中设置的各个平台结构的顶点 部处。源电极221S与接触区124Α和η区123中的每一个都接触。
[0098] 源极布线构件222与源电极221S和缓和电极221C中的每一个都接触，并且在层 间绝缘膜203的上表面上延伸。
[0099] 漏电极211是设置在单晶衬底110的与其上设置了 ιΓ层121的主表面相反的背 表面上的欧姆电极。保护电极212设置在漏电极211上。
[0100] 以下说明制造 MOSFET 51Η的方法。
[0101] 如图5中所示，在单晶衬底110上，借助外延生长形成ιΓ层121。这种外延生长 可以通过例如采用使用硅烷（SiH4)和丙烷（C3H8)的混合气体作为原料气体并且使用氢气 (?)作为载气的CVD(化学气相沉积）方法实现。在这种情况下，例如优选引入氮（N)或磷 (P)作为η型导电性的杂质。n_层121例如具有不小于5X10 15/cm3且不大于5X1016/cm3 的杂质浓度。
[0102] 如图6中所示，将离子注入rT层121的上表面，由此形成p型体层122和η区123。 在用于形成Ρ型体层122的离子注入中，注入诸如铝（Α1)的用于提供ρ型的杂质离子。同 时，在用于形成η区123的离子注入中，例如注入诸如磷（Ρ)的用于提供η型的杂质离子。 应当注意代替离子注入，可以执行外延生长。
[0103] 如图7中所示，具有开口的掩膜层247形成在η区123的上表面上。对于掩膜层 247来说，可以使用诸如氧化硅膜的绝缘膜。开口形成在与沟槽TR(图2)和无效单元PC的 位置一致的位置处。
[0104] 如图8中所示，在掩膜层247的开口中，通过蚀刻移除η区123、p型体层122以及 部分rT层121。一种示例性的可使用的蚀刻方法是反应离子蚀刻（RIE)，特别地是电感耦 合等离子体（ICP)RIE。具体而言，例如，可以使用采用5? 6或5?6和02的混合气体作为反应 气体的ICP-RIE。借助这种蚀刻，在将要形成沟槽TR(图2)的区域中，可以形成具有侧壁的 凹陷TQ，该侧壁具有基本上垂直于单晶衬底110的主表面的表面SV。
[0105] 随后，热蚀刻外延衬底的凹陷TQ的侧壁SV。例如可以通过在包含具有至少一种 或多种类型的卤素原子的反应气体的气氛下加热衬底来执行对衬底的这种热蚀刻。至少一 种或多种类型的卤素原子包括氯（Cl)原子和氟（F)原子中的至少一种。这种气氛例如是 C12、BCL3、SF6或CF4。例如，使用氯气和氧气作为反应气体的混合气体，在例如不小于700°C 且不大于1000°c的热处理温度下执行热蚀刻。
[0106] 由于热蚀刻，因此如图9中所示形成沟槽TR。这时，对于沟槽TR的侧壁来说，形成 了表面SW，其具有分别由ιΓ层121、p型体层122以及η区123形成的部分。在表面SW中， 自然地形成了特定面。
[0107] 应当注意到反应气体除氯气和氧气之外还可以包含载气。示例性的可使用的载 气是氮气（Ν 2)、氩气、氦气等等。如上所述，当将热处理温度设定在不小于700°C且不大于 1000°C时，蚀刻SiC的速率例如约为70 μ m/小时。而且，在这种情况下，由氧化硅形成并且 因此相对于SiC具有非常大的选择比的各个掩膜层247在SiC的蚀刻过程中基本上不被蚀 亥IJ。随后，借助诸如蚀刻的适当方法移除掩膜层247 (图10)。
[0108] 如图11中所示，借助离子注入，在η区123中的每一个的一部分中形成接触区 124Α。而且，在无效单元PC中，在ιΓ层121中形成缓和区124Ρ。随后执行活化退火以活化 通过离子注入而注入的杂质。
[0109] 如图12中所示，栅极绝缘膜201形成在包括了作为沟槽TR的侧壁的表面SW及沟 槽TR的底表面的表面上。例如通过热氧化由碳化硅制成的外延层获得栅极绝缘膜201。
[0110] 如图13中所示，形成栅电极202以在栅极绝缘膜201插入其间的情况下填充有效 单元AC的沟槽TR中的区域以及无效单元PC中的区域。例如通过形成导体膜并执行CMP (化 学机械抛光）来执行形成栅电极202的方法。
[0111] 如图14中所示，在无效单元PC中，借助蚀刻移除栅电极202。
[0112] 如图15中所示，形成层间绝缘膜203以覆盖栅电极202的暴露表面。
[0113] 参考图16,执行蚀刻以在层间绝缘膜203以及栅极绝缘膜201中形成开口。通过 开口暴露在平台结构的上表面上的η区123以及接触区124A，并且在无效单元PC中暴露缓 和区124P。随后，在各个平台结构的上表面中，形成与η区123和接触区124A接触的源电 极221S。形成与缓和区124Ρ接触的缓和电极221C。
[0114] 再次参考图2,形成源极布线构件222、漏电极211以及保护电极212。以此方式获 得 MOSFET 51Η。
[0115] 根据本实施例，如图1中所示，至少一个有效单元AC设置在彼此相邻的无效单元 PC之间。因此，可以避免在无效单元PC直接彼此相邻设置时产生的明显的电流限制。而 且，在无效单元PC周期性地布置在单位单元UC中的情况下，由无效单元PC提供的电场缓 和可以更均匀地影响有效单元AC。因此，可以更加提升击穿电压。
[0116] 应当注意到除图1中所示的具有平面布局的MOSFET 51H之外，可以采用图17至 图23中所示的分别具有平面布局的MOSFET 52H、51P、52P、51T、52T、51S和52S中的任一 种。在MOSFET 52H(图17)中，仅一个有效单元AC设置在相邻的无效单元PC之间。在 MOSFET 51P和52P (图18和图19)中的每一个中，各个单位单元UC都具有矩形形状（包 括正方形），并且优选具有正方形形状。在MOSFET 51T和52T (图20和图21)中的每一个 中，各个单位单元UC都具有三角形形状，并且优选具有正三角形形状。应当注意到在单位 单元UC具有三角形形状的情况下，表述方式"相邻"是指它们在三角形的边彼此会合的情 况下彼此相邻。在MOSFET 51S和52S中的每一个中，各个单位单元UC都具有条形形状。
[0117] 而且，在本实施例中，如图2中所示，缓和区124P具有与源极布线构件222的电势 相同的电势，但是也可以具有浮动电势。
[0118] (第二实施例）
[0119] 本实施例的MOSFET 53H (碳化硅半导体器件）具有类似于第一实施例中的M0SFET 51H(图1)的平面布局的平面布局。而且如图24中所示，MOSFET 53H是垂直平面型M0SFET。 MOSFET 53H包括外延衬底300、栅极绝缘膜401、栅电极402、层间绝缘膜403、源电极421、 漏电极211、源极布线构件422以及保护电极212。
[0120] 外延衬底300由碳化硅制成。优选地，外延衬底300具有六方的4H多型体。优选 地，外延衬底300具有表面SX，其具有特定面。
[0121] 具体而言，外延衬底300具有单晶衬底110以及设置在单晶衬底110上并具有表 面SX的外延层。外延层由碳化硅制成，并包括ιΓ层321 (击穿电压保持层）、p型体层322、 η区323、接触区324A以及缓和区324P。单晶衬底110、n_层321以及η区323具有η型 导电性（第一导电类型）、而Ρ型体层322、接触区324Α以及缓和区324Ρ具有ρ型导电性 (第二导电类型）。
[0122] η-层321设置在单晶衬底110的上表面上。ιΓ层321具有低于单晶衬底110的 杂质浓度。Ρ型体层322中的每一个都以阱的形式形成在ιΓ层321中，并在表面SX上提供 沟道表面CH。换言之，表面SX具有ρ型体层322上的沟道表面CH。η区323中的每一个 以阱的形式形成在Ρ型体层322上，以便通过ρ型体层322与ιΓ层321隔离。接触区324Α 中的每一个形成在Ρ型体层322的一部分上，以便连接至ρ型体层322。
[0123] 在沟道表面CH上设置栅极绝缘膜401。缓和区324Ρ在对应于在有效单元AC和无 效单元PC当中的无效单元PC的位置中覆盖表面SX上的ιΓ层321。因此，在无效单元PC 中，P型区挡住了沟道表面CH和ιΓ层321之间的位置。这种栅极绝缘膜401在缓和区324P 以及η区323的上表面上延伸。
[0124] 栅电极402设置在栅极绝缘膜401上。层间绝缘膜403覆盖栅电极402。栅极绝 缘膜401和层间绝缘膜403中的每一个都具有开口，在开口中η_层323和接触区324Α中 的每一个都暴露在表面SX上。在这种开口中，源电极421与η_层323以及接触区324Α接 触。
[0125] 源极布线构件422与源电极421接触，并且在层间绝缘膜403的上表面上延伸。
[0126] 漏电极211是设置在单晶衬底110的与其上设置了 ιΓ层321的主表面相反的背 表面上的欧姆电极。保护电极212设置在漏电极211上。
[0127] 以下说明制造 MOSFET 53Η的方法。
[0128] 参考图25,制备由具有多型4H的六方单晶结构的碳化硅制成的单晶衬底110。随 后，在单晶衬底110的上表面上，形成由碳化硅制成的外延层。
[0129] 随后，热蚀刻外延层的表面。例如可以通过在包含至少一种或多种类型的卤素原 子的气氛下加热外延衬底300来执行这种蚀刻。至少一种或多种类型的卤素原子包括氯 (C1)原子和氟（F)原子中的至少一种。这种气氛例如是(：1 2、8(^3、5匕或0匕。借助这种热 蚀刻，具有特定面的表面SX自然地形成在外延层上。
[0130] 随后，借助离子注入形成ρ型体层322、η区323、接触区324A以及缓和区324P。 随后，执行活化退火处理以活化注入的杂质。例如，在氩气（Ar)的气氛下，在约1700°C的温 度下，执行加热30分钟。
[0131] 应该注意到上述热蚀刻可以在活化退火之后执行。在这种情况下，可以防止表面 SX中的原子布置被活化退火扰乱。
[0132] 参考图26,栅极绝缘膜401形成在表面SX上。例如借助干氧化（热氧化）形成 栅极绝缘膜401。通过例如在空气或氧气中，在约1200°C的温度下执行加热约30分钟来执 行干氧化。随后，执行氮退火。因此，在距离外延衬底300和栅极绝缘膜401之间的界面 10nm以内的区域中将氮浓度调整为具有1 X 1021/cm3或更大的最大值。例如，在诸如一氧化 氮（NO)气体的包含氮的气体的气氛下，在约1100°C的温度下执行加热约120分钟。在这种 氮退火处理之后，可以另外执行惰性气体退火处理。例如，在氩气气氛下，在约ll〇〇°C的温 度下执行加热约60分钟。因此，可以实现具有优良重现性的高沟道迁移率。
[0133] 随后，栅电极402形成在栅极绝缘膜401上。随后，形成层间绝缘膜403以覆盖栅 极绝缘膜401上的栅电极402。
[0134] 参考图27,随后图案化栅极绝缘膜401和层间绝缘膜403,由此提供暴露η区323 和接触区324Α的各个开口。例如可以借助光刻和蚀刻执行这种图案化。随后，在开口中的 每一个中，形成与η区323和接触区324Α中的每一个接触的源电极421。
[0135] 再次参考图24,形成源极布线构件422、漏电极211以及保护电极212。以此方式， 获得 MOSFET 53Η。
[0136] 应当注意除上述之外的构造基本上与第一实施例的构造相同。因此，相同或对应 的元件被给予相同的参考符号并且不再赘述。
[0137] (第三实施例）
[0138] 如图28中所示，本实施例的MOSFET 54Η具有由周期性地布置的单位单元构造的 平面布局，单位单元中的每一个都具有与第一实施例的单位单元UC (图1)的形状类似的形 状。MOSFET 54H具有有效单元AC和无效区PA。有效单元AC包括在单位单元中。借助彼 此连接的相邻单位单元的边，平面布局具有如图28中所示的点阵形状。这种相邻的边彼此 连接的位置被称为"格点"。有效单元AC周期性地布置为提供格点LP。有效单元AC中的 每一个都具有能够开关的沟道表面CH(图29)。
[0139] 格点LP包括正常格点SP以及缓和格点RP。沿点阵在相邻缓和格点RP之间，设置 至少一个正常格点SP (图28中为一个）。无效区PA用于缓和有效单元AC中的电场。为缓 和格点RP中的每一个设置无效区PA。如图29中所示，在无效区PA中，提供基本上与第一 实施例的无效单元PC相同的构造。
[0140] 优选地，缓和格点RP周期性地设置在格点LP中。在图28的构造中，它们布置为 使得保持平面布局的三重对称。
[0141] 根据本实施例，至少一个正常格点SP设置在彼此相邻的缓和格点RP之间。因此， 可以避免在缓和格点RP直接彼此相邻设置时产生的明显的电流限制。
[0142] 而且，在缓和格点RP周期性地布置在格点LP中的情况下，由缓和格点RP提供的 电场缓和可以更均匀地影响有效单元AC。因此，可以更加提升击穿电压。
[0143] 应当注意除上述之外的构造基本上与第一实施例的构造相同。因此，相同或对应 的元件被基于相同的参考符号并且不再赘述。还应当注意代替具有图28中所示的平面布 局的MOSFET 54H，可以采用分别具有图30至32中所示的平面布局的MOSFET 55H、54P和 54T中的任一种。在MOSFET 54H (图30)中，两个正常格点SP设置在相邻的缓和格点RP之 间。在MOSFET 54P (图31)中，各个单位单元都具有矩形（包括正方形）形状，并且优选具 有正方形形状。在MOSFET 54T (图32)中，各个单位单元都具有三角形形状，并且优选具有 正三角形形状。
[0144] (第四实施例）
[0145] 如图33中所示，本实施例的MOSFET 56H具有由周期性地布置的单位单元构造的 平面布局，单位单元中的每一个都具有与第一实施例的单位单元UC (图1)的形状类似的形 状。MOSFET 56H具有有效单元AC和无效区PA。有效单元AC包括在单位单元中并且周期 性地布置。有效单元AC中的每一个都具有由边围绕的外边缘。有效单元AC在它们的边用 作边界LB的情况下彼此接触。
[0146] 边界LB具有正常边界SB以及缓和边界RB。在沿点阵的相邻缓和边界RB之间，设 置至少一个正常边界SB (图33中的三个）。无效区PA用于缓和有效单元AC中的电场。为 缓和边界RB中的每一个设置无效区PA。优选地，缓和边界RB周期性地设置在边界LB中。
[0147] 根据本实施例，至少一个正常边界SB设置在相邻的缓和边界RB之间。因此，可以 避免在缓和边界RB直接彼此相邻设置时产生的明显的电流限制。
[0148] 而且，在缓和边界RB周期性地布置在边界LB中的情况下，由缓和边界RB提供的 电场缓和可以更均匀地影响有效单元AC。因此，可以更加提升击穿电压。
[0149] 应当注意除上述之外的构造基本上与第三实施例的构造相同。因此，相同或对应 的元件被给予相同的参考符号并且不再赘述。例如，沿图33中的线CS-CS的截面中的构造 类似于第三实施例中的图29中所示的构造。
[0150] 还应当注意代替具有图33中所示的平面布局的MOSFET 56H，可以采用分别具有 图34至36中所示的平面布局的MOSFET 57H、57P和57S中的任一个。在MOSFET 57H (图 34)中，一个正常边界SB设置在相邻的缓和边界RB之间。在MOSFET 57P (图35)中，各个 单位单元都具有矩形形状（包括正方形），并且优选具有正方形形状。在MOSFET 57S (图 36)中，各个单位单元都具有条形形状。
[0151] 通过在上述实施例中的每一个中的具有η沟道的MOSFET中相互替代η型和p型， MOSFET可以具有ρ沟道。但是，为了获得更高的沟道迁移率，更优选η沟道。而且，碳化硅半 导体器件可以是除MOSFET之外的MISFET (金属绝缘体半导体场效应晶体管）。而且，碳化 硅半导体器件不限于MISFET，只要其具有沟道表面即可。例如，半导体器件可以是IGBT (绝 缘栅双极晶体管）。
[0152] (具有特定面的表面）
[0153] 包括沟道表面CH的表面SW (图2)具有特定面，因此沟道表面CH也具有特定面。 如图37中所示，具有特定面的表面SW具有面Sl(第一面）。面S1具有{0-33-8}的面取 向，并且优选具有（0-33-8)的面取向。优选地，表面SW微观地包括面S1。优选地，表面SW 进一步微观地包括面S2(第二面）。面S2具有{0-11-1}的面取向，并且优选具有（0-11-1) 的面取向。这里，术语"微观地"是指"微小到尺寸至少约为原子间距的两倍的程度"。对于 观测这种微观结构的方法来说，例如可以采用TEM(透射电子显微镜）。
[0154] 优选地，表面SW具有组合面SR。组合面SR由周期性地重复的面S1和S2构成。这 种周期结构例如可以通过TEM或AFM(原子力显微镜）观测到。组合面SR具有{0-11-2}的 面取向，并且优选具有（0-11-2)的面取向。在这种情况下，组合面SR宏观地相对于{000-1} 面具有62°的倾斜角。这里，术语"宏观地"是指"忽略具有约为原子间距的尺寸的微小结 构"。对于这种宏观倾斜角的测量来说，例如可以使用采用常规X射线衍射的方法。优选地， 在沟道表面CH中，载流子在沟道方向⑶中流动，在该方向上实现上述周期的重复。
[0155] 以下说明组合面SR的详细结构。
[0156] 通常，对于Si原子（或C原子）来说，当从（000-1)面观察多型4H的碳化硅单晶 时，如图38中所示，重复设置层A(附图中的实线）中的原子、设置在其下的层B(附图中的 虚线）中的原子、以及设置在其下的层C(附图中的点划线）中的原子以及设置在其下的层 B(附图中未示出）中的原子。换言之，在四层ABCB被认为是一个周期的情况下，设置诸如 ABCBABCBABCB...的周期堆叠结构。
[0157] 如图39中所示，在（11-20)面（沿图38的线XXXIX-XXXIX截取的截面）中，构成 上述一个周期的四个层ABCB中的每一个中的原子都不沿（0-11-2)面完全对齐。在图39 中，（0-11-2)面示出为穿过层B中的原子的位置。在这种情况下，层A和B中的各个原子 都从（0-11-2)面偏离。因此，即使在碳化硅单晶的表面的宏观面取向，即在忽视其原子级 结构的情况下的面取向被限于（0-11-2)时，这种表面也可以微观地具有各种结构。
[0158] 如图40中所示，组合表面SR由交替设置的具有（0-33-8)面取向的面S1以及连 接至面S1并具有不同于各个面S1的面取向的面S2构成。面S1和S2中的每一个都具有 两倍于Si原子（或C原子）的原子间距的长度。应当注意具有面S1和面S2的面平均地 对应于（0-11-2)面（图39)。
[0159] 如图41中所示，当从（01-10)面观察组合表面SR时，单晶结构具有周期性地包括 等效于立方结构的结构（面S1部分）的部分。具体而言，组合表面SR通过交替设置具有 在等效于立方结构的上述结构中的（001)面取向的面S1以及连接至面S1并具有不同于各 个面S1的面取向的面S2构成。而且，在除4H之外的多型中，表面可以因此由具有在等效 于立方结构的结构中的（〇〇1)面取向的面（图41中的面S1)以及连接至上述面并具有不 同于各个上述面的面取向的面（图41中的面S2)构成。多型例如是6H或15R。
[0160] 参考图42,以下说明表面SW的晶面和沟道表面CH中的迁移率MB之间的关系。在 图42的曲线图中，水平轴代表由（000-1)面和具有沟道表面CH的表面SW的宏观面取向形 成的角度D1，而垂直轴代表迁移率MB。曲线组CM对应于表面SW通过热蚀刻被加工而具有 特定面的情况，而曲线组MC对应于表面SW没有这样被热蚀刻的情况。
[0161] 在曲线组MC中，当沟道表面CH具有（0-33-8)的宏观面取向时，迁移率MB最大。 这大概是由于以下原因。即，在不执行热蚀刻的情况下，即在没有特别控制沟道表面的微观 结构的情况下，其宏观面取向对应于（0-33-8)，因此微观面取向（0-33-8)，即在原子等级 下考虑的（0-33-8)的面取向的比率变得在统计学上较高。
[0162] 另一方面，当沟道表面CH的表面的宏观面取向是（0-11-2)(箭头EX)时，曲线 组CM中的迁移率MB最大。这大概是由于以下原因。S卩，如图40和图41中所示，各自具 有（0-33-8)的面取向的面S1在面S2插入其间的情况下的重数密集且规律布置，由此， (0-33-8)的微观面取向的比率在沟道表面CH的表面中变高。
[0163] 应当注意，迁移率MB具有对组合面SR的取向依赖性。在图43中所示的曲线图中， 水平轴代表沟道方向和〈0-11-2〉方向之间的角度D2,而垂直轴代表沟道表面CH中的迁移 率MB (任意单位）。其中补充设置虚线用于曲线图的观看性。从该曲线图中已经发现为了 增加沟道迁移率MB，沟道方向⑶（图37)优选具有不小于0°且不大于60°的角度D2,更 优选基本上0°。
[0164] 如图44中所示，除组合面SR之外，表面SW可以进一步包括面S3(第三面）。在这 种情况下，表面SW相对于{000-1}面的倾斜角偏离组合面SR的理想倾斜角，即62°。优 选地，这种偏离小，优选在±10°的范围内。这种角度范围内包括的表面的实例包括具有 {0-33-8}面的宏观面取向的表面。更优选地，表面SW相对于（000-1)面的倾斜角偏离组合 面SR的理想倾斜角，即62°。优选地，这种偏离小，优选在±10°的范围内。这种角度范 围内包括的表面的实例包括具有（0-33-8)面的宏观面取向的表面。
[0165] 更具体地，表面SW可以包括由周期性地重复的面S3以及组合面SR构成的组合面 SQ。这种周期结构例如可以通过TEM或AFM(原子力显微镜）观测到。
[0166] 虽然上文已经详细说明了具有特定面的表面SW，但是同样适用于具有特定面的表 面 SX (图 24)。
[0167] 本文公开的实施例在任意方面都是说明性而非限制性的。本发明的范围由权利要 求项定义，而不是由上述实施例定义，并且旨在涵盖处于等同于权利要求项的范围和含义 内的任意变型。
[0168] 参考符号列表
[0169] 51H, 51P, 51S, 51T, 52H, 53H, 54H, 54P, 54T, 55H, 56H, 57H, 57P, 57S:M0SFET(碳化硅 半导体器件）；100, 300:外延衬底（衬底）；110:单晶衬底；122, 322:p型体层；123, 323:n 区；1244,3244:接触区；124?，324?:缓和区 ；201，401:栅极绝缘膜；202,402:栅电极； 203,403:层间绝缘膜；211 :漏电极；212 :保护电极；221C:缓和电极；221S，421:源电极； 222, 422:源极布线构件；247:掩膜层；AC :有效单元；⑶：沟道方向；CH :沟道表面；⑶：单 元组；LP :格点；PA :无效区；PC :无效单元；RB:缓和边界；RP :缓和格点；S1 :面（第一面）； S2 :面（第二面）；SB :正常边界；SP :正常格点；SQ，SR:组合面；SV，SW:表面；TR :沟槽；UC : 单位单元
【权利要求】
1. 一种碳化硅半导体器件，所述碳化硅半导体器件具有通过周期性地布置单位单元构 造的平面布局，所述碳化硅半导体器件包括： 多个有效单元，所述多个有效单元被包括在所述多个单位单元中，并且所述多个有效 单元中的每一个具有能够开关的沟道表面；以及 多个无效单元，所述多个无效单元被包括在所述多个单位单元中，用于缓和在所述多 个有效单元中的电场，所述多个有效单元中的至少一个被设置在所述多个无效单元中的相 邻的无效单元之间。
2. 根据权利要求1所述的碳化硅半导体器件，其中，所述多个无效单元被周期性地布 置在所述多个单位单元中。
3. 根据权利要求1或2所述的碳化硅半导体器件，其中，所述多个有效单元中的每一个 具有源电极。
4. 一种碳化硅半导体器件，所述碳化硅半导体器件具有通过周期性地布置单位单元构 造的平面布局，所述碳化硅半导体器件包括： 多个有效单元，所述多个有效单元被包括在所述多个单位单元中，所述多个有效单元 被周期性地布置以提供多个格点，并且所述多个有效单元中的每一个具有能够开关的沟道 表面，所述多个格点包括多个正常格点以及多个缓和格点，所述多个正常格点中的至少一 个被设置在所述多个缓和格点中的相邻的缓和格点之间；以及 为所述多个缓和格点中的每一个设置的无效区，用于缓和所述多个有效单元中的电 场。
5. 根据权利要求4所述的碳化硅半导体器件，其中，所述多个缓和格点被周期性地设 置在所述多个格点中。
6. -种碳化硅半导体器件，所述碳化硅半导体器件具有通过周期性地布置单位单元构 造的平面布局，所述碳化硅半导体器件包括： 多个有效单元，所述多个有效单元被包括在所述多个单位单元中，所述多个有效单元 被周期性地布置，并且所述多个有效单元中的每一个具有能够开关的沟道表面，所述多个 有效单元中的每一个具有由多个边围绕的外边缘，所述多个有效单元借助用作多个边界的 所述多个边而彼此接触，所述多个边界具有多个正常边界和多个缓和边界，所述多个正常 边界中的至少一个设置在所述多个缓和边界中的相邻的缓和边界之间；以及 为所述多个缓和边界中的每一个设置的无效区，用于缓和所述多个有效单元中的电 场。
7. 根据权利要求6所述的碳化硅半导体器件，其中，所述多个缓和边界被周期性地布 置在所述多个边界中。
8. 根据权利要求1-7中的任一项所述的碳化硅半导体器件，其中，所述碳化硅半导体 器件是沟槽栅型。
9. 根据权利要求1-8中的任一项所述的碳化硅半导体器件，包括： 衬底，所述衬底由具有多型4H的六方晶体结构的碳化硅制成，并且被提供有包括具有 {0-33-8}面取向的第一面的表面，所述表面包括所述沟道表面； 栅极绝缘膜，所述栅极绝缘膜被提供在所述衬底的所述表面上；以及 栅电极，所述栅电极被提供在所述栅极绝缘膜上。
10. 根据权利要求9所述的碳化硅半导体器件， 其中，所述表面微观地包括所述第一面，并且所述表面微观地包括具有10-11-1}面取 向的第二面。
11. 根据权利要求10所述的碳化硅半导体器件， 其中，所述衬底的所述第一和第二面形成具有{0-11-2}面取向的组合面。
12. 根据权利要求11所述的碳化硅半导体器件，其中，所述衬底的所述表面宏观地具 有相对于{000-1}面的62° ±10°的偏离角。
【文档编号】H01L29/12GK104126229SQ201380010427
【公开日】2014年10月29日 申请日期:2013年2月28日 优先权日:2012年4月12日
【发明者】增田健良, 和田圭司, 日吉透 申请人:住友电气工业株式会社
【专利摘要】一种碳化硅半导体器件(51H)，其具有由周期性地布置的单位单元(UC)构造的平面布局。单位单元(UC)包括有效单元(AC)和无效单元(PC)。有效单元(AC)中的每一个都具有能够开关的沟道表面。无效单元(PC)用以缓和有效单元(AC)中的电场。有效单元(AC)中的至少一个设置在无效单元(PC)当中的彼此相邻的无效单元(PC)之间。
【专利说明】碳化硅半导体器件
【技术领域】
[0001] 本发明涉及一种碳化硅半导体器件。
【背景技术】
[0002] 已经研究了一些结构以进一步提高诸如M0SFET(金属氧化物半导体场效应晶体 管）的碳化硅半导体器件的击穿电压。日本专利公布No. 2008-270681(专利文献1)公开了 一种具有围绕有源区周边的击穿电压结构部的M0SFET。日本专利公布No. 2009-194065(专 利文献2)公开了一种具有到达ιΓ漂移层的沟槽的M0SFET。这种沟槽具有设置有p型深层 的侧表面。
[0003] 引证文献列表
[0004] 专利文献
[0005] PTL1:日本专利公布 No. 2008-270681
[0006] PTL2:日本专利公布 No. 2009-194065
【发明内容】
[0007] 技术问题
[0008] 根据日本专利公布No. 2008-270681，击穿电压结构部仅在有源区的外周部提供电 场缓和。这可能导致击穿电压不充分改善。根据日本专利公布No. 2009-194065,各个沟槽 都设置有用于电场缓和的P型深层。这会导致显著的电流限制。
[0009] 已经提出本发明以解决上述问题，并且本发明的目的是提供一种碳化硅半导体器 件，以便在抑制电流限制的同时增大击穿电压。
[0010] 问题的解决手段
[0011] 根据本发明一个方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。碳化硅半导体器件包括多个有效单元和多个无效单元。多个有效单元包括在 多个单位单元中。多个有效单元中的每一个都具有能够开关的沟道表面。多个无效单元包 括在多个单位单元中。多个无效单元用于缓和多个有效单元中的电场。多个有效单元中的 至少一个设置在多个无效单元的相邻的单元之间。
[0012] 在根据上述一个方面的碳化硅半导体器件中，多个有效单元的至少一个设置在多 个无效单元的相邻单元之间。因此，可以避免当无效单元直接彼此相邻设置时可能发生的 明显的电流限制。
[0013] 优选地，在根据上述一个方面的碳化硅半导体器件中，多个无效单元周期性地布 置在多个单位单元中。
[0014] 因此，由无效单元提供的电场缓和可以更均匀地影响有效单元。因此，可以更加提 升击穿电压。
[0015] 优选地，在根据上述一个方面的碳化娃半导体器件中，多个有效单兀中的每一个 都具有源电极。
[0016] 因此，载流子可以从源电极提供至有效单元中的每一个。
[0017] 根据本发明另一方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。该碳化硅半导体器件具有多个有效单元和一个无效区。多个有效单元包括在 多个单位单元中。多个有效单元周期性地布置以提供多个格点。多个有效单元中的每一个 都具有能够开关的沟道表面。多个格点包括多个正常格点和多个缓和格点。多个正常格点 中的至少一个设置在多个缓和格点的相邻格点之间。无效区用于缓和多个有效单元中的电 场。为多个缓和格点中的每一个设置无效区。
[0018] 在根据上述另一方面的碳化硅半导体器件中，多个正常格点中的至少一个设置在 多个缓和格点的相邻格点之间。因此，可以避免在缓和格点直接彼此相邻设置时可能发生 的明显的电流限制。
[0019] 优选地，在根据上述另一方面的碳化硅半导体器件中，多个缓和格点周期性地设 置在多个格点中。
[0020] 因此，由缓和格点提供的电场缓和可以更均匀地影响有效单元。因此，可以更提升 击穿电压。
[0021] 根据本发明又一方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。该碳化硅半导体器件具有多个有效单元和一个无效区。多个有效单元包括在 多个单位单元中并周期性地布置。多个有效单元中每一个都具有能够开关的沟道表面。多 个有效单元中每一个都具有由多个边围绕的外边缘。多个有效单元与作为多个边界的多个 边彼此接触。多个边界具有多个正常边界和多个缓和边界。多个正常边界中至少一个设置 在多个缓和边界的相邻的边界之间。无效区用于缓和多个有效单元中的电场。为多个缓和 边界中的每一个设置无效区。
[0022] 因此，多个正常边界中的至少一个设置在多个缓和边界的相邻边界之间。因此，可 以避免在缓和边界直接彼此相邻设置时可能发生的明显的电流限制。
[0023] 优选地，在根据上述又一方面的碳化硅半导体器件中，多个缓和边界周期性地布 置在多个边界中。
[0024] 因此，由缓和边界提供的电场缓和可以更均匀地影响有效单元。因此，可以更加提 升击穿电压。
[0025] 根据上述方面中的每一个的碳化硅半导体器件优选是沟槽栅型。
[0026] 因此可以使单位单元的面积更小。这致使碳化硅半导体器件的小型化。
[0027] 优选地，根据上述方面中的每一个的碳化硅半导体器件包括衬底、栅极绝缘膜以 及栅电极。衬底由具有多型体4H的六方晶体结构的碳化硅制成。衬底设置有包括具有 {0-33-8}面取向的第一面的表面。表面包括沟道表面。栅极绝缘膜设置在衬底表面上。栅 电极设置在栅极绝缘膜上。
[0028] 因此，沟道表面包括具有{0-33-8}面取向的第一面。因此，抑制沟道电阻，由此实 现抑制的导通电阻。
[0029] 而且，优选地，表面微观地包括第一面。而且，表面微观地包括具有{0-1卜1}面取 向的第二面。
[0030] 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。
[0031] 更优选地，衬底的第一和第二面形成具有{0-11-2}面取向的组合面。
[0032] 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。
[0033] 此外，优选地，衬底的表面宏观地相对于{000-1}面具有62° ±10°的倾斜角。
[0034] 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。
[0035] 发明的有益效果
[0036] 如上所述，根据本发明，可以在抑制电流限制的同时增大击穿电压。
【专利附图】
【附图说明】
[0037] 图1是示意性示出本发明第一实施例中的碳化硅半导体器件的平面布局的部分 平面图。
[0038] 图2是沿图1中的线II-II截取的示意性部分截面图，并且示意性示出本发明第 一实施例中的碳化娃半导体器件的构造。
[0039] 图3是示意性示出图2的碳化硅半导体器件的形状的透视图。
[0040] 图4示出图3的透视图中的设置有阴影线的p型表面。
[0041] 图5是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第一步的部分 截面图。
[0042] 图6是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第二步的部分 截面图。
[0043] 图7是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第三步的部分 截面图。
[0044] 图8是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第四步的部分 截面图。
[0045] 图9是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第五步的部分 截面图。
[0046] 图10是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第六步的部 分截面图。
[0047] 图11是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第七步的部 分截面图。
[0048] 图12是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第八步的部 分截面图。
[0049] 图13是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第九步的部 分截面图。
[0050] 图14是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第十步的部 分截面图。
[0051] 图15是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第十一步的 部分截面图。
[0052] 图16是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第十二步的 部分截面图。
[0053] 图17示出图1的变型。
[0054] 图18示出图1的变型。
[0055] 图19示出图1的变型。
[0056] 图20示出图1的变型。
[0057] 图21示出图1的变型。
[0058] 图22示出图1的变型。
[0059] 图23示出图1的变型。
[0060] 图24是示意性示出本发明第二实施例中的碳化硅半导体器件的构造的部分截面 图。
[0061] 图25是示意性示出用于制造图24中的碳化硅半导体器件的方法中的第一步的部 分截面图。
[0062] 图26是示意性示出用于制造图24中的碳化硅半导体器件的方法中的第二步的部 分截面图。
[0063] 图27是示意性示出用于制造图24中的碳化硅半导体器件的方法中的第三步的部 分截面图。
[0064] 图28是示意性示出本发明第三实施例中的碳化硅半导体器件的平面布局的部分 平面图。
[0065] 图29是沿图28中的线XXIX-XXIX截取的示意性部分截面图，并且示意性示出本 发明的第三实施例中的碳化硅半导体器件的构造。
[0066] 图30示出图28的变型。
[0067] 图31示出图28的变型。
[0068] 图32示出图28的变型。
[0069] 图33是示意性示出本发明第四实施例中的碳化硅半导体器件的平面布局的部分 平面图。
[0070] 图34示出图33的变型。
[0071] 图35示出图33的变型。
[0072] 图36示出图33的变型。
[0073] 图37是示意性示出碳化硅半导体器件中设置的衬底的微小结构的部分截面图。
[0074] 图38示出多型体4H的六方晶体中的（000-1)面的晶体结构。
[0075] 图39示出沿图38中的线XXXIX-XXXIX的（11-20)面的晶体结构。
[0076] 图40示出图37中的组合面表面附近的（11-20)面中的晶体结构。
[0077] 图41示出在从（01-10)面观察时，图37的组合面。
[0078] 图42是示出在宏观地观察时，在执行热蚀刻的情况以及不执行热蚀刻的情况中 的每一种情况下，沟道迁移率和沟道表面与（000-1)面之间的角度之间的一种示例性关系 的曲线图。
[0079] 图43是示出沟道迁移率和在沟道方向与〈0-11-2〉方向之间的角度之间的一种示 例性关系的曲线图。
[0080] 图44示出图37的变型。
【具体实施方式】
[0081] 以下基于【专利附图】
【附图说明】本发明的实施例。应当注意在下述附图种，为相同或相应的部 分给予相同的参考标记并且不再赘述。对于本说明中的晶体学表示方式来说，单独的取向 由□代表，组取向由〈> 代表，单独的晶面由0代表，并且组晶面由{}代表。而且，负的晶 体学指数通常由置于数字上方的（横杠）来表示，但是在本说明书中，其由置于数字前 的负号来表不。
[0082] (第一实施例）
[0083] 参考图1，首先将说明本实施例的要点。
[0084] 本实施例的M0SFET (碳化硅半导体器件）51H具有由周期性地布置的单位单元UC 构造的平面布局。单位单元UC中的每一个都具有带有边和顶点的多边形形状。在本实施 例中，单位单元UC中的每一个都具有六边形形状，优选地，具有正六边形形状。单位单元UC 包括有效单元AC和无效单元PC。有效单元AC中的每一个都具有如下所述的能够开关的沟 道表面CH(图2)。设置无效单元PC中的每一个以缓和有效单元AC中的电场。与有效单 元AC不同，无效单元PC是其中基本上没有主电流流动的单元，即其中电流路径是无效的单 元。无效单元PC不具有沟道表面CH，由此例如无效化电流路径。至少一个有效单元ACS 置在相邻的无效单元PC之间。
[0085] 优选地，无效单元PC周期性地设置在单位单元UC中。在图1的构造中，它们被布 置为保持平面布局的三重对称。
[0086] 而且，在本实施例中，有效单元AC和无效单元PC形成单元组⑶。单元组⑶中的 每一个都包括无效单元PC以及围绕它的有效单元AC。因此，一个单元组⑶中的无效单元 PC通过两个或更多个有效单元AC而与其相邻单元组⑶中的无效单元PC隔离。
[0087] 参考图2至图4,下文详细说明MOSFET 51H的构造。
[0088] 如图2中所示，具体而言，MOSFET 51H是垂直型VMOSFET (V沟槽MOSFET)。MOSFET 51H包括外延衬底100、栅极绝缘膜201、栅电极202、层间绝缘膜203、源电极221S、缓和电 极221C、漏电极211、源极布线构件222以及保护电极212。
[0089] 外延衬底100由碳化硅制成。优选地，外延衬底100具有六边形的4H多型体。优 选地，单晶衬底110具有一个主表面（图2中的上表面），其具有对应于大致（000-1)面的 面取向。
[0090] 具体而言，外延衬底100具有单晶衬底110以及设置在其上的外延层。外延层包 括IT层121 (击穿电压保持层）、p型体层122、n区123、接触区124A以及缓和区124P。单 晶衬底110、rT层121以及η区123具有η型导电性（第一导电类型），而p型体层122、接 触区124Α以及缓和区124Ρ具有ρ型导电性（第二导电类型）。
[0091] η-层121具有低于单晶衬底110的杂质浓度。ρ型体层122中的每一个都形成 在ιΓ层121上。η区123形成在ρ型体层122的一部分上，以便通过ρ型体层122与ιΓ层 121隔离。接触区124Α中的每一个都形成在ρ型体层122的一部分上，以便连接至ρ型体 层 122。
[0092] 部分移除单晶衬底110的上表面上的外延层以形成多个（图2中为三个）平台结 构。具体而言，如图3中所示，平台结构中的每一个都具有均为六边形形状的上表面以及底 表面，并且具有相对于单晶衬底110的上表面倾斜的侧壁。而且，外延衬底100具有η型表 面（图4中未设置有阴影线的表面）以及ρ型表面（图4中设置有阴影线的表面）。
[0093] 平台结构仅设置在对应于在有效单元AC和无效单元PC当中的有效单元AC的位 置。而且，外延100包括缓和区124P(图2和图4)，缓和区124P被设置在对应于无效单元 PC的位置，用于缓和电场。
[0094] 在直接彼此相邻的有效单元AC的平台结构之间，沟槽TR(图2)形成为具有底表 面以及由平台结构的侧壁构成的表面SW。表面SW中的每一个都具有p型体层122上的沟 道表面CH。表面SW具有预定晶面（也称为"特定面"）。将在下文说明特定面的细节。 [0095] 栅极绝缘膜201形成在沟槽TR的表面SW以及底表面上。栅极绝缘膜201延伸至 η区123中的每一个的上表面上。栅极绝缘膜201在无效单元PC中具有开口，以便暴露缓 和区124P。在这种开口中，用作欧姆电极的缓和电极221C设置在缓和区124P上。
[0096] 在栅极绝缘膜201上，设置栅电极202以填充沟槽TR(即填充直接彼此相邻的平 台结构之间的空间）。栅电极202具有基本上与在η区123的上表面上的栅极绝缘膜201 部分的上表面等高的上表面。设置层间绝缘膜203以覆盖栅电极202以及栅极绝缘膜201 在η区123的上表面上的部分。而且，层间绝缘膜203包括将缓和电极221C上的源极布线 构件222与栅电极202彼此隔离的部分203Ρ。
[0097] 源电极221S中的每一个都设置在各个有效单元AC中设置的各个平台结构的顶点 部处。源电极221S与接触区124Α和η区123中的每一个都接触。
[0098] 源极布线构件222与源电极221S和缓和电极221C中的每一个都接触，并且在层 间绝缘膜203的上表面上延伸。
[0099] 漏电极211是设置在单晶衬底110的与其上设置了 ιΓ层121的主表面相反的背 表面上的欧姆电极。保护电极212设置在漏电极211上。
[0100] 以下说明制造 MOSFET 51Η的方法。
[0101] 如图5中所示，在单晶衬底110上，借助外延生长形成ιΓ层121。这种外延生长 可以通过例如采用使用硅烷（SiH4)和丙烷（C3H8)的混合气体作为原料气体并且使用氢气 (?)作为载气的CVD(化学气相沉积）方法实现。在这种情况下，例如优选引入氮（N)或磷 (P)作为η型导电性的杂质。n_层121例如具有不小于5X10 15/cm3且不大于5X1016/cm3 的杂质浓度。
[0102] 如图6中所示，将离子注入rT层121的上表面，由此形成p型体层122和η区123。 在用于形成Ρ型体层122的离子注入中，注入诸如铝（Α1)的用于提供ρ型的杂质离子。同 时，在用于形成η区123的离子注入中，例如注入诸如磷（Ρ)的用于提供η型的杂质离子。 应当注意代替离子注入，可以执行外延生长。
[0103] 如图7中所示，具有开口的掩膜层247形成在η区123的上表面上。对于掩膜层 247来说，可以使用诸如氧化硅膜的绝缘膜。开口形成在与沟槽TR(图2)和无效单元PC的 位置一致的位置处。
[0104] 如图8中所示，在掩膜层247的开口中，通过蚀刻移除η区123、p型体层122以及 部分rT层121。一种示例性的可使用的蚀刻方法是反应离子蚀刻（RIE)，特别地是电感耦 合等离子体（ICP)RIE。具体而言，例如，可以使用采用5? 6或5?6和02的混合气体作为反应 气体的ICP-RIE。借助这种蚀刻，在将要形成沟槽TR(图2)的区域中，可以形成具有侧壁的 凹陷TQ，该侧壁具有基本上垂直于单晶衬底110的主表面的表面SV。
[0105] 随后，热蚀刻外延衬底的凹陷TQ的侧壁SV。例如可以通过在包含具有至少一种 或多种类型的卤素原子的反应气体的气氛下加热衬底来执行对衬底的这种热蚀刻。至少一 种或多种类型的卤素原子包括氯（Cl)原子和氟（F)原子中的至少一种。这种气氛例如是 C12、BCL3、SF6或CF4。例如，使用氯气和氧气作为反应气体的混合气体，在例如不小于700°C 且不大于1000°c的热处理温度下执行热蚀刻。
[0106] 由于热蚀刻，因此如图9中所示形成沟槽TR。这时，对于沟槽TR的侧壁来说，形成 了表面SW，其具有分别由ιΓ层121、p型体层122以及η区123形成的部分。在表面SW中， 自然地形成了特定面。
[0107] 应当注意到反应气体除氯气和氧气之外还可以包含载气。示例性的可使用的载 气是氮气（Ν 2)、氩气、氦气等等。如上所述，当将热处理温度设定在不小于700°C且不大于 1000°C时，蚀刻SiC的速率例如约为70 μ m/小时。而且，在这种情况下，由氧化硅形成并且 因此相对于SiC具有非常大的选择比的各个掩膜层247在SiC的蚀刻过程中基本上不被蚀 亥IJ。随后，借助诸如蚀刻的适当方法移除掩膜层247 (图10)。
[0108] 如图11中所示，借助离子注入，在η区123中的每一个的一部分中形成接触区 124Α。而且，在无效单元PC中，在ιΓ层121中形成缓和区124Ρ。随后执行活化退火以活化 通过离子注入而注入的杂质。
[0109] 如图12中所示，栅极绝缘膜201形成在包括了作为沟槽TR的侧壁的表面SW及沟 槽TR的底表面的表面上。例如通过热氧化由碳化硅制成的外延层获得栅极绝缘膜201。
[0110] 如图13中所示，形成栅电极202以在栅极绝缘膜201插入其间的情况下填充有效 单元AC的沟槽TR中的区域以及无效单元PC中的区域。例如通过形成导体膜并执行CMP (化 学机械抛光）来执行形成栅电极202的方法。
[0111] 如图14中所示，在无效单元PC中，借助蚀刻移除栅电极202。
[0112] 如图15中所示，形成层间绝缘膜203以覆盖栅电极202的暴露表面。
[0113] 参考图16,执行蚀刻以在层间绝缘膜203以及栅极绝缘膜201中形成开口。通过 开口暴露在平台结构的上表面上的η区123以及接触区124A，并且在无效单元PC中暴露缓 和区124P。随后，在各个平台结构的上表面中，形成与η区123和接触区124A接触的源电 极221S。形成与缓和区124Ρ接触的缓和电极221C。
[0114] 再次参考图2,形成源极布线构件222、漏电极211以及保护电极212。以此方式获 得 MOSFET 51Η。
[0115] 根据本实施例，如图1中所示，至少一个有效单元AC设置在彼此相邻的无效单元 PC之间。因此，可以避免在无效单元PC直接彼此相邻设置时产生的明显的电流限制。而 且，在无效单元PC周期性地布置在单位单元UC中的情况下，由无效单元PC提供的电场缓 和可以更均匀地影响有效单元AC。因此，可以更加提升击穿电压。
[0116] 应当注意到除图1中所示的具有平面布局的MOSFET 51H之外，可以采用图17至 图23中所示的分别具有平面布局的MOSFET 52H、51P、52P、51T、52T、51S和52S中的任一 种。在MOSFET 52H(图17)中，仅一个有效单元AC设置在相邻的无效单元PC之间。在 MOSFET 51P和52P (图18和图19)中的每一个中，各个单位单元UC都具有矩形形状（包 括正方形），并且优选具有正方形形状。在MOSFET 51T和52T (图20和图21)中的每一个 中，各个单位单元UC都具有三角形形状，并且优选具有正三角形形状。应当注意到在单位 单元UC具有三角形形状的情况下，表述方式"相邻"是指它们在三角形的边彼此会合的情 况下彼此相邻。在MOSFET 51S和52S中的每一个中，各个单位单元UC都具有条形形状。
[0117] 而且，在本实施例中，如图2中所示，缓和区124P具有与源极布线构件222的电势 相同的电势，但是也可以具有浮动电势。
[0118] (第二实施例）
[0119] 本实施例的MOSFET 53H (碳化硅半导体器件）具有类似于第一实施例中的M0SFET 51H(图1)的平面布局的平面布局。而且如图24中所示，MOSFET 53H是垂直平面型M0SFET。 MOSFET 53H包括外延衬底300、栅极绝缘膜401、栅电极402、层间绝缘膜403、源电极421、 漏电极211、源极布线构件422以及保护电极212。
[0120] 外延衬底300由碳化硅制成。优选地，外延衬底300具有六方的4H多型体。优选 地，外延衬底300具有表面SX，其具有特定面。
[0121] 具体而言，外延衬底300具有单晶衬底110以及设置在单晶衬底110上并具有表 面SX的外延层。外延层由碳化硅制成，并包括ιΓ层321 (击穿电压保持层）、p型体层322、 η区323、接触区324A以及缓和区324P。单晶衬底110、n_层321以及η区323具有η型 导电性（第一导电类型）、而Ρ型体层322、接触区324Α以及缓和区324Ρ具有ρ型导电性 (第二导电类型）。
[0122] η-层321设置在单晶衬底110的上表面上。ιΓ层321具有低于单晶衬底110的 杂质浓度。Ρ型体层322中的每一个都以阱的形式形成在ιΓ层321中，并在表面SX上提供 沟道表面CH。换言之，表面SX具有ρ型体层322上的沟道表面CH。η区323中的每一个 以阱的形式形成在Ρ型体层322上，以便通过ρ型体层322与ιΓ层321隔离。接触区324Α 中的每一个形成在Ρ型体层322的一部分上，以便连接至ρ型体层322。
[0123] 在沟道表面CH上设置栅极绝缘膜401。缓和区324Ρ在对应于在有效单元AC和无 效单元PC当中的无效单元PC的位置中覆盖表面SX上的ιΓ层321。因此，在无效单元PC 中，P型区挡住了沟道表面CH和ιΓ层321之间的位置。这种栅极绝缘膜401在缓和区324P 以及η区323的上表面上延伸。
[0124] 栅电极402设置在栅极绝缘膜401上。层间绝缘膜403覆盖栅电极402。栅极绝 缘膜401和层间绝缘膜403中的每一个都具有开口，在开口中η_层323和接触区324Α中 的每一个都暴露在表面SX上。在这种开口中，源电极421与η_层323以及接触区324Α接 触。
[0125] 源极布线构件422与源电极421接触，并且在层间绝缘膜403的上表面上延伸。
[0126] 漏电极211是设置在单晶衬底110的与其上设置了 ιΓ层321的主表面相反的背 表面上的欧姆电极。保护电极212设置在漏电极211上。
[0127] 以下说明制造 MOSFET 53Η的方法。
[0128] 参考图25,制备由具有多型4H的六方单晶结构的碳化硅制成的单晶衬底110。随 后，在单晶衬底110的上表面上，形成由碳化硅制成的外延层。
[0129] 随后，热蚀刻外延层的表面。例如可以通过在包含至少一种或多种类型的卤素原 子的气氛下加热外延衬底300来执行这种蚀刻。至少一种或多种类型的卤素原子包括氯 (C1)原子和氟（F)原子中的至少一种。这种气氛例如是(：1 2、8(^3、5匕或0匕。借助这种热 蚀刻，具有特定面的表面SX自然地形成在外延层上。
[0130] 随后，借助离子注入形成ρ型体层322、η区323、接触区324A以及缓和区324P。 随后，执行活化退火处理以活化注入的杂质。例如，在氩气（Ar)的气氛下，在约1700°C的温 度下，执行加热30分钟。
[0131] 应该注意到上述热蚀刻可以在活化退火之后执行。在这种情况下，可以防止表面 SX中的原子布置被活化退火扰乱。
[0132] 参考图26,栅极绝缘膜401形成在表面SX上。例如借助干氧化（热氧化）形成 栅极绝缘膜401。通过例如在空气或氧气中，在约1200°C的温度下执行加热约30分钟来执 行干氧化。随后，执行氮退火。因此，在距离外延衬底300和栅极绝缘膜401之间的界面 10nm以内的区域中将氮浓度调整为具有1 X 1021/cm3或更大的最大值。例如，在诸如一氧化 氮（NO)气体的包含氮的气体的气氛下，在约1100°C的温度下执行加热约120分钟。在这种 氮退火处理之后，可以另外执行惰性气体退火处理。例如，在氩气气氛下，在约ll〇〇°C的温 度下执行加热约60分钟。因此，可以实现具有优良重现性的高沟道迁移率。
[0133] 随后，栅电极402形成在栅极绝缘膜401上。随后，形成层间绝缘膜403以覆盖栅 极绝缘膜401上的栅电极402。
[0134] 参考图27,随后图案化栅极绝缘膜401和层间绝缘膜403,由此提供暴露η区323 和接触区324Α的各个开口。例如可以借助光刻和蚀刻执行这种图案化。随后，在开口中的 每一个中，形成与η区323和接触区324Α中的每一个接触的源电极421。
[0135] 再次参考图24,形成源极布线构件422、漏电极211以及保护电极212。以此方式， 获得 MOSFET 53Η。
[0136] 应当注意除上述之外的构造基本上与第一实施例的构造相同。因此，相同或对应 的元件被给予相同的参考符号并且不再赘述。
[0137] (第三实施例）
[0138] 如图28中所示，本实施例的MOSFET 54Η具有由周期性地布置的单位单元构造的 平面布局，单位单元中的每一个都具有与第一实施例的单位单元UC (图1)的形状类似的形 状。MOSFET 54H具有有效单元AC和无效区PA。有效单元AC包括在单位单元中。借助彼 此连接的相邻单位单元的边，平面布局具有如图28中所示的点阵形状。这种相邻的边彼此 连接的位置被称为"格点"。有效单元AC周期性地布置为提供格点LP。有效单元AC中的 每一个都具有能够开关的沟道表面CH(图29)。
[0139] 格点LP包括正常格点SP以及缓和格点RP。沿点阵在相邻缓和格点RP之间，设置 至少一个正常格点SP (图28中为一个）。无效区PA用于缓和有效单元AC中的电场。为缓 和格点RP中的每一个设置无效区PA。如图29中所示，在无效区PA中，提供基本上与第一 实施例的无效单元PC相同的构造。
[0140] 优选地，缓和格点RP周期性地设置在格点LP中。在图28的构造中，它们布置为 使得保持平面布局的三重对称。
[0141] 根据本实施例，至少一个正常格点SP设置在彼此相邻的缓和格点RP之间。因此， 可以避免在缓和格点RP直接彼此相邻设置时产生的明显的电流限制。
[0142] 而且，在缓和格点RP周期性地布置在格点LP中的情况下，由缓和格点RP提供的 电场缓和可以更均匀地影响有效单元AC。因此，可以更加提升击穿电压。
[0143] 应当注意除上述之外的构造基本上与第一实施例的构造相同。因此，相同或对应 的元件被基于相同的参考符号并且不再赘述。还应当注意代替具有图28中所示的平面布 局的MOSFET 54H，可以采用分别具有图30至32中所示的平面布局的MOSFET 55H、54P和 54T中的任一种。在MOSFET 54H (图30)中，两个正常格点SP设置在相邻的缓和格点RP之 间。在MOSFET 54P (图31)中，各个单位单元都具有矩形（包括正方形）形状，并且优选具 有正方形形状。在MOSFET 54T (图32)中，各个单位单元都具有三角形形状，并且优选具有 正三角形形状。
[0144] (第四实施例）
[0145] 如图33中所示，本实施例的MOSFET 56H具有由周期性地布置的单位单元构造的 平面布局，单位单元中的每一个都具有与第一实施例的单位单元UC (图1)的形状类似的形 状。MOSFET 56H具有有效单元AC和无效区PA。有效单元AC包括在单位单元中并且周期 性地布置。有效单元AC中的每一个都具有由边围绕的外边缘。有效单元AC在它们的边用 作边界LB的情况下彼此接触。
[0146] 边界LB具有正常边界SB以及缓和边界RB。在沿点阵的相邻缓和边界RB之间，设 置至少一个正常边界SB (图33中的三个）。无效区PA用于缓和有效单元AC中的电场。为 缓和边界RB中的每一个设置无效区PA。优选地，缓和边界RB周期性地设置在边界LB中。
[0147] 根据本实施例，至少一个正常边界SB设置在相邻的缓和边界RB之间。因此，可以 避免在缓和边界RB直接彼此相邻设置时产生的明显的电流限制。
[0148] 而且，在缓和边界RB周期性地布置在边界LB中的情况下，由缓和边界RB提供的 电场缓和可以更均匀地影响有效单元AC。因此，可以更加提升击穿电压。
[0149] 应当注意除上述之外的构造基本上与第三实施例的构造相同。因此，相同或对应 的元件被给予相同的参考符号并且不再赘述。例如，沿图33中的线CS-CS的截面中的构造 类似于第三实施例中的图29中所示的构造。
[0150] 还应当注意代替具有图33中所示的平面布局的MOSFET 56H，可以采用分别具有 图34至36中所示的平面布局的MOSFET 57H、57P和57S中的任一个。在MOSFET 57H (图 34)中，一个正常边界SB设置在相邻的缓和边界RB之间。在MOSFET 57P (图35)中，各个 单位单元都具有矩形形状（包括正方形），并且优选具有正方形形状。在MOSFET 57S (图 36)中，各个单位单元都具有条形形状。
[0151] 通过在上述实施例中的每一个中的具有η沟道的MOSFET中相互替代η型和p型， MOSFET可以具有ρ沟道。但是，为了获得更高的沟道迁移率，更优选η沟道。而且，碳化硅半 导体器件可以是除MOSFET之外的MISFET (金属绝缘体半导体场效应晶体管）。而且，碳化 硅半导体器件不限于MISFET，只要其具有沟道表面即可。例如，半导体器件可以是IGBT (绝 缘栅双极晶体管）。
[0152] (具有特定面的表面）
[0153] 包括沟道表面CH的表面SW (图2)具有特定面，因此沟道表面CH也具有特定面。 如图37中所示，具有特定面的表面SW具有面Sl(第一面）。面S1具有{0-33-8}的面取 向，并且优选具有（0-33-8)的面取向。优选地，表面SW微观地包括面S1。优选地，表面SW 进一步微观地包括面S2(第二面）。面S2具有{0-11-1}的面取向，并且优选具有（0-11-1) 的面取向。这里，术语"微观地"是指"微小到尺寸至少约为原子间距的两倍的程度"。对于 观测这种微观结构的方法来说，例如可以采用TEM(透射电子显微镜）。
[0154] 优选地，表面SW具有组合面SR。组合面SR由周期性地重复的面S1和S2构成。这 种周期结构例如可以通过TEM或AFM(原子力显微镜）观测到。组合面SR具有{0-11-2}的 面取向，并且优选具有（0-11-2)的面取向。在这种情况下，组合面SR宏观地相对于{000-1} 面具有62°的倾斜角。这里，术语"宏观地"是指"忽略具有约为原子间距的尺寸的微小结 构"。对于这种宏观倾斜角的测量来说，例如可以使用采用常规X射线衍射的方法。优选地， 在沟道表面CH中，载流子在沟道方向⑶中流动，在该方向上实现上述周期的重复。
[0155] 以下说明组合面SR的详细结构。
[0156] 通常，对于Si原子（或C原子）来说，当从（000-1)面观察多型4H的碳化硅单晶 时，如图38中所示，重复设置层A(附图中的实线）中的原子、设置在其下的层B(附图中的 虚线）中的原子、以及设置在其下的层C(附图中的点划线）中的原子以及设置在其下的层 B(附图中未示出）中的原子。换言之，在四层ABCB被认为是一个周期的情况下，设置诸如 ABCBABCBABCB...的周期堆叠结构。
[0157] 如图39中所示，在（11-20)面（沿图38的线XXXIX-XXXIX截取的截面）中，构成 上述一个周期的四个层ABCB中的每一个中的原子都不沿（0-11-2)面完全对齐。在图39 中，（0-11-2)面示出为穿过层B中的原子的位置。在这种情况下，层A和B中的各个原子 都从（0-11-2)面偏离。因此，即使在碳化硅单晶的表面的宏观面取向，即在忽视其原子级 结构的情况下的面取向被限于（0-11-2)时，这种表面也可以微观地具有各种结构。
[0158] 如图40中所示，组合表面SR由交替设置的具有（0-33-8)面取向的面S1以及连 接至面S1并具有不同于各个面S1的面取向的面S2构成。面S1和S2中的每一个都具有 两倍于Si原子（或C原子）的原子间距的长度。应当注意具有面S1和面S2的面平均地 对应于（0-11-2)面（图39)。
[0159] 如图41中所示，当从（01-10)面观察组合表面SR时，单晶结构具有周期性地包括 等效于立方结构的结构（面S1部分）的部分。具体而言，组合表面SR通过交替设置具有 在等效于立方结构的上述结构中的（001)面取向的面S1以及连接至面S1并具有不同于各 个面S1的面取向的面S2构成。而且，在除4H之外的多型中，表面可以因此由具有在等效 于立方结构的结构中的（〇〇1)面取向的面（图41中的面S1)以及连接至上述面并具有不 同于各个上述面的面取向的面（图41中的面S2)构成。多型例如是6H或15R。
[0160] 参考图42,以下说明表面SW的晶面和沟道表面CH中的迁移率MB之间的关系。在 图42的曲线图中，水平轴代表由（000-1)面和具有沟道表面CH的表面SW的宏观面取向形 成的角度D1，而垂直轴代表迁移率MB。曲线组CM对应于表面SW通过热蚀刻被加工而具有 特定面的情况，而曲线组MC对应于表面SW没有这样被热蚀刻的情况。
[0161] 在曲线组MC中，当沟道表面CH具有（0-33-8)的宏观面取向时，迁移率MB最大。 这大概是由于以下原因。即，在不执行热蚀刻的情况下，即在没有特别控制沟道表面的微观 结构的情况下，其宏观面取向对应于（0-33-8)，因此微观面取向（0-33-8)，即在原子等级 下考虑的（0-33-8)的面取向的比率变得在统计学上较高。
[0162] 另一方面，当沟道表面CH的表面的宏观面取向是（0-11-2)(箭头EX)时，曲线 组CM中的迁移率MB最大。这大概是由于以下原因。S卩，如图40和图41中所示，各自具 有（0-33-8)的面取向的面S1在面S2插入其间的情况下的重数密集且规律布置，由此， (0-33-8)的微观面取向的比率在沟道表面CH的表面中变高。
[0163] 应当注意，迁移率MB具有对组合面SR的取向依赖性。在图43中所示的曲线图中， 水平轴代表沟道方向和〈0-11-2〉方向之间的角度D2,而垂直轴代表沟道表面CH中的迁移 率MB (任意单位）。其中补充设置虚线用于曲线图的观看性。从该曲线图中已经发现为了 增加沟道迁移率MB，沟道方向⑶（图37)优选具有不小于0°且不大于60°的角度D2,更 优选基本上0°。
[0164] 如图44中所示，除组合面SR之外，表面SW可以进一步包括面S3(第三面）。在这 种情况下，表面SW相对于{000-1}面的倾斜角偏离组合面SR的理想倾斜角，即62°。优 选地，这种偏离小，优选在±10°的范围内。这种角度范围内包括的表面的实例包括具有 {0-33-8}面的宏观面取向的表面。更优选地，表面SW相对于（000-1)面的倾斜角偏离组合 面SR的理想倾斜角，即62°。优选地，这种偏离小，优选在±10°的范围内。这种角度范 围内包括的表面的实例包括具有（0-33-8)面的宏观面取向的表面。
[0165] 更具体地，表面SW可以包括由周期性地重复的面S3以及组合面SR构成的组合面 SQ。这种周期结构例如可以通过TEM或AFM(原子力显微镜）观测到。
[0166] 虽然上文已经详细说明了具有特定面的表面SW，但是同样适用于具有特定面的表 面 SX (图 24)。
[0167] 本文公开的实施例在任意方面都是说明性而非限制性的。本发明的范围由权利要 求项定义，而不是由上述实施例定义，并且旨在涵盖处于等同于权利要求项的范围和含义 内的任意变型。
[0168] 参考符号列表
[0169] 51H, 51P, 51S, 51T, 52H, 53H, 54H, 54P, 54T, 55H, 56H, 57H, 57P, 57S:M0SFET(碳化硅 半导体器件）；100, 300:外延衬底（衬底）；110:单晶衬底；122, 322:p型体层；123, 323:n 区；1244,3244:接触区；124?，324?:缓和区 ；201，401:栅极绝缘膜；202,402:栅电极； 203,403:层间绝缘膜；211 :漏电极；212 :保护电极；221C:缓和电极；221S，421:源电极； 222, 422:源极布线构件；247:掩膜层；AC :有效单元；⑶：沟道方向；CH :沟道表面；⑶：单 元组；LP :格点；PA :无效区；PC :无效单元；RB:缓和边界；RP :缓和格点；S1 :面（第一面）； S2 :面（第二面）；SB :正常边界；SP :正常格点；SQ，SR:组合面；SV，SW:表面；TR :沟槽；UC : 单位单元
【权利要求】
1. 一种碳化硅半导体器件，所述碳化硅半导体器件具有通过周期性地布置单位单元构 造的平面布局，所述碳化硅半导体器件包括： 多个有效单元，所述多个有效单元被包括在所述多个单位单元中，并且所述多个有效 单元中的每一个具有能够开关的沟道表面；以及 多个无效单元，所述多个无效单元被包括在所述多个单位单元中，用于缓和在所述多 个有效单元中的电场，所述多个有效单元中的至少一个被设置在所述多个无效单元中的相 邻的无效单元之间。
2. 根据权利要求1所述的碳化硅半导体器件，其中，所述多个无效单元被周期性地布 置在所述多个单位单元中。
3. 根据权利要求1或2所述的碳化硅半导体器件，其中，所述多个有效单元中的每一个 具有源电极。
4. 一种碳化硅半导体器件，所述碳化硅半导体器件具有通过周期性地布置单位单元构 造的平面布局，所述碳化硅半导体器件包括： 多个有效单元，所述多个有效单元被包括在所述多个单位单元中，所述多个有效单元 被周期性地布置以提供多个格点，并且所述多个有效单元中的每一个具有能够开关的沟道 表面，所述多个格点包括多个正常格点以及多个缓和格点，所述多个正常格点中的至少一 个被设置在所述多个缓和格点中的相邻的缓和格点之间；以及 为所述多个缓和格点中的每一个设置的无效区，用于缓和所述多个有效单元中的电 场。
5. 根据权利要求4所述的碳化硅半导体器件，其中，所述多个缓和格点被周期性地设 置在所述多个格点中。
6. -种碳化硅半导体器件，所述碳化硅半导体器件具有通过周期性地布置单位单元构 造的平面布局，所述碳化硅半导体器件包括： 多个有效单元，所述多个有效单元被包括在所述多个单位单元中，所述多个有效单元 被周期性地布置，并且所述多个有效单元中的每一个具有能够开关的沟道表面，所述多个 有效单元中的每一个具有由多个边围绕的外边缘，所述多个有效单元借助用作多个边界的 所述多个边而彼此接触，所述多个边界具有多个正常边界和多个缓和边界，所述多个正常 边界中的至少一个设置在所述多个缓和边界中的相邻的缓和边界之间；以及 为所述多个缓和边界中的每一个设置的无效区，用于缓和所述多个有效单元中的电 场。
7. 根据权利要求6所述的碳化硅半导体器件，其中，所述多个缓和边界被周期性地布 置在所述多个边界中。
8. 根据权利要求1-7中的任一项所述的碳化硅半导体器件，其中，所述碳化硅半导体 器件是沟槽栅型。
9. 根据权利要求1-8中的任一项所述的碳化硅半导体器件，包括： 衬底，所述衬底由具有多型4H的六方晶体结构的碳化硅制成，并且被提供有包括具有 {0-33-8}面取向的第一面的表面，所述表面包括所述沟道表面； 栅极绝缘膜，所述栅极绝缘膜被提供在所述衬底的所述表面上；以及 栅电极，所述栅电极被提供在所述栅极绝缘膜上。
10. 根据权利要求9所述的碳化硅半导体器件， 其中，所述表面微观地包括所述第一面，并且所述表面微观地包括具有10-11-1}面取 向的第二面。
11. 根据权利要求10所述的碳化硅半导体器件， 其中，所述衬底的所述第一和第二面形成具有{0-11-2}面取向的组合面。
12. 根据权利要求11所述的碳化硅半导体器件，其中，所述衬底的所述表面宏观地具 有相对于{000-1}面的62° ±10°的偏离角。
【文档编号】H01L29/12GK104126229SQ201380010427
【公开日】2014年10月29日 申请日期:2013年2月28日 优先权日:2012年4月12日
【发明者】增田健良, 和田圭司, 日吉透 申请人:住友电气工业株式会社
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