半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】公开了半导体器件及其制造方法。一种半导体器件包括具有第一主表面的半导体衬底，在所述第一主表面中形成凹槽。另外，所述半导体器件包括布置在所述凹槽底部处的电互连结构。半导体芯片位于所述凹槽中。所述半导体芯片包括面向所述电互连结构的多个芯片电极。另外，多个导电元件被布置在所述电互连结构中，并且电连接到所述多个芯片电极。
【专利说明】半导体器件及其制造方法

【技术领域】
[0001]本发明涉及半导体器件，并且更具体地说，本发明涉及对半导体芯片进行封装的技术。

【背景技术】
[0002]半导体器件制造商在不断努力以提高其产品的通用性和性能，同时降低其制造成本。半导体器件的制造中的一个重要方面是对半导体芯片进行封装。如本领域技术人员所知晓的，集成电路制造在晶圆上，然后将其单片化，以产生半导体芯片。将一个或多个半导体芯片置于封装中以保护它们免受环境和物理冲击。封装还包括将半导体芯片电极电耦接到半导体器件的外部端子。以低费用提供高性能器件的封装方法是所期望的。


【发明内容】

[0003]根据本发明的一个方面，提供了一种半导体器件，包括:半导体衬底，其具有包括凹槽的第一主表面；电互连结构，其被布置在所述凹槽的底部；半导体芯片，其位于所述凹槽中，其中，所述半导体芯片包括面向所述电互连结构的多个芯片电极；以及多个导电元件，其被布置在所述电互连结构中并且电连接到所述多个芯片电极。
[0004]根据本发明的另一个方面，提供了一种半导体器件阵列，包括:半导体晶圆，其具有包括多个凹槽的第一主表面；电互连结构，其形成所述多个凹槽的底部；多个半导体芯片，其位于所述多个凹槽中，其中，所述多个半导体芯片中的每一个包括面向所述电互连结构的多个芯片电极；以及多个导电元件，其被布置在所述电互连结构中并且电连接到所述多个凹槽中的每一个处的多个芯片电极。
[0005]根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括:在晶圆的半导体衬底的第一主表面中形成多个凹槽；将多个半导体芯片插入所述多个凹槽中，其中，所述多个半导体芯片中的每一个包括背对所述第一主表面的多个芯片电极；将所述多个芯片电极电连接到形成所述多个凹槽的底部的电互连结构；以及将半导体晶圆分离成多个半导体器件。

【专利附图】

【附图说明】
[0006]包括附图以提供对实施例的进一步理解，并且将附图并入本说明书并构成本说明书的一部分。附图示出了实施例，并连同说明书一起用于解释实施例的原理。将容易意识到其它实施例和实施例的许多的预期优点，因为通过参考下面的详细描述，其变得更好理解。附图中的元件不一定按相对于彼此的比例。相同的标号表示相应的相似部分。
[0007]图1示意性地示出了一种示例性半导体器件的横截面视图；
图2示意性地示出了一种示例性半导体器件的横截面视图；
图3示意性地示出了一种示例性半导体器件的横截面视图；
图4示意性地示出了一种示例性半导体器件的横截面视图； 图5A-5E示意性地示出了一种制造半导体器件的方法的示例性过程的横截面视图；
图6A和6B示意性地示出了一种制造半导体器件的方法的示例性过程的横截面视图； 图7A-7C示意性地示出了一种制造半导体器件的方法的示例性过程的横截面视图；
图8示意性地示出了被提供有凹槽图案的半导体晶圆的平面视图；
图9示意性地示出了一种示例性半导体器件的平面视图；并且图10示意性地示出了一种包括无源元件的示例性半导体器件的平面视图。

【具体实施方式】
[0008]在下面的详细描述中参考了附图，附图形成了详细描述的一部分，并且在附图中通过说明的方式示出了在其中可以实践本发明的具体的实施例。就此方面，方向术语，例如“顶部”、“底部”、“左”、“右”、“上”、“下”等，参考附图被描述的朝向来使用。因为实施例的组件可以在多个不同的朝向上被定位，所以是出于说明的目的而绝非限制性的目的来使用方向术语。应当理解的是:可以在不脱离本发明的范围的情况下使用其它实施例并进行结构或逻辑上的变化。因此，下面的详细描述不应被视为具有限制意义，并且本发明的范围由所附的权利要求限定。
[0009]应当理解的是:除非另外特别指出或除非技术上受限，否则本文中描述的各个示例性实施例的特征可以互相组合。
[0010]如本说明书中使用的，术语“结合”、“附接”、“连接”、“耦接”和/或“电耦接”并不意味着表示该元件或层必须直接接触在一起；可以在“结合”、“附接”、“连接”、“耦接”和/或“电耦接”的元件之间分别提供中间元件或层。然而，可选地，上述术语还可以具有元件或层直接接触在一起的特定含义，即，在“结合”、“附接”、“连接”、“耦接”和/或“电親接”的元件之间分别没有提供中间元件或层。
[0011]下面描述的半导体器件包含一个或多个半导体芯片。半导体芯片可以通过不同的技术来制造，并且可以包括，例如，集成的电气、电光或电机线路和/或无源器件。
[0012]半导体芯片可以包括集成电路，诸如，例如逻辑集成电路、控制电路、微处理器、存储器件、功率器件等。具体来说，本文中描述的半导体芯片可以包括RF (射频)电路。作为举例，它们可以实现天线开关、天线调谐器等。
[0013]半导体芯片可以具有电极(或接触元件或接触垫)，其允许进行与包括在半导体芯片中的集成电路的电接触。电极可以包括应用到半导体材料的一个或多个金属层。金属层可以用任何所期望的几何形状和任何所期望的材料成分来制造。例如，金属层可以是覆盖区域的层的形式。任何所期望的金属或金属合金，例如铝、钛、金、银、铜、钯、铂、镍、铬或镍钒，都可以用作该材料。金属层不必是同质的或仅用一种材料制成的，也就是说，包含在金属层中的材料的各种成分和浓度是可能的。
[0014]本文中描述的半导体器件可以包括外部接触元件(例如，端子垫)，其可以具有任何形状和大小。外部接触元件可以从器件外部访问，并因此可以允许从器件外部与半导体芯片进行电接触。出于这个原因，外部接触元件可以具有可以从器件外部访问的外部接触表面。此外，外部接触元件可以是导热的，并且可以作为散热片用于消散由半导体芯片生成的热。外部接触元件可以由任何所期望的金属、金属合金或导电的有机材料的导电材料构成，所述金属诸如铜、铝或金。
[0015]图1示出了示例性半导体器件100。半导体器件100包括:半导体芯片110、具有凹槽121的半导体衬底120和布置在凹槽121的底部122处的电互连结构130。凹槽121形成在半导体衬底120的第一主表面123中。半导体芯片110被容纳在凹槽121中。作为举例，半导体芯片110由凹槽121的侧壁面121a四面环绕。
[0016]半导体芯片110具有第一主表面111和与第一主表面相对的第二主表面112。半导体芯片110的第一主表面111可以被提供用芯片电极(未示出)。芯片电极可以电连接到包含在半导体芯片110中的集成电路。
[0017]半导体器件100还可以包括电接触元件140。电接触元件140可以被配置为:将半导体芯片I1电耦接到电互连结构130。更具体地说，由例如电互连结构130的第一结构化金属层形成的凹槽接触垫131可以经由电接触元件140电耦接到半导体芯片110的芯片电极(未示出)。如图1中所示，半导体芯片110可以倒装结合到电互连结构130。
[0018]电接触元件140还可以被用于将半导体芯片110机械地固定到凹槽121的底部122。例如，电接触元件140可以通过焊料结合、扩散焊料结合、金属支柱、导电粘合剂结合、烧结的金属结合、纳米糊剂(nano-paste )制成的结合等来实现。
[0019]在半导体衬底120的第一主表面123与凹槽121的底部122之间所测得的凹槽121的深度由Tl来表示。例如，Tl可以等于或大于50微米、100微米、200微米、600微米。另外，Tl可以等于或小于例如I毫米、600微米、400微米、200微米、100微米。
[0020]凹槽121可以具有在凹槽121的相对的侧壁面121a之间测得的宽度T2。例如，T2可以等于或大于0.3毫米、0.5毫米、0.8毫米、1.0毫米、1.5毫米。另外，T2可以例如等于或小于2毫米、1.5毫米、1.0毫米、0.8毫米、0.5毫米。
[0021]半导体芯片110可以具有比例如如上所述的凹槽121的对应横向尺寸更小的横向尺寸。半导体芯片110可以具有例如小于例如如上所述的凹槽121的深度Tl的垂直尺寸。因此，作为举例，半导体芯片110可以具有在第一主表面111与第二主表面112之间测得的高度，该高度等于或小于1000微米、800微米、500微米、200微米、100微米、50微米。另外，半导体芯片可以具有等于或小于2毫米、I毫米、0.8毫米、0.5毫米的横向尺寸。
[0022]例如，半导体器件100可以具有等于或大于0.5毫米、I毫米、3毫米、5毫米、10毫米的宽度W。另外，例如，W可以等于或小于10毫米、5毫米、3毫米、I毫米、0.8毫米。
[0023]如图1中所示，半导体芯片HO的第二主表面112的水平面可以低于半导体衬底120的第一主表面123的水平面。另外，半导体芯片110的侧壁可以与半导体衬底120的侧壁面121a隔开例如等于或大于5微米、10微米、20微米、50微米、100微米的距离。
[0024]半导体衬底120可以具有与第一主表面123相对的第二主表面124。电互连结构130的绝缘材料层150的可以附接到半导体衬底120的第二主表面124。绝缘材料层150的上表面151可以形成凹槽121的底部122。因此，凹槽121可以完全延伸通过半导体衬底120，从而使得凹槽121暴露绝缘材料层150的上表面151。
[0025]例如，半导体衬底120可以包括大块半导体材料或者由其制成，所述大块半导体材料例如硅，更具体地说例如多晶硅或晶体硅。例如，半导体衬底120的半导体材料和半导体芯片110的半导体材料可以是相同的材料，例如硅。
[0026]绝缘层150可以例如包括无机材料或由无机材料制成，或者可以例如包括有机材料或由有机材料制成。例如，无机材料可以从由氧化硅，氮化硅或混合的硅氧化物-氮化物(silicon oxide-nitride)组成的组中选择。这些层通常被称为硬钝化层。如本领域技术人员已知的，可以在前端晶圆处理期间例如通过溅射、CVD (化学气相沉积)、PVD (物理气相沉积)或其它沉积方法来向半导体衬底120上应用无机层。
[0027]例如，由有机材料制成的绝缘材料层150可以由聚合物层提供。可以在后端晶圆处理(即，封装)期间例如通过旋涂、层压、印刷、等离子沉积等来应用聚合物层。
[0028]如图1中示例的，形成凹槽121的底部122的绝缘材料层150的上表面151可以基本上与半导体衬底120的第二主表面124成水平。作为举例，如图1中示例的，半导体衬底120的第二主表面124可以在低于半导体芯片110的第一主表面111的水平面的水平面延伸。
[0029]例如，半导体衬底120的半导体聚合物材料可以具有等于或大于20、50、100、500、1000,2000 k Qcm的导电率。导电率越高，半导体材料吸收的辐射越多。换句话说，导电率越高，半导体衬底120的半导体材料对于半导体芯片110对其可以是感光性的辐射来说越不透明。具体来说，这是如果半导体衬底120的半导体材料和半导体芯片110的半导体材料是相同(例如，硅)的情况。
[0030]图2示出了半导体器件200。例如，除了半导体衬底120中的凹槽121不完全穿过半导体衬底120之外，半导体器件200可以与半导体器件100相似。也就是说，在半导体器件200中，凹槽121的底部122可以由半导体衬底120的半导体材料形成。在这种情况下，电互连结构130的接触垫131在半导体衬底120的半导体材料处形成。例如，半导体器件200的所有其它特征可以与半导体器件100的相应特征相同，具体地，它们的元件、元件的尺寸等相同。
[0031]图3示出了半导体器件300。例如，半导体器件300可以与半导体器件100相似。然而，作为举例，在半导体器件300中公开了更多(可选的)细节。
[0032]更具体地说，考虑电互连结构130，凹槽接触垫131例如连接到第二结构化金属层
132。例如，凹槽接触垫131与第二结构化金属层132之间的电连接可以由穿过绝缘材料层150的过孔133建立。例如，过孔133可以包括铜或钨或由铜或钨制成。电互连结构130和/或绝缘层150，尤其是如果由无机材料制成，可以具有范围在例如I微米与30微米之间的厚度T3。更具体地说，例如，T3可以等于或小于20微米、10微米、8微米、5微米、3微米。
[0033]另外，例如，半导体器件300可以包括外部端子160。例如，外部端子160可以在半导体器件300的外围暴露。例如，它们可以被布置在电互连结构130的背对半导体衬底120的第一主表面123的较低主表面处。外部端子160可以由端子垫161或者由诸如像引线、接线柱等的其它外部端子元件建立。
[0034]端子垫161可以由上文提及的材料中的任何材料制成。端子垫161可以隔开节距(Pitch)Po节距P在相邻端子元件(例如，端子垫161)的中央之间测得。例如，P可以等于或大于200微米、300微米、400微米、500微米。另外，节距P可以等于或小于500微米、400微米、300微米、200微米。作为举例，例如，端子垫161可以具有等于或大于100X100微米、150 X 150微米、200 X 200微米等的横向尺寸。
[0035]另外，图3示出了半导体芯片110与凹槽121之间的空间可以由例如聚合物材料310填充。例如，聚合物材料310可以是模具材料、树脂、例如SU8的光刻胶等。聚合物材料310可以完全覆盖半导体芯片110的第二主表面112。作为举例，例如，聚合物材料310的上表面311可以与半导体衬底120的第一主表面123成水平。
[0036]聚合物材料310可以是不透光的。例如，聚合物材料310在半导体芯片110是感光性的波长范围中可以是不透光的。那样，半导体芯片110受保护以防止辐射通过聚合物材料310改变其电属性。
[0037]例如，半导体器件300的所有其它特征可以与半导体器件100的相应特征相同，具体地，它们的元件、元件的尺寸等相同。
[0038]图4示出了半导体器件400。例如，半导体器件400可以与半导体器件200相似；然而，作为举例，公开了关于半导体器件400的更多(可选的)细节。
[0039]更具体地说，考虑电互连结构130，如上面结合图3解释的，凹槽接触垫131例如连接到第二结构化金属层132。为简洁起见以及为了避免重复，参考相应的公开内容。
[0040]另外，例如，半导体器件400可以包括外部端子160。另外，与图3中示出的半导体器件300类似，半导体芯片110与凹槽121之间的空间可以由例如聚合物材料310填充。同样，为了避免重复，参考结合图3的公开内容。
[0041]例如，半导体器件400的所有其它特征可以与半导体器件200的相应特征相同，具体地，它们的元件、元件的尺寸等相同。
[0042]参照图5A，提供了晶圆500。晶圆500包括半导体衬底120。另外，晶圆500可以包括在半导体衬底120的第二主表面124处生成的电互连结构130。这里，半导体衬底120的第二主表面124是其顶部表面。
[0043]如上面所指示的，可以已经以各种不同的方式生成了电互连结构130。作为举例，作为第一可能性，可以已经在前端晶圆处理期间生成了电互连结构130。在这种情况下，电互连结构130可以包括:由例如诸如像氧化硅、氮化硅或混合的硅氧化物-氮化物等的无机材料制成的一个或多个绝缘层150，以及由例如铜、铝、钨等制成的一个或多个结构化金属层。这些材料和用于在晶圆级上沉积和结构化此类绝缘和导电材料的合适的工艺是晶圆前端处理领域中众所周知的，并允许获得微米和亚微米流型(regime)的结构尺寸。换句话说，在这种情况下，制造电互连结构130的布线(例如，结构化金属层161、132、131和过孔133)的精度和容差可以与制造半导体芯片110的金属层(未示出)中经历的精度和容差相比拟，所述金属层具体为其建立芯片电极(未示出)的最后的金属层。因此，由于可以以高结构化精度来制造电互连结构130，所以具有大量芯片电极的半导体芯片110可以用于下面的封装工艺(见图5C)中。
[0044]作为举例，作为第二可能性，可以已经在后端处理期间通过使用例如封装领域中已知的薄膜技术生成了电互连结构130。在这种情况下，例如，电互连结构130可以包括由诸如像聚合物这样的有机材料制成的一个或多个绝缘层150。例如，聚合物层可以由例如环氧树脂、丙烯酸酯或聚酰亚胺中的一种或多种制成。可以用于聚合物层的材料的具体示例为:PEEK (聚醚醚酮)、PPS (聚苯砜)、PSU (聚砜)、PEI (聚醚酰亚胺)、PAI (聚酰胺酰亚胺)和LCP (液晶聚合物).tride等。金属层161、132、131和过孔133可以通过诸如像电流沉积、无电沉积等的沉积工艺来应用。材料和适合于在晶圆级封装(WLP)上沉积和结构化绝缘和导电材料的工艺是晶圆后端处理领域中众所周知的，并允许获得几十微米流型的结构尺寸。换句话说，在这种情况下，制造电互连结构130的布线(例如，结构化金属层161、132、131和过孔133)的容差可以显著大于半导体芯片制造中经历的容差。在WLP期间制造的电互连结构130在本领域中通常被称为再分布结构(RDL)。
[0045]参照图5B，在晶圆500的半导体衬底120的第一主表面123中生成多个凹槽121。凹槽121可以通过诸如以下的适当的材料去除工艺来形成:例如，蚀刻(具体而言各向异性蚀刻、化学蚀刻、干法蚀刻、湿法蚀刻(具体而言各向异性干法或湿法蚀刻)、反应离子蚀亥IJ)、机械加工(例如，铣削、切割等)、或对例如硅的半导体材料进行微结构化的其它技术。
[0046]如已经提到的，半导体衬底120可以是大块半导体材料。例如，其可以是硅晶圆。因此，例如，凹槽生成可以通过选择性的半导体材料蚀刻来完成。如果电互连结构130，或者更具体地例如其绝缘层150，由不同于半导体衬底120的半导体材料的材料制成，那么该材料可以用作蚀刻停止。
[0047]更具体地说，作为举例，电互连结构130的绝缘材料层150可以用作蚀刻停止层。具体而言，绝缘材料层150可以是已知的为硅蚀刻提供合适的蚀刻停止层的氧化硅材料。在这种情况下，如图5B中示例的，凹槽121可以完全穿过半导体衬底120，并且可以暴露绝缘材料层150以及例如凹槽接触垫131。
[0048]参照图5C，然后，例如可以上下翻转晶圆500。例如，可以通过把晶圆500固定到其的临时载体(未示出)翻转180°来完成将晶圆500上下翻转。
[0049]仍然参照图5C，然后，可以将多个半导体芯片110插入多个凹槽121中。多个半导体芯片110可以以倒装朝向插入多个凹槽121中，即，芯片电极(未示出)面向凹槽接触垫131并与之对齐。
[0050]如图5C中所示，当将半导体芯片110引入凹槽121时，电接触元件140可以已经附接到芯片电极。然而，也有可能在半导体芯片110插入凹槽121中之前将电接触元件140附接到凹槽接触垫131。
[0051]参照图5D，然后，通过使用电接触元件140，多个芯片电极电连接并机械连接到晶圆500的电互连结构130。换句话说，半导体芯片110安装在凹槽121中。将半导体芯片110附接到电互连结构130可以包括向晶圆500应用能量(例如，热、辐射等)。作为举例，焊接，导电胶，烧结，纳米过去固化(nano past curing)和其它工艺可用于通过电接触元件140将芯片电极(未示出)电连接并机械地固定到凹槽接触垫131。作为举例，如果电接触元件140是焊料凸块或焊料沉积，那么例如可以使用回流工艺。
[0052]参照图5E，然后，可以将晶圆500分离成多个半导体器件100。例如，分离可以通过蚀刻、锯(例如，通过使用锯片)、激光切割(具体而言隐型切割(stealth dicing))等来执行。分离线(分离道(separat1n street))在图5E中用虚线指示。应该注意的是:例如，电互连结构130的金属层和/或端子垫161可以被配置为不与分离道相交，其中沿着所述分离道执行将晶圆500分离成多个半导体器件100-400。
[0053]可以以不同的顺序来执行参照图5A-5E描述的过程。作为举例，有可能可以在凹槽121的形成过程(S卩，图5B)之后但在半导体芯片110的放置过程(S卩，图5C)之前执行将晶圆500分离成单个的半导体器件100-400的过程。总的来说，图5B-5D中公开的过程中的每个过程可以例如在晶圆级上(即，通过WLP)执行或在封装级上(S卩，在将晶圆500分离成单个的半导体器件(封装)100-400之后)执行。
[0054]图6A和6B示意性地示出了一种制造半导体器件300的方法的示例性过程的阶段的横截面视图。图6A中示出的过程可以遵循结合图5A-?描述的过程，并且参考了上面的相应公开内容。
[0055]图6A示出了晶圆600中的半导体芯片110与凹槽121之间的空间可以使用WLP工艺由聚合物材料310填充。可以使用例如成型的各种技术来应用聚合物材料310，所述成型具体为压缩成型、注射成型、或液态成型。其它可能的技术是例如扩散、层压、印刷等。
[0056]另外，图6A中示出的过程可以包括向晶圆600应用能量，例如，热、辐射等。例如，能量的应用可以用于硬化或固化聚合物材料310。另外，有可能能量的应用同时提供了通过电接触元件140将芯片电极(未示出)电连接并机械固定到凹槽接触垫131。在这种情况下，先前结合图所描述的安装半导体芯片110的过程可以与图6A所示例的过程同时实行。
[0057]应该注意的是，通过使用聚合物材料310填充凹槽121，半导体芯片110的第一主表面123可以由成型材料310完全覆盖。另外，例如，可以获得由半导体衬底120的第一主表面123和聚合物材料310的上表面311组成的平面上表面。在其它实现中，例如，聚合物材料310的上表面311可以在低于半导体衬底120的第一主表面123的水平面的水平面上。在这两种情况下，聚合物材料310可以形成半导体器件300的封装的外围的部分。
[0058]图6B示出了然后可以将晶圆600分离成多个半导体器件300。例如，分离可以由与上面结合图5E公开的相同过程来执行，参考上述过程以避免重复。
[0059]图7A-7C示意性地示出了一种制造半导体器件700的方法的示例性过程的阶段的横截面视图。图7A中示出的过程可以是结合图6A描述的过程的延续，并且参考了上面的相应描述。
[0060]图7A示出了掩模层710被应用在由例如半导体衬底120的第一主表面123和聚合物材料310的上表面311组成的晶圆600的上表面上。例如，掩模层710可以被结构化为具有线性开口 711，其沿着分离道暴露半导体衬底120的第一主表面123。
[0061]作为举例，例如，掩模层710可以包括例如SU8的光刻胶材料。例如，掩模层710可以例如通过使用旋涂、PVD、CVD或其它技术被应用为非结构化的连续层。然后，可以通过例如光刻、激光直写等来执行掩模层710的结构化。另外，掩模层710有可能例如通过印刷、层压等被应用为预结构化层。
[0062]掩模层710可以包括与用于填充凹槽121的聚合物材料310相同的材料或由该相同的材料制成。另外，例如，可以在与应用聚合物材料310的过程相同的过程期间，S卩，在凹槽121的填充过程期间，应用掩模层710。作为举例，聚合物材料310和掩模层710可以在一个成型过程中形成。当使用成型过程时，例如，也有可能在成型期间通过由片状结构形成线性开口 711来对掩模层710进行预结构化，所述片状结构从限定了模具型腔的形状的上部半模的内壁凸出。
[0063]参照图7B，然后可以执行半导体材料的蚀刻过程，以便将晶圆600的衬底120划分成多个单个的半导体器件700的衬底120。蚀刻过程使用掩模层710来限定分离道。作为举例，实行了硅蚀刻。可以使用化学蚀刻、干法蚀刻、湿法蚀刻等。用于划分晶圆600的刀片锯可以省略。如果使用绝缘材料层150 (例如，包括氧化硅或由其制成)，那么半导体蚀刻过程可以在绝缘材料层150处停止。
[0064]根据图7C，例如，第二蚀刻过程可以接着将晶圆600完全划分成单个的半导体器件700。第二蚀刻过程对于绝缘材料层150的材料来说可以是选择性的。电互连结构130可以被配置为确保没有金属与分离道相交。
[0065]在其它实施例中，层710可以不一定是掩膜层。作为举例，层710还可以是金属层。例如，金属层710可以通过将金属箔向晶圆600的上表面层压、焊接、胶粘等来应用。金属层710还有可能通过电镀工艺，例如通过水电镀或无电镀，来应用。
[0066]如果使用水电镀工艺，那么籽晶层(seed layer)(未示出)可以沉积到由例如半导体衬底120的第一主表面123和聚合物材料310的上表面311组成的晶圆600的上表面上。籽晶层可以具有例如高达I微米的厚度，并且可以例如由锌制成。如果意图将金属层710用作如上所解释的掩膜，那么籽晶层可以被结构化。在其它实施例中，籽晶层可以是连续的，即，非结构化的。然后，籽晶层用作电极，并且可以将铜或其它金属或金属合金镀到籽晶层上直至所期望的高度。
[0067]可替代地，无电镀可以用于生成金属层710。无电镀在本领域中还被称为化学镀。另外，其它沉积方法(诸如，例如，物理气相沉积(PVD)、化学气相沉积(CVD)、溅射法、旋涂工艺、喷射沉积或诸如像喷墨印刷这样的印刷)可以用来形成金属层710。
[0068]例如，金属层710可以具有等于或大于5微米、10微米、20微米、50微米、100微米的厚度。具体而言，例如，在经由电接触元件140的散热不够的情况下，金属层710可以用作散热片。
[0069]参照图8，示出了晶圆500、600的平面视图。作为举例，例如，晶圆500、600可以是具有例如等于或大于200或300毫米的直径D的圆盘形状，或者可以具有诸如多边形形状的任何其它形状和相同或其它横向尺寸。凹槽121可以跨晶圆衬底120的第一主表面123以规则图案分布。在一个晶圆500、600上可以提供超过几十或几百个凹槽121。由于半导体器件100、200、300、400、700可以通过使用WLP工艺来产生，所以应该注意的是，例如，相邻凹槽121之间的距离可以等于半导体器件100、200、300、400、700的宽度W (加上分离道的宽度)的两倍。
[0070]图9示意性地示出了在电互连结构130上看时的示例性半导体器件900的平面视图。例如，如在图1-7C中示例的，半导体器件900可以具有沿着线A-A的横截面设计。在图9中图示了图9中示出的结构中的一些，诸如，例如半导体芯片110和凹槽121，尽管如果在电互连结构130上来看它们将是不可见的。
[0071]如图9中清楚的，例如，半导体芯片110在横向方向上可以由半导体衬底120完全围绕，即，半导体衬底120可以具有包围半导体芯片110的封闭框的形状。
[0072]图9示出了半导体器件900可以是扇出(fan-out)型封装。在扇出型封装中，夕卜部接触垫(即，端子垫161)和/或导体线(S卩，将半导体芯片110连接到端子垫161的第二结构化金属层132)中的至少一些横向位于半导体芯片110的轮廓线的外侧或者至少与半导体芯片110的轮廓线相交。因此，封装外围的外部部分可以(附加地)用于将半导体器件900电结合到外部应用，诸如应用板等。封装的包围半导体芯片110的该外部部分相对于半导体芯片110的覆盖区有效地扩大了封装的接触区域，因此导致封装垫尺寸和节距方面的放松的约束。
[0073]另外，应该注意的是，如果电互连结构130由无机层(诸如，例如氧化硅、氮化硅或混合的硅氧化物-氮化物)实现，那么可以设计精细的结构尺寸。作为举例，相邻的导电线和/或端子垫161之间的距离可等于或小于10微米，从而使得即使在大量(例如，等于或大于50、80或100个)的外部端子的情况下，也获得小的横向封装尺寸。
[0074]图10示意性地示出了在电互连结构130上看时的示例性半导体器件1000的平面视图。除了电互连结构130包括一个或多个无源元件之外，半导体器件1000可以与半导体器件900类似。无源元件在电互连结构130的至少与半导体芯片110的覆盖区部分重叠的区中形成。例如，无源元件可以是电阻器、电容器和/或电感器。
[0075]作为举例，不失一般性，无源元件1010、1020是电感器。电感器1010位于凹槽121之外，而电感器1020位于凹槽121的轮廓线之内。半导体芯片110可以包括RF (射频)电路，该RF电路耦接到电感器1010和/或电感器1020。作为举例，半导体器件1000可以实现天线开关、天线调谐器或任何其它RF半导体器件。
[0076]电感器1010、1020可以在第一结构化金属层(S卩，凹槽接触垫131在其中结构化的金属层)、第二结构化金属层132中或在端子垫161在其中形成的最后金属层中实现。在后一种情况中，可以在绝缘材料层150处暴露电感器1010、1020。应该注意的是，例如，在电互连结构130中只提供了两个金属层。
[0077]如果如上所提及的，电互连结构130包括无机绝缘层150或由无机绝缘层150制成，那么可以获得每个电感器1010、1020的高的电感值，例如等于或大于5 nH、10 nH、
15nH, 20 nH。这样高的电感值可以是可行的，因为可以以高精度和小间距来设计电感器1010,1020的导电线。作为举例，例如，电感器线圈1010、1020的相邻导电线之间的间距可以等于或小于5微米、2微米、I微米。这样的小间距使得获得高的电感值。另一方面，如果电互连结构130是由聚合物材料制成，那么电感器线圈的相邻导电线之间的间距通常较大，并且每个电感器1010、1020的电导通常小于2 nH。
[0078]总的来说，一个凹槽121中可以容纳一个或多个半导体芯片110。另外，总的来说，一个单个的半导体器件可能包括多个凹槽121，其中，这些凹槽121中的每一个凹槽容纳一个或多个半导体芯片110。
[0079]虽然已经在本文中示出和描述了具体的实施例，但本领域的普通技术人员将意识到，在不脱离本发明的范围的情况下，各种替代和/或等价实现可以替代所示出和描述的这些具体的实施例。本申请意图涵盖对本文中所讨论的具体实施例的任何改编或变型。因此，意图仅由权利要求及其等价物来限定本发明。
【权利要求】
1.一种半导体器件，包括: 半导体衬底，其具有包括凹槽的第一主表面； 电互连结构，其被布置在所述凹槽的底部； 半导体芯片，其位于所述凹槽中，其中，所述半导体芯片包括面向所述电互连结构的多个芯片电极；以及 多个导电元件，其被布置在所述电互连结构中并且电连接到所述多个芯片电极。
2.根据权利要求1所述的半导体器件，还包括:所述半导体器件的多个外部端子，其被布置在所述电互连结构的背对所述第一主表面的主表面处。
3.根据权利要求1所述的半导体器件，其中，所述电互连结构包括附接到所述半导体衬底的绝缘层以及第一结构化金属层。
4.根据权利要求3所述的半导体器件，其中，所述绝缘层包括无机材料。
5.根据权利要求4所述的半导体器件，其中，所述无机材料包括从由氧化硅、氮化硅和混合的硅氧化物-氮化物组成的组中选择的材料。
6.根据权利要求3所述的半导体器件，其中，所述绝缘层包括有机材料。
7.根据权利要求3所述的半导体器件，其中，所述电互连结构还包括第二结构化金属层，其包括所述半导体器件的多个外部端子。
8.根据权利要求1所述的半导体器件，还包括在所述电互连结构中形成的无源元件。
9.根据权利要求8所述的半导体器件，其中，所述无源元件在所述电互连结构的至少与所述半导体芯片的覆盖区部分重叠的区中形成。
10.根据权利要求8所述的半导体器件，其中，所述无源元件包括电阻器、电容器或电感器。
11.根据权利要求8所述的半导体器件，其中，所述无源元件包括具有大于5nH的电感的电感器。
12.根据权利要求1所述的半导体器件，还包括填充所述半导体芯片与所述凹槽之间的步距的聚合物材料。
13.根据权利要求1所述的半导体器件，还包括在所述半导体衬底的所述第一主表面上以及所述凹槽上延伸的金属层。
14.一种半导体器件阵列，包括: 半导体晶圆，其具有包括多个凹槽的第一主表面； 电互连结构，其形成所述多个凹槽的底部； 多个半导体芯片，其位于所述多个凹槽中，其中，所述多个半导体芯片中的每一个包括面向所述电互连结构的多个芯片电极；以及 多个导电元件，其被布置在所述电互连结构中并且电连接到所述多个凹槽中的每一个处的多个芯片电极。
15.根据权利要求14所述的半导体器件阵列，还包括在所述半导体晶圆的所述第一主表面上以及所述多个凹槽上延伸的光刻胶层。
16.一种制造半导体器件的方法，包括: 在晶圆的半导体衬底的第一主表面中形成多个凹槽； 将多个半导体芯片插入所述多个凹槽中，其中，所述多个半导体芯片中的每一个包括背对所述第一主表面的多个芯片电极； 将所述多个芯片电极电连接到形成所述多个凹槽的底部的电互连结构；以及 将半导体晶圆分离成多个半导体器件。
17.根据权利要求16所述的方法，其中，所述第一主表面中的所述多个凹槽是通过蚀刻形成的。
18.根据权利要求16所述的方法，还包括:使用聚合物材料对所述多个半导体芯片与所述多个凹槽之间的空间进行填充。
19.根据权利要求16所述的方法，其中，将半导体晶圆分离成多个半导体器件包括:对所述半导体衬底进行蚀刻。
20.根据权利要求19所述的方法，其中，将半导体晶圆分离成多个半导体器件还包括:对所述电互连结构进行蚀刻。
21.根据权利要求16所述的方法，还包括:在所述电互连结构中形成多个无源元件。
【文档编号】H01L21/60GK104485316SQ201410082256
【公开日】2015年4月1日 申请日期:2014年3月7日 优先权日:2013年3月8日
【发明者】巴卡尔斯基 W., 施特尔滕波尔 A. 申请人:英飞凌科技股份有限公司