半导体装置制造方法
【专利摘要】本发明提供半导体装置。本实施方式的半导体装置具备：半导体基板；上端部的直径尺寸比下端部的直径尺寸大的第1接触插塞；覆盖第1接触插塞的第1绝缘膜；下端部接合于第1接触插塞的上端部且上端部的直径尺寸比下端部的直径尺寸小的第2接触插塞；覆盖第2接触插塞的第2绝缘膜；在下端部接合有第2接触插塞的上端部的布线层；覆盖布线层的第3绝缘膜；和在第1接触插塞的上端部中的未由第2接触插塞的下端部覆盖的部分所形成的台阶。
【专利说明】半导体装置
【技术领域】
[0001 ] 本发明的实施方式涉及半导体装置。
【背景技术】
[0002]在非易失性半导体存储装置中，在存储单元区域内隔着预定间隔配置有多条位线。对该多条位线连接有接触插塞(contact plug)。
[0003]在为上述结构的情况下，在接触插塞与位线的接合部分，有时因光刻的对合偏离等，使得相邻于接触插塞本来接合的位线的位线与上述接触插塞之间的距离变短。另外，有时接触插塞彼此也因光刻的对合偏离等，导致接触插塞间的距离变短。这样，如果接触插塞与相邻位线之间的距离等变短，则漏电流可能会变大。
【发明内容】
[0004]本发明的实施方式提供能够抑制在接触插塞与相邻的位线之间产生的漏电流的半导体装置。
[0005]一个实施方式的半导体装置，具备:
[0006]半导体基板；
[0007]第1接触插塞，其上端部的直径尺寸比下端部的直径尺寸大；
[0008]第1绝缘膜，其形成在所述半导体基板上，覆盖所述第1接触插塞；
[0009]第2接触插塞，其下端部接合于所述第1接触插塞的上端部，其上端部的直径尺寸比下端部的直径尺寸小；
[0010]第2绝缘膜，其形成在所述第1绝缘膜以及所述第1接触插塞上，覆盖所述第2接触插塞；
[0011]布线层，在其下端部接合有所述第2接触插塞的上端部；和
[0012]第3绝缘膜，其形成在所述第2绝缘膜以及所述第2接触插塞上，覆盖所述布线层，
[0013]具有:形成于所述第1接触插塞的上端部中的、未被所述第2接触插塞的下端部覆盖的部分的台阶。
【专利附图】
【附图说明】
[0014]图1是表示第1实施方式的半导体装置结构的剖视图的一例。
[0015]图2是表示半导体装置的下层部分的俯视图的一例。
[0016]图3是表示半导体装置的其他下层部分的俯视图的一例。
[0017]图4是沿图3中的B-B线的剖视图的一例。
[0018]图5是制造工序的一个阶段中的与图1相当的图。
[0019]图6 (a)是制造工序的一个阶段中的与图1相当的图，(b)是制造工序的一个阶段中的与图4相当的图。
[0020]图7 (a)以及(b)是制造工序的一个阶段中的半导体装置的俯视图的一例。
[0021]图8 (a)是制造工序的一个阶段中的与图1相当的图，(b)是制造工序的一个阶段中的与图4相当的图。
[0022]图9是制造工序的一个阶段中的半导体装置的俯视图的一例。
[0023]图10 (a)是表示制造工序的一个阶段中的半导体装置的结构的剖视图，(b)是制造工序的一个阶段中的半导体装置的俯视图的一例。
[0024]图11 (a)是制造工序的一个阶段中的与图1相当的图，(b)是制造工序的一个阶段中的与图4相当的图。
[0025]图12是制造工序的一个阶段中的半导体装置的俯视图的一例。
[0026]图13 (a)是制造工序的一个阶段中的与图1相当的图，(b)是制造工序的一个阶段中的与图4相当的图。
[0027]图14是制造工序的一个阶段中的半导体装置的俯视图的一例。
[0028]图15是表示第2实施方式的实施例1的与图1相当的图。
[0029]图16是与图2相当的图。
[0030]图17是表示第2实施方式的实施例2的与图15相当的图。
[0031]图18是与图16相当的图。
[0032]图19是表示第2实施方式的实施例3的与图17相当的图。
[0033]图20是制造工序的一个阶段中的与图15相当的图。
[0034]图21是制造工序的一个阶段中的与图15相当的图。
[0035]图22是制造工序的一个阶段中的与图15相当的图。
[0036]图23是制造工序的一个阶段中的与图15相当的图。
[0037]图24 (a)是制造工序的一个阶段中的与图16相当的图，(b)是制造工序的一个阶段中的与图15相当的图。
[0038]图25是制造工序的一个阶段中的与图15相当的图。
[0039]图26 (a)是制造工序的一个阶段中的与图18相当的图，(b)是制造工序的一个阶段中的与图17相当的图。
[0040]图27是制造工序的一个阶段中的与图17相当的图。
[0041]图28是制造工序的一个阶段中的与图17相当的图。
[0042]图29 (a)是表示第3实施方式的与图2相当的图，(b)是表示第3实施方式的与图1相当的图。
[0043]图30是制造工序的一个阶段中的与图29 (b)相当的图。
[0044]图31是制造工序的一个阶段中的与图29 (b)相当的图。
[0045]图32是制造工序的一个阶段中的与图29 (b)相当的图。
[0046]图33是制造工序的一个阶段中的与图29 (b)相当的图。
[0047]图34是制造工序的一个阶段中的与图29 (b)相当的图。
[0048]图35是表示第3实施方式的变形实施例的与图29 (b)相当的图。
[0049]图36是表示第4实施方式的与图29 (b)相当的图。
[0050]图37是制造工序的一个阶段中的与图36相当的图。
[0051]图38是制造工序的一个阶段中的与图36相当的图。
[0052]图39是制造工序的一个阶段中的与图36相当的图。
[0053]图40是制造工序的一个阶段中的与图36相当的图。
[0054]图41是制造工序的一个阶段中的与图36相当的图。
[0055]图42是表示第5实施方式的与图29 (b)相当的图。
[0056]图43是制造工序的一个阶段中的与图42相当的图。
[0057]图44是制造工序的一个阶段中的与图42相当的图。
[0058]图45是制造工序的一个阶段中的与图42相当的图。
[0059]图46是制造工序的一个阶段中的与图42相当的图。
[0060]图47是制造工序的一个阶段中的与图42相当的图。
[0061]图48是制造工序的一个阶段中的与图42相当的图。
[0062]图49是表示第6实施方式的与图42相当的图。
[0063]图50是制造工序的一个阶段中的与图49相当的图。
[0064]图51是制造工序的一个阶段中的与图49相当的图。
[0065]图52是制造工序的一个阶段中的与图49相当的图。
[0066]图53是制造工序的一个阶段中的与图49相当的图。
[0067]图54是制造工序的一个阶段中的与图49相当的图。
[0068]图55是制造工序的一个阶段中的与图49相当的图。
【具体实施方式】
[0069]下面关于多个实施方式参照附图进行说明。此外，在各实施方式中，对实质上相同的构成部位标注相同的附图标记并省略说明。但是，附图是示意性的，厚度与平面尺寸的关系、各层的厚度比例等与实物不同。
[0070](第一实施方式)
[0071]关于适用于例如NAND型闪存装置的第1实施方式，参照图1到图14进行说明。首先，图1是示意性地表示NAND型闪存装置的位线接触部分的结构的剖视图的一例。
[0072]如图1所示，半导体基板(例如硅基板)1的表层部通过元件分离区域2而分离形成为元件区域3。元件分离区域2，是在按预定间隔在半导体基板1的表层部形成的沟槽(trench，元件分离槽)的内部埋入形成硅氧化膜等元件分离绝缘膜，而构成。在元件区域3的表层形成有作为漏区域的扩散区域(未图示)。在半导体基板1的顶面上，隔着栅绝缘膜而层叠形成选择栅晶体管以及存储单元晶体管的各栅电极，但是并未进行图示。此外，图1所示的部分表示:预先形成了上述各栅电极的层叠结构且通过后续的蚀刻处理将其除去后所剩的部分。
[0073]在半导体基板1的顶面上按预定膜厚形成了作为第1绝缘膜的硅氧化膜4。在该硅氧化膜4形成了从其顶面贯通到底面的下部接触孔5。该下部接触孔5形成为使半导体基板1的元件区域3隔一个露出一个(即，下部接触孔5在元件区域3上按所谓双联交错状配置)。此外，也可以将下部接触孔5按所谓三联交错状配置。下部接触孔5形成为上端开口部的直径尺寸(横截面面积)比下端开口部的直径尺寸(横截面面积)大、即形成为正锥状(taper)。
[0074]在下部接触孔5内，通过隔着钛/氮化钛(Ti / TiN)等势垒金属而埋入钨(W)等导电材料，从而形成作为第1接触插塞的下部接触插塞6 (位线接触部CB)。下部接触插塞6形成为上端部的直径尺寸(横截面面积)比下端部的直径尺寸(横截面面积)大、即形成为正锥状。
[0075]在硅氧化膜4的顶面上按预定膜厚形成作为第2绝缘膜的硅氧化膜7。在硅氧化膜7中，位于下部接触插塞6之上,上部接触插塞(位线过孔插塞(via plug) VI) 9形成为，从硅氧化膜7的顶面贯通到底面。上部接触插塞9形成为，上端部的直径尺寸(横截面面积)比下端部的直径尺寸(横截面面积)小、即形成为倒锥状(参照图1和图3)。上部接触插塞9包含钨(W)等导电材料而制成。上部接触插塞9的下端部接合于下部接触插塞6的上端部。这里，对于1个接触插塞6配置有1个接触插塞9。如图2所示，接触插塞9与接触插塞6同样地按双联交错状配置。这里，接触插塞6与接触插塞9有时发生对合偏离，在俯视的情况下接触插塞6与接触插塞9的位置有时不一致。这里，在下部接触插塞6上部中的从上部接触插塞9超出的部分形成有台阶6a。
[0076]在硅氧化膜7的顶面上形成作为第3绝缘膜的SiN膜10以及硅氧化膜11。在SiN膜10以及硅氧化膜11中，位线B L形成用的槽12形成为从其顶面贯通到底面。如图2所示，槽12沿X方向(位线方向:元件分离区域2、元件区域3延伸的方向)延伸，并在Y方向上有一定间隔地配置。在槽12内，通过埋入铜(Cu)等导电材料，而形成布线层13 (位线BL)。在该布线层13的下端部接合上部接触插塞9的上端。在硅氧化膜11以及布线层13上形成层间绝缘膜(SiN膜14)。在上述构成的情况下，上部接触插塞9按等间隔配置并且布线层13按等间隔配置。此外，图2是示意性地表示布线层13顶面的层部分的布局图形的俯视图的一例。
[0077]接下来，进行本实施方式的详细说明。图3是示意性地表示对上部接触插塞9与下部接触插塞6的关系进行说明的俯视情况下的布局图形的俯视图的一例。此外，图1是沿图3中的A-A线的方向的剖视图。图4是沿图3中的B-B线的方向的剖视图。另外，在图3中为了简便省略了对布线层13的表示。
[0078]如图3以及图4所示，在本实施方式中，上部接触插塞9的下部9s的直径尺寸变大，所以在XY轴倾斜方向上，其距相邻的下部接触插塞6或距相邻的上部接触插塞9的距离变近。在该位置，在下部接触插塞6距相邻的上部接触插塞9的距离变近的部分形成有空气间隙15。此外，有时将“在XY轴倾斜方向上相邻”称为XY相邻。
[0079]这里，空气间隙15的上端部位于比上部接触插塞9的顶面低的位置。另外，空气间隙15的下部位于比下部接触插塞6的顶面低的位置。
[0080]接下来，就上述结构的制造工序参照图5到图14进行说明。如图5所示，通过在半导体基板1形成元件分离区域2而将元件区域3分离开，之后通过CVD法(化学气相沉积法)堆积娃氧化膜4。接着，通过RIE (Reactive 1n Etching,反应离子蚀刻)等对娃氧化膜4进行各向异性蚀刻、形成下部接触孔5。
[0081]之后，将下部接触插塞6埋入下部接触孔5内。该情况下，沿下部接触孔5的内面作为导电材料形成钛/氮化钛等势垒金属，并在该势垒金属的内侧埋入钨(W)等。接着，通过CMP (Chemical Mechanical Polishing,化学机械抛光)法将在娃氧化膜4的顶面上堆积的钨平坦化，使硅氧化膜4的顶面露出。从而，形成了图5所示的结构。
[0082]接下来，如图6所示，在硅氧化膜4以及下部接触插塞6的顶面上按预定膜厚成膜钨膜16。接着，在钨膜16上成膜作为硬掩模的SiN膜17以及非晶Si膜18。之后，涂敷光致抗蚀剂并进行曝光显影，从而将光致抗蚀剂图形化，形成抗蚀剂掩模图形19。该情况下，抗蚀剂掩模图形19，如图7 (a)所示，通过光蚀刻较大地形成后，如图7 (b)所示，通过清除浮渣(descum)等将其缩小。此外，图6 (a)是沿图7 (b)中的A_A线的剖视图，图6 (b)是沿图7 (b)中的B-B线的剖视图。
[0083]之后，如图8所示，将抗蚀剂掩模图形19以及硬掩模作为掩模利用RIE法对钨膜16进行加工、形成上部接触插塞9。该情况下，进行加工使得上部接触插塞9为锥状，进而进行加工使得上部接触插塞9的上部变细。由此，能够确保XY相邻的上部接触插塞9彼此、以及上部接触插塞9的上部与在Y方向相邻的布线层13的距离足够宽(参照图1)。另外，通过上述RIE，以挖入的方式对下部接触插塞6上部中的从上部接触插塞9的下部超出的部分进行加工。由此，在下部接触插塞6的上部形成台阶6a。台阶6a也能够通过利用过度蚀刻而形成。这里，即使在俯视的情况下，由于对合偏离导致下部接触插塞6的上部与XY相邻的上部接触插塞9的下部接近，由于台阶6a，在与半导体基板的主平面垂直的方向上的、下部接触插塞6的上部与XY相邻的上部接触插塞9下部的距离变大。其结果，能够确保下部接触插塞6的上部与XY相邻的上部接触插塞9下部之间的距离较宽(参照图8 (b)以及图9)。此外，图8 (a)是沿图9中的A-A线的剖视图，图8 (b)是沿图9中的B-B线的剖视图。
[0084]这里，对周边电路区域中的上部接触插塞与下部接触插塞的关系进行说明。图10(b)是周边电路区域中的俯视图的1例，图10 (a)是沿图10 (b)的SS-SS线的剖视图。图10(a)所示的导体层6-S包含与下部接触插塞6相同的材料形成。另外，上部接触插塞9-S按与上部接触插塞9相同的工序形成，并具有相同的材料。如图10(a)所示，周边电路的导体层6-S，也通过上述RIE挖入未被上部接触插塞9-S覆盖的部分而使其凹陷。该情况下，周边电路的导体层6-S的膜厚为例如lOOnm左右，所以即使通过上述RIE而凹陷例如20nm左右，周边电路的导体层M0仍残留足够的膜厚。其结果，导体层6-S的电阻几乎不会升高，不会出问题。
[0085]接下来，如图11以及图12所示，成膜硅氧化膜7。该情况下，通过使用覆盖能力(coverage)差的材料，在XY相邻的上部接触插塞9彼此的下部形成空气间隙15 (参照图11 (b)以及图12)。此时，空气间隙15的上端位于比上部接触插塞9的顶面低的位置。因此，空气间隙15的上部因后续工序的布线层13的镶嵌(damascene)加工等而开口的可能性很小。另外，在沿Y方向相邻的下部接触插塞6间的台阶6a不形成空气间隙15。这是因为沿Y方向相邻的上部接触插塞9彼此之间较宽。此外，有时即使在沿Y方向相邻的上部接触插塞9彼此之间也仅在台阶6a部分形成空气间隙15。该情况下，与在XY相邻之间相t匕，沿Y方向相邻之间的空气间隙15的大小较小。
[0086]接下来，如图13以及图14所示，利用CMP法将硅氧化膜7 (以及SiN膜17)平坦化而使上部接触插塞9的顶面露出。之后，通过公知的工艺形成SiN膜10、硅氧化膜11，通过镶嵌工艺形成连接于上部接触插塞9的布线层13 (镶嵌布线)，在硅氧化膜11以及布线层13上形成SiN膜14 (参照图1)。
[0087]根据上述结构的本实施方式，上部接触插塞9形成为倒锥状，所以上部接触插塞9与沿Y方向相邻的布线层13之间的距离变大，能够提高两者之间的耐压。其结果，能够抑制漏电流。
[0088]另外，因为上部接触插塞9的下部变大，所以上部接触插塞9的下端部与XY相邻的下部接触插塞6的上端部的距离变近。但是，在下部接触插塞6的顶面，与上部接触插塞9自匹配地形成了台阶6a。其结果，因为能够在与半导体基板的主平面垂直的方向上确保上部接触插塞9与XY相邻的下部接触插塞6之间的距离，所以能够提高耐压。
[0089]另外，能够减小上部接触插塞9与XY相邻的下部接触插塞6之间的寄生电容。其结果，能够使非易失性半导体存储装置的工作高速化。
[0090]另外，空气间隙15的下部位于比下部接触插塞6的顶面低的位置。其结果，能够减小上部接触插塞9与XY相邻的上部接触插塞6的寄生电容。
[0091]另外，空气间隙15不形成在沿Y方向相邻的上部接触插塞9之间。其结果，当在后续工序中使用CMP法时，能够通过CMP法提高机械耐性，能够防止图形倒塌。
[0092](第2实施方式)
[0093]图15至图28表不第2实施方式。此外,对与第1实施方式相同的结构标注相同的附图标记。在该第2实施方式中，在上部接触插塞20 (第3接触插塞)的上端部的外周形成有空气间隙21。下面就第2实施方式具体地进行说明。
[0094]首先，在第2实施方式的实施例1中，如图15以及图16所示，上部接触插塞20上端部的短径尺寸dl (Y方向上的直径尺寸)比布线层13下端部的宽度尺寸d2 (Y方向上的宽度尺寸)大。这里，在形成于作为第2绝缘膜的硅氧化膜24中的上部接触孔25的内面，作为分隔件26形成了例如SiCN膜。在该分隔件26的内侧埋入钨(W)等导电材料而形成了上部接触插塞20。另外，布线层13具有在槽12的内面形成的Ti等势垒金属22和埋入槽12内的Cu等导电材料23。
[0095]另外，在下方未形成上部接触插塞20的布线层13的底面位于比沿Y方向相邻的上部接触插塞20的顶面低的位置。
[0096]如图15所示，沿Y方向，上部接触插塞20的上部的两侧部以及与两侧部相接的分隔件26为从布线层13的下部的两侧部突出的形状。上部接触插塞20的上部的两侧部这样突出的情况，是形成布线层13的槽12时的光刻的对合偏离比较小的情况。
[0097]而且，如图15以及图16所示，在从布线层13突出的分隔件26之上形成有空气间隙21。在这种构成的情况下，空气间隙21配设在布线层13的下部与和该布线层13在Y方向上相邻的上部接触插塞20的上端部的两侧部(突出部分)之间。另外，空气间隙15的上端位于与上部接触插塞20的上端大致相同的位置。另外，空气间隙15的上端位于比相邻的布线层13的底面高的位置。另外，空气间隙15的下端位于比相邻的布线层13的底面低的位置。
[0098]另外，关于第2实施方式的实施例2，参照图17以及图18进行说明。在实施例2中，如图18所示，在Y方向上，上部接触插塞20的上端部的一方(右方)的侧部从布线层13的下端部的侧部突出。而且，如图17以及图18所示，在从布线层13突出的分隔件26之上形成有空气间隙21。在该构成的情况下，空气间隙21配设在布线层13的下部与和该布线层13在Y方向上相邻的上部接触插塞20的上部的一方的侧部(突出部分)之间。此外，在Y方向上，在形成于上部接触插塞20的上端部的另一侧部的分隔件26-2的上方形成有布线层13。这里，分隔件26-2的顶面比上部接触插塞20的顶面低。这里，形成了由硅氧化膜24、分隔件26-2的上部以及接触插塞20包围的空间21-2。在该空间21_2中，势垒金属22以相接的方式形成。
[0099]而且，另外，关于第2实施方式的实施例3参照图19进行说明。实施例3为与上述实施例2大致相同的构成，而其不同点在于，在空间21-2内的上部埋入了势垒金属22而在空间21-2内的下部形成了空气间隙21-3。
[0100]接下来，关于上述构成中的实施例1的制造方法参照图20至图25进行说明。如图20所示，通过公知的工艺加工硅氧化膜24以形成上部接触孔25。此外，上述硅氧化膜24形成于第1实施方式的图5所示的构成即硅氧化膜7以及下部接触插塞6之上。而且，上部接触孔25形成为，使下部接触插塞6的顶面露出。
[0101 ] 之后，如图21所不，为了缩小上部接触孔25的孔径，在上部接触孔25的内面作为分隔件26形成例如SiCN膜。接着，进行分隔件26的各向异性蚀刻、使下部接触插塞6的顶面露出。此外，上述SiCN膜26只要是与硅氧化膜24相比具有湿式蚀刻的选择比的膜(与硅氧化膜24相比，湿式蚀刻的蚀刻速率大的膜)即可，也可以是其他的膜。
[0102]接着，如图22所示，在上部接触孔25内埋入钨等导电材料23。之后，利用CMP法平坦化，使硅氧化膜24的顶面露出，在上部接触孔25内形成上部接触插塞20。此外，上部接触插塞20的顶面与分隔件26的顶面大致一致。由此，形成了图22所示的结构。
[0103]接着，如图23所示，在硅氧化膜24、SiCN层26以及导电材料23之上，作为绝缘层层叠地形成SiN膜27以及硅氧化膜28。之后，通过公知的工艺加工SiN膜27以及硅氧化膜28以形成布线层13形成用的槽12。该情况下，在槽12的底部露出上部接触插塞20的顶面。此外，在下部未形成上部接触插塞20的情况下，槽12的底部由于过度蚀刻而凹陷到比硅氧化膜24的顶面低的位置。由此，形成图23所示的结构。
[0104]接着，如图24 (a)、(b)所示，为了加工的后续处理和去除上部接触插塞20的氧化物，进行湿式蚀刻。该情况下，作为蚀刻剂使用例如碱系的溶液。此时，如图24 (a)所示，由于槽12而露出的分隔件26-4通过湿式蚀刻将上部的一部分去除。另外，湿式蚀刻液从分隔件26-4渗入到在上部接触插塞20的上部的外周所形成的分隔件26，形成空间21-0。这里，由于上部接触插塞20与分隔件26的湿式蚀刻的选择比的差异，仅去除了上部接触插塞20的上端部的外周部两侧的SiCN膜。此外，为了防止倒塌损坏，仅蚀刻掉分隔件26的上部，仅在上部接触插塞20的上部外周部分形成空气间隙21。
[0105]接着，如图25所示，在槽12的内面通过溅射而形成TiN等势垒金属22。这里，在图24 (a)的分隔件26-4上的空间21-0中形成势垒金属22。此外，在上部接触插塞20的上部的外周部两侧的空间21-0的顶面形成有SiN膜27。其结果，在上部接触插塞20的上部的外周部两侧的空间21-0中不形成势垒金属。由此，分隔件26-4上的空间21-0由势垒金属封塞，在上部接触插塞20的上部的外周部两侧形成空气间隙21。接着，在槽12内通过镀敷而埋入Cu等导电材料23。由此，形成图25所示的结构。
[0106]之后，如图15所示，利用CMP法将导电材料23平坦化，使硅氧化膜28的顶面露出，并在槽12内形成布线层13。而且，在硅氧化膜28以及布线层13的顶面上作为绝缘膜形成例如SiN膜29。由此，形成图15所示的结构。
[0107]接下来，关于实施例2、3的制造方法参照图26至图28进行说明。此外，从图20到图22，与上述实施例1的制造方法相同。之后，如图26 (b)所示，在硅氧化膜24、导电材料23以及分隔件26之上作为绝缘层层叠形成SiN膜27以及硅氧化膜28。而且，通过公知的工艺加工SiN膜27以及硅氧化膜28以形成布线层13形成用的槽12。该情况下，如图26(a)所示，槽12由于对合偏离而相对于上部接触插塞20向Y方向右侧移动。因此，在槽12的底部露出分隔件26的大概左半部分(分隔件26-5)。由此，形成图26 (a)、(b)所示的结构。该情况下，如果形成上述槽12时的光刻的对合偏离比较大，则成为上部接触插塞20的上部的一(右)侧部从槽12 (即布线层13)的下端部突出的形状。
[0108]接下来，如图27所示，为了加工的后续处理和除去上部接触插塞20的氧化物，进行湿式蚀刻。此时，由于槽12而露出的分隔件26-5通过湿式蚀刻将上部的一部分去除，形成空间21-2。另外，湿式蚀刻液从分隔件26-5渗入到在上部接触插塞20的上部的外周所形成的分隔件26，形成空间21-1。这里，由于上部接触插塞20与分隔件26的湿式蚀刻的选择比的差异，仅上部接触插塞20上部的外周部两侧的SiCN膜被去除。此时，在上部形成有SiN膜27的部分的分隔件26，通过侧向蚀刻而被去除，所以在上部形成有SiN膜27的部分的空间21-1的深度比空间21-2的深度浅。
[0109]接着，如图28所示，在槽12的内面通过溅射形成TiN等势垒金属22。这里，在空间21-2中形成势垒金属22。此外，在上部接触插塞20上部的外周部的空间21-1的顶面形成有SiN膜27。其结果，在上部接触插塞20上部的外周部的空间21-1不形成势垒金属。由此，空间21-1由势垒金属封塞，在上部接触插塞20上部的外周部的一侧部形成空气间隙21。该情况下，如果空间21-2由势垒金属22完全填埋，则得到实施例2的结构(参照图17)。这里，如果空间21-2的上部侧由势垒金属22填埋，则在其下方形成空气间隙21-3而得到实施例3的结构(参照图19)。接下来，在槽12内通过镀敷埋入Cu等导电材料23。由此，形成图28所示的结构。
[0110]之后，如图17 (或图19)所示，例如利用CMP法将导电材料23平坦化，使硅氧化膜28的顶面露出，并在槽12内形成布线层13。而且，在硅氧化膜28以及布线层13之上作为绝缘膜形成例如SiN膜29。由此,得到图17 (或图19)所示的结构即实施例2 (或实施例3)。
[0111]根据上述的第2实施方式的实施例1，在从布线层13突出的分隔件26之上形成有空气间隙21。该空气间隙21配设在上部接触插塞20上部的两侧部(突出部分)与在Y方向上相邻的布线层13的下部之间。其结果，能够增大上部接触插塞20与在Y方向上相邻的布线层13之间的耐压，能够抑制漏电流。
[0112]另外，根据第2实施方式的实施例2，能够将空气间隙21形成在发生了对合偏离的、接近上部接触插塞20的布线13与该上部接触插塞20之间。另一方面，在由于对合偏离而从上部接触插塞20离开了的布线13与该上部接触插塞20之间，不形成空气间隙21。其结果，即使在发生了对合偏离的情况下，也能够提高上部接触插塞20与相邻布线层13之间的耐压。另外，通过埋入势垒金属，能够减小布线层13与上部接触插塞20的电阻。另夕卜，根据实施例2，构成为，在耐压由于对合偏离而增大了的上部接触插塞20与布线层13之间，埋入布线层13的势垒金属22。其结果，能够增大上部接触插塞20与布线层13的连接面积，能够降低接触部的连接电阻。另外，通过第2实施方式的实施例3也能够得到与实施例2大致相同的作用效果。
[0113](第3实施方式)
[0114]图29至图34表示第3实施方式。此外，对与第2实施方式相同的结构标注相同的附图标记。在该第3实施方式中，构成为，一并形成上部接触插塞和布线层。
[0115]具体而言，如图29 (a)所示，布线层32在X方向上延伸并在Y方向上隔着一定间隔地配置。上部接触部31配置为，在Y方向上左侧从布线层32突出。在布线层32之间形成有空气间隙35。空气间隙35在X方向上延伸。
[0116]如图29 (b)所示，在下部接触插塞6之上形成作为第4接触插塞的上部接触插塞31，在上部接触插塞31之上形成布线层32。上部接触插塞31和布线层32由钨等导电材料一体地形成。在供上部接触插塞31埋入的上部接触孔33的内面形成含WN和/或TiN等的势垒金属34。此外，在供下部接触插塞6埋入的下部接触孔5的内面也形成含WN和/或TiN等的势垒金属34。
[0117]上部接触插塞31具有下部31-1和上部31-2。在Y方向上，下部31_1的宽度比上部31-2的宽度大。S卩，可以说布线层32和上部31-2自匹配地形成。
[0118]而且，在上部接触插塞31与相邻的布线层32之间形成空气间隙35。在布线层32之上形成例如包括硅氧化膜的绝缘膜36。空气间隙35的上端配置在比布线层32的顶面高的位置。另外，在空气间隙35，露出布线层32和上部31-2的侧面，还露出下部31-1的顶面中的未形成上部31-2的部分。另外，空气间隙35的下端从硅氧化膜24的顶面连续形成到下部31-1。另外，也可以说由于空气间隙35而露出了硅氧化膜24的顶面以及上部侧面。
[0119]接下来，关于上述构成的制造方法参照图30至图34进行说明。首先，如图30所示，通过公知的工艺加工硅氧化膜24以形成上部接触孔33。此外，上述硅氧化膜24形成在第1实施方式的图5所示的结构即硅氧化膜4以及下部接触插塞6之上。而且，上部接触孔33形成为使下部接触插塞6的顶面露出。上述结构的情况下，构成为，在将上部接触孔33的上部开口部的半径设为r (即将上部开口部的开口直径设为2r)并将布线层32的布线宽度设为W (参照图29 (a))时，W / 2 < r < ff < 2r的关系成立。
[0120]之后，如图31所示，在上部接触孔33的内面以及硅氧化膜24的顶面之上形成含WN和/或TiN等的势垒金属34，在该势垒金属34之上形成钨和/或钥等导电材料37，并利用CMP法将导电材料37的顶面平坦化。此时，进行平坦化使得硅氧化膜24顶面之上的导电材料37的膜厚与布线层32的膜厚相等。由此，形成图31所示的结构。
[0121]接下来，如图32所示，在导电材料37顶面之上形成掩模图形38。在该情况下，作为硬掩模膜形成例如硅氧化膜，通过光蚀刻对该硅氧化膜进行图形化加工以形成上述掩模图形38。掩模图形38的宽度尺寸为W。此外，掩模图形38在该实施方式的情况下，存在对合偏离例如在Y方向上偏向右方。
[0122]之后，如图33所示，利用例如RIE法将掩模图形38作为掩模而对导电材料37(以及势垒金属34)进行加工、形成槽MZ。该情况下，在相对于硅氧化膜24而言导电材料37(以及势垒金属34)的蚀刻的选择比高的条件下进行RIE。由此，形成了上部接触插塞31以及布线层32。这里，比硅氧化膜24的顶面靠下的导电材料37成为上部接触插塞31。另外，比因槽MZ的底部而露出的顶面31b靠下的部分成为下部31-1，而比顶面31b靠上的部分成为上部31-2。该构成的情况下，上部31-2的一个侧面31a和布线层32的一个侧面32a成为同一平面。S卩，使上部接触插塞31的一个侧面和布线层32的一个侧面32a为同一平面而成的平面至少形成有1个。
[0123]接着，如图34所示，作为绝缘膜36，利用例如P-CVD法在布线层32以及硅氧化膜24的顶面上形成例如覆盖能力差的硅氧化膜。由此，形成空气间隙35，使得布线层32两侧的侧壁部以及上部接触插塞31的一个侧面31a露出。该情况下，构成为，空气间隙35配设在上部接触插塞31的上部31-2与在Y方向上相邻的布线层32之间，并且配设在沿Y方向相邻的布线层32之间。另外，露出了硅氧化膜24的内面33a。接着，如图29所示，利用例如CMP法将绝缘膜36平坦化。
[0124]根据上述构成的第3实施方式，在形成上部接触插塞31和布线层32时，相对于布线层32以自匹配方式形成了上部接触插塞31的上部31-2。其结果，能够减小上部接触插塞31与布线层32的对合偏离的影响。由此，能够抑制在上部接触插塞31与相邻的布线层32之间产生的漏电流。另外，构成为，将布线层32的布线宽度尺寸设为W并将上部接触孔33的上部开口部的宽度尺寸设为2r，W / 2<r<W<2r成立。其结果，能够相对于上述的布线层32以自匹配方式实现上部接触插塞31的上部31-2。而且，因为增大了上部接触孔33的上部开口部的宽度尺寸，所以能够提高与上部接触孔33的形成相关的光刻裕量(litho margin)、加工裕量和金属埋入。
[0125]另外，根据上述实施方式，空气间隙35配设在上部接触插塞31与相邻的布线层32之间，并且配设在布线层32之间。其结果，能够提高上部接触插塞31与相邻的布线层32之间的耐压，能够抑制在它们之间产生的漏电流。
[0126]另外，可以说空气间隙35相对于上部接触插塞31的上部31-2以及布线层32自匹配地形成。其结果，能够较大地形成空气间隙35。另外，能够使空气间隙35的上端比布线层32的顶面高，能够使空气间隙35的最底面比硅氧化膜24的顶面低。
[0127]此外，在图35 (第3实施方式的变形实施例)中示出:在导电材料37顶面之上形成掩模图形38时(参照图32) Y方向的对合偏离比较小的情况。在Y方向上，上部31-2的宽度与布线层32的宽度大致相等。另外，在该剖面中，在将下部31-1、上部31-2和布线层32视为一体时，可以说上部接触插塞31为大致凸型。这里，上部接触插塞31的上部31-1的两个侧面因空气间隙35而露出。即，上部接触插塞31的上部31-1的两个侧面未被硅氧化膜24覆盖，而露出。其结果，在上部接触插塞31的上部31-1的全部两个侧面形成空气间隙35。该结构的情况下，由上部接触插塞31的上部31-2的两侧的侧面和布线层32的两侧的侧面，形成2个相同的平面。即使在上述结构中，空气间隙35配设在上部接触插塞31与相邻的布线层32之间，并且配设在布线层32之间，所以能够提高上部接触插塞31与相邻的布线层32之间的耐压，能够抑制在它们之间产生的漏电流。
[0128]另外，能够将空气间隙35形成为大致对称的形状，能够抑制布线层32之间的电容不均。
[0129](第4实施方式)
[0130]图36至图41表不第4实施方式。此外，对于与第3实施方式相同的结构标注相同的附图标记。在该第4实施方式中，构成为，通过不同的工序使上部接触插塞和布线层的材料堆积。具体而言，如图36所示，在上部接触插塞31与布线层32之间形成有含WN和/或TiN等的势垒金属34。
[0131]接下来，关于上述结构的制造方法参照图37至图41进行说明。首先，如第3实施方式的图30所示，与第3实施方式同样地通过公知的工艺加工硅氧化膜24以形成上部接触孔33。之后，如图37所示，在上部接触孔33的内面以及硅氧化膜24的顶面之上形成势垒金属34，在该势垒金属34之上形成导电材料37，利用CMP法将导电材料37平坦化，使得硅氧化膜24的顶面露出。
[0132]接下来，如图38所示，在硅氧化膜24的顶面以及导电材料37的顶面之上形成势垒金属34，在该势垒金属34之上形成导电材料37，根据需要利用CMP法将导电材料37的顶面平坦化。此时，进行平坦化，使得导电材料37的膜厚与布线层32的膜厚相等。
[0133]接下来，如图39所示，在导电材料37顶面之上形成掩模图形38。该情况下，掩模图形38在Y方向上有对合偏离例如偏向右方。之后，如图40所示，利用例如RIE法以掩模图形38为掩模对导电材料37 (以及势垒金属34)进行加工。该情况下，在相对于硅氧化膜24而言导电材料37 (以及势垒金属34)的蚀刻的选择比高的条件下进行RIE。由此，形成了上部接触插塞31的上部31-2以及布线层32。
[0134]接着，如图41所示，作为绝缘膜36，在布线层32的顶面以及硅氧化膜24的顶面之上利用例如P-CVD法形成例如覆盖能力差的硅氧化膜。由此，在布线层32的两侧的侧壁部以及上部接触插塞31的一个侧壁部形成有空气间隙35。该情况下，空气间隙35为配设在上部接触插塞31与相邻的布线层32之间的构成。接着，如图36所示，利用例如CMP法将绝缘膜36平坦化。
[0135]上述以外的第4实施方式的结构为与第3实施方式的结构相同的结构。因此，SP使在第4实施方式中也能够得到与第3实施方式大致相同的作用效果。
[0136](第5实施方式)
[0137]图42至图48表不第5实施方式。此外，对于与第3实施方式相同的结构标注相同的附图标记。在该第5实施方式中，通过去除硅氧化膜24的一部分而增大了空气间隙35。
[0138]具体而言，如图42所示，在硅氧化膜24的顶面之上形成宽度窄的凸部39，由该凸部39和硅氧化膜24的顶面构成了台阶部40。而且，在台阶部40的顶面、侧面以及顶面之上即在硅氧化膜24顶面、凸部39的侧面以及凸部39的顶面之上连续地形成势垒金属34。而且，在该势垒金属34之上形成有导电材料37，形成了上部接触插塞31以及布线层32。
[0139]另外，在硅氧化膜24也形成台阶24-1。台阶24_1存在于与上部接触插塞31的下部31-1的顶面大致相同的位置。即，位于比下部31-1靠上的硅氧化膜24的上部变细。另夕卜，硅氧化膜24具有上部和下部，也可以说在上部与下部之间具有台阶。其结果，能够增大空气间隙35。
[0140]空气间隙35将硅氧化膜24以及凸部39的侧面露出。这里，因空气间隙35而露出的硅氧化膜24的侧面和凸部39的侧面形成同一平面。
[0141]接下来，关于上述结构的制造方法参照图43至图48进行说明。首先，如图43所示，在通过公知的工艺在硅氧化膜4以及下部接触插塞6 (参照第1实施方式的图5)之上层叠形成了硅氧化膜24以及间隙膜(SiN膜41)后，对硅氧化膜24以及SiN膜41进行加工以形成上部接触孔33。
[0142]之后，如图44所示，对硅氧化膜24上的SiN膜41进行减薄(slimming)，形成凸部39即台阶部40。接下来，如图45所示，在上部接触孔33的内面、硅氧化膜24的顶面、凸部39的侧面以及顶面之上形成势垒金属34，在该势垒金属34之上形成导电材料37，利用CMP法将导电材料37的顶面平坦化。此时，进行调整，使得硅氧化膜24顶面之上的导电材料37的膜厚与布线层32的膜厚相等。
[0143]接下来，如图46所示，在导电材料37顶面之上形成掩模图形38。掩模图形38，在该实施方式的情况下，在Y方向上有对合偏离例如偏向右方。之后，如图47所示，利用例如RIE法将掩模图形38作为掩模对导电材料37 (以及势垒金属34)进行加工。该情况下，在相对于SiN膜41 (凸部39)而言硅氧化膜24以及导电材料37 (以及势垒金属34)的蚀刻的选择比高的条件下进行RIE。由此，形成了上部接触插塞31以及布线层32。另外，也可以说将凸部39作为掩模而形成了槽MZ。即，也可以说空气间隙35的侧面相对于凸部39自匹配地形成。
[0144]接下来，如图48所示，作为绝缘膜36在布线层32以及硅氧化膜24之上利用例如P-CVD法形成例如覆盖能力差的硅氧化膜。由此，在布线层32两侧的侧壁部以及上部接触插塞31的一个侧壁部形成有空气间隙35。该情况下，空气间隙35成为配设在上部接触插塞31与相邻的布线层32之间的结构。接着，如图42所示，利用例如CMP法将绝缘膜36平坦化。
[0145]上述以外的第5实施方式的结构是与第3实施方式的结构相同的结构。因此，即使在第5实施方式中，也能够得到与第3实施方式大致相同的作用效果。尤其是，根据第5实施方式，通过去除硅氧化膜24的上部的一部分而增大了空气间隙35，所以能够降低布线之间的电容。
[0146]另外，空气间隙35相对于凸部39自匹配地形成。即，即使Y方向上的对合偏离变大，硅氧化膜24的上部的宽度也不会变得比一定宽度窄。其结果，能够增强硅氧化膜24的机械强度。
[0147](第6实施方式)
[0148]图49至图55表不第6实施方式。此外，对于与第5实施方式相同的结构标注相同的附图标记。在该第6实施方式中，构成为，在将上部接触插塞与布线层连接的部分设有台阶部、增大两者的连接面积，并且通过不同的工序使上部接触插塞和布线层的材料堆积。
[0149]具体而言，如图49所示，使上部接触插塞31的上端部42突出到比硅氧化膜24的顶面的位置靠上的位置，形成台阶部42。而且，在上部接触插塞31的顶面、上端部(台阶部)42的侧面以及硅氧化膜24顶面之上连续地形成势垒金属34。而且，在该势垒金属34之上形成了导电材料37。
[0150]接下来，关于上述结构的制造方法参照图50至图55进行说明。首先，如图50所示，在通过公知的工艺在硅氧化膜4以及下部接触插塞6 (参照第1实施方式的图5)之上层叠形成了硅氧化膜24以及间隙膜(SiN膜41)后，对硅氧化膜24以及SiN膜41进行加工以形成上部接触孔33。接着，在上部接触孔33的内面以及SiN膜41的顶面之上形成势垒金属34，在该势垒金属34之上形成导电材料37，利用CMP法将导电材料37平坦化使得SiN膜41的顶面露出。由此，形成图50所示的结构。
[0151]之后，如图51所示，将SiN膜41去除，并在硅氧化膜24的顶面、导电材料37的侧面以及顶面之上形成势垒金属34。接下来，如图52所示，在势垒金属34之上形成导电材料37，利用CMP法将导电材料37的顶面平坦化。
[0152]接下来，如图53所示，在导电材料37的顶面之上形成掩模图形38。掩模图形38在该实施方式中，在Y方向上有对合偏离例如偏向右方。之后，如图54所不，利用例如RIE法将掩模图形38作为掩模对导电材料37 (以及势垒金属34)进行加工。该情况下，在相对于硅氧化膜24而言导电材料37 (以及势垒金属34)的蚀刻的选择比高的条件下进行RIE。由此，形成了上部接触插塞31以及布线层32。
[0153]接下来，如图55所示，作为绝缘膜36在布线层32以及硅氧化膜24之上利用例如P-CVD法形成例如覆盖能力差的硅氧化膜。由此，在布线层32的两侧的侧壁部以及上部接触插塞31的一个侧壁部形成空气间隙35。该情况下，空气间隙35为配设在上部接触插塞31与相邻的布线层32之间的结构。接着，如图49所示，利用例如CMP法将绝缘膜36平坦化。
[0154]在第6实施方式中，构成为，在将上部接触插塞31和布线层32连接的部分设有台阶部42，增大了上部接触插塞31与布线层32的连接面积。其结果，能够降低连接电阻。
[0155](其他实施方式)
[0156]除了以上说明了的多个实施方式，还可以采用下面这样的结构。
[0157]在上述各实施方式中，适用于NAND型闪存装置，但也适用于其他半导体装置。
[0158]如上所述，根据本实施方式的半导体装置，能够抑制在接触插塞与相邻的位线之间产生的漏电流。
[0159]虽然说明了本发明的几个实施方式，但是，这些实施方式仅为例示，并不意在限定本发明的范围。这些新颖的实施方式能以其他各种方式实施，在不脱离发明主旨的范围内，可进行各种省略、替换、改变。这些实施方式和/或其变形包含于发明的范围和/或主旨内，且包含于技术方案记载的发明及其均等的范围内。
【权利要求】
1.一种半导体装置，其特征在于，具备: 半导体基板； 第I接触插塞，其上端部的直径尺寸比下端部的直径尺寸大； 第I绝缘膜，其形成在所述半导体基板上，覆盖所述第I接触插塞； 第2接触插塞，其下端部接合于所述第I接触插塞的上端部，其上端部的直径尺寸比下端部的直径尺寸小； 第2绝缘膜，其形成在所述第I绝缘膜以及所述第I接触插塞之上，覆盖所述第2接触插塞; 布线层，在其下端部接合有所述第2接触插塞的上端部；和 第3绝缘膜，其形成在所述第2绝缘膜以及所述第2接触插塞之上，覆盖所述布线层，还具备台阶，该台阶形成在所述第I接触插塞的上端部中的、未被所述第2接触插塞的下端部所覆盖的部分。
2.根据权利要求1所述的半导体装置，其特征在于， 具备在所述台阶部分所形成的空气间隙，所述空气间隙的上端的位置比所述第2接触插塞的顶面的位置低。
3.根据权利要求2所述的半导体装置，其特征在于， 所述空气间隙的下端的位置比所述第I接触插塞的顶面的位置低。
4.根据权利要求1所述的半导体装置，其特征在于， 所述第I接触插塞按交错状配置，并且在最接近的所述第I接触插塞之间配置有所述台阶。
5.一种半导体装置，其特征在于，具备: 半导体基板； 第3接触插塞，其形成在所述半导体基板上，其上端部的直径尺寸比下端部的直径尺寸大； 第2绝缘膜，其覆盖所述第3接触插塞； 布线层，在其下端部接合有所述第3接触插塞的上端部；和 第3绝缘膜，其形成在所述第2绝缘膜以及所述第3接触插塞之上，覆盖所述布线层， 所述第3接触插塞的上端部的直径尺寸比所述布线层的布线宽度尺寸大， 在所述第3接触插塞的上端部的外周的至少一部分形成有空气间隙。
6.根据权利要求5所述的半导体装置，其特征在于， 所述空气间隙形成在所述第3接触插塞的上端部中的、从所述布线层的下端部超出的部分。
7.根据权利要求6所述的半导体装置，其特征在于， 所述空气间隙，在所述布线层延伸的方向上的截面中，形成在所述第3接触插塞的两侧。
8.根据权利要求7所述的半导体装置，其特征在于， 在所述第3接触插塞的两侧所形成的空气间隙的底部的位置不同。
9.根据权利要求5所述的半导体装置，其特征在于， 具有势垒金属，该势垒金属形成于所述第3接触插塞的上端部的顶面与所述布线层的下端部的底面之间， 所述势垒金属延伸设置在所述第3接触插塞的上端部中的、被所述布线层的下端部所覆盖的部分的外周。
10.根据权利要求5所述的半导体装置，其特征在于， 所述第2绝缘膜具有第I部分(24)和配置在所述第I部分与所述第3接触插塞之间的第2部分(26)， 所述空气间隙形成在所述第3接触插塞的上端部中的、从所述布线层的下端部超出的所述第2部分之上。
11.一种半导体装置，其特征在于，具备: 半导体基板； 第4接触插塞，其形成在所述半导体基板上； 第2绝缘膜，其至少覆盖所述第4接触插塞的一部分的侧面； 布线层，在其下端部接合有所述第4接触插塞的上端部；和 第3绝缘膜，其形成在所述第2绝缘膜以及所述第4接触插塞的上方， 至少形成有一个:使所述第4接触插塞的一个侧面和所述布线层的一个侧面为同一平面而成的平面。
12.根据权利要求11所述的半导体装置，其特征在于， 具备形成在所述布线层之间的空气间隙。
13.根据权利要求11所述的半导体装置，其特征在于， 所述第4接触插塞具有上部和下部，在所述布线层延伸的第I方向上的下部的宽度比上部的览度览。
14.根据权利要求11所述的半导体装置，其特征在于， 所述空气间隙使所述第2绝缘膜的内面以及所述第4接触插塞的一部分内面露出。
15.根据权利要求11所述的半导体装置，其特征在于， 所述空气间隙的上端的位置比所述布线层的顶面的位置高。
16.根据权利要求11所述的半导体装置，其特征在于， 所述空气间隙的下端的位置比所述第2绝缘膜的顶面的位置低。
17.根据权利要求11所述的半导体装置，其特征在于， 构成为，如果将所述布线层的布线宽度尺寸设为W、将用于在所述第2绝缘膜中埋设所述第4接触插塞而形成的第4接触孔的上部开口部的宽度尺寸设为2r，则W / 2 < r < W< 2r成立。
18.根据权利要求11所述的半导体装置，其特征在于， 具备形成于所述第4接触插塞的上端部与所述布线层的下端部之间的势垒金属， 构成为，通过所述第4接触插塞的上端部的顶面与所述布线层连接。
19.根据权利要求11所述的半导体装置，其特征在于， 具备形成于所述第4接触插塞的上端部与所述布线层的下端部之间的势垒金属， 构成为，通过所述第4接触插塞的上端部的侧面与所述布线层连接。
20.根据权利要求11所述的半导体装置，其特征在于， 所述第2绝缘膜具有上部和下部，在所述上部与下部之间具有台阶。
【文档编号】H01L23/52GK104465565SQ201410085649
【公开日】2015年3月25日 申请日期:2014年3月10日 优先权日:2013年9月18日
【发明者】兼子元, 岛田庆一, 臼井孝公 申请人:株式会社东芝