半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件，其包括衬底和衬底上的第一和第二栅电极。第一栅电极包括第一栅极绝缘膜和第一功能膜，第一栅极绝缘膜具有位于衬底上的底部和从底部延伸并远离衬底的侧壁部分，从而限定具有第一宽度的第一沟槽，第一功能膜填充第一沟槽。第二栅电极包括第二栅极绝缘膜、第二功能膜和金属区，第二栅极绝缘膜具有位于衬底上的底部和从底部延伸的侧壁部分，从而限定具有与第一宽度不同的第二宽度的第二沟槽，第二功能膜适形于第二沟槽中的第二栅极绝缘膜，并限定第三沟槽，金属区在第三沟槽中。第一宽度可小于第二宽度。
【专利说明】半导体器件及其制造方法
[0001] 相关申请的交叉引用
[0002] 本申请要求于2013年6月24日提交于韩国知识产权局的韩国专利申请 No. 10_2013-0072504的优先权，其内容全文以引用方式并入本文中。
【技术领域】
[0003] 本发明主题涉及半导体器件及其制造方法，并且更具体地说，涉及利用金属氧化 物半导体（M0S)晶体管的半导体器件。
【背景技术】
[0004]随着金属氧化物半导体（M0S)晶体管的特征尺寸减小，栅极长度和形成在其下方 的沟道长度也逐渐减小。因此，正在进行许多研究以增大栅极与沟道之间的电容并改进M0S 晶体管的操作特性。
【发明内容】
[0005] 根据本发明主题的一些实施例，一种半导体器件包括衬底和衬底上的第一栅电极 和第二栅电极。第一栅电极包括第一栅极绝缘膜和第一功能膜，第一栅极绝缘膜具有位于 衬底上的底部和从底部延伸并远离衬底的侧壁部分，从而限定具有第一宽度的第一沟槽， 第一功能膜填充第一沟槽。第二栅电极包括第二栅极绝缘膜、第二功能膜和金属区，第二栅 极绝缘膜具有位于衬底上的底部和从底部延伸的侧壁部分，从而限定具有与第一宽度不同 的第二宽度的第二沟槽，第二功能膜适形于第二沟槽中的第二栅极绝缘膜，并限定第三沟 槽，金属区在第三沟槽中。第一宽度可小于第二宽度。
[0006] 在一些实施例中，第一功能膜可包括第一功函数控制膜和第一功函数控制膜上的 第一势垒膜，第一功函数控制膜适形于第一沟槽中的第一栅极绝缘层的侧壁和底部。第二 功能膜可包括第二功函数控制膜和第二功函数控制膜上的第二势垒膜。第一势垒膜可包括 氮化钛（TiN)，并且金属区可包括钨（w)。第一功能膜还可包括第三功函数控制膜，第二功 能膜还可包括第四功函数控制膜。第一功函数控制膜和第二功函数控制膜可为N型功函数 控制膜，第三功函数控制膜和第四功函数控制膜可为P型功函数控制膜。
[0007] 在一些实施例中，半导体器件还可包括衬底上的第一鳍部和第二鳍部。第一栅电 极和第二栅电极可设置在第一鳍部和第二鳍部的对应的一个上。第一栅电极和第二栅电极 可具有相同高度。第一栅电极和第二栅电极可分别设置在单元阵列区和外围电路区中。 [000 8]其它实施例提供了一种半导体器件的制造方法，包括步骤：在衬底上形成层间介 电膜，所述衬底上包括具有第一宽度的第一伪栅电极和具有第二宽度的第二伪栅电极，第 二宽度与第一宽度不同，层间介电膜覆盖第一伪栅电极和第二伪栅电极的侧表面；通过去 除第一伪栅电极和第二伪栅电极形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中形成 第一栅极绝缘膜和第二栅极绝缘膜；分别在第一栅极绝缘膜和第二栅极绝缘膜上形成第一 功能膜和第二功能膜，第一功能膜控制功函数并填充第一沟槽，第二功能膜控制功函数并 适形于第二栅极绝缘膜以限定第三沟槽；在第三沟槽中的第二功能膜上形成金属区。
[0009^其它实施例提供了一种半导体器件，包括衬底和设置在衬底上的第一鳍式晶体管 和第二鳍式晶体管。第一鳍式晶体管包括从衬底突出的第一半导体鳍部和与第一半导体鳍 部交叉的第一栅电极。第一栅电极包括：第一栅极绝缘膜，其具有底部和侧壁部分，第一栅 极绝缘膜的底部设置在衬底上并适形于第一半导体鳍部，第一栅极绝缘膜的侧壁部分从第 一栅极绝缘膜的底部延伸并远离衬底；至少一个第一功函数控制膜，其适形于第一栅极绝 缘膜的底部和侧壁部分；以及第一势垒膜，其填充由所述至少一个第一功函数控制膜限定 的第一沟槽。第一鳍式晶体管还包括在第一栅电极的相对两侧上的第一源极/漏极区。 [00 10]第二鳍式晶体管包括从衬底延伸出的第二半导体鳍部和与第二半导体鳍部交叉 的第二栅电极。第二栅电极包括：第二栅极绝缘膜，其具有底部和侧壁部分，第二栅极绝缘 膜的底部设置在衬底上并适形于第二半导体鳍部，第二栅极绝缘膜的侧壁部分从第二栅极 绝缘膜的底部延伸并远离衬底；至少一个第二功函数控制膜，其适形于第二栅极绝缘膜的 底部和侧壁部分；第二势垒膜，其适形于所述至少一个第二功函数控制膜；以及金属区，填 充由第二势垒膜限定的沟槽。第二鳍式晶体管还包括在第二栅电极的相对两侧上的第二源 极/漏极区。
【专利附图】
【附图说明】
[0011 ]通过参照附图详细描述本发明主题的优选实施例，本发明主题的以上和其它特征 和优点将变得更加清楚，图中：
[0012]图1是根据本发明主题的一些实施例的半导体器件的剖视图；
[0013]图2是示出当第一区I的第一栅电极包括栅极金属时和当第一区I的第一栅电极 不包括栅极金属时的第一栅电极的一部分的电阻率的图；
[0014]图3是示出根据第一栅电极是否包括栅极金属的第一栅电极的特性的图；
[0015] 图4是根据本发明主题的其它实施例的半导体器件的剖视图；
[0016] 图5是根据本发明主题的其它实施例的半导体器件的透视图；
[0017] 图6是沿着图5的线A-A'截取的剖视图；
[0018]图7是沿着图5的线Bf和C-C截取的剖视图；
[0019]图8至图13示出了制造根据本发明主题的一些实施例的半导体器件的操作； [0020]图Η至图16示出了制造根据本发明主题的其它实施例的半导体器件的操作； [0021] 图17是包括根据本发明主题的一些实施例的半导体器件的电子系统的框图；以 及
[0022] 图18和图19示出了可采用根据本发明主题的一些实施例的半导体器件的示例性 半导体系统。
【具体实施方式】
[0023] 通过参照以下优选实施例和附图的详细描述，可更容易地理解本发明主题的优点 和特征以及实现本发明主题的方法。然而，本发明主题可按照许多不同的形式实现，并且 不应理解为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整 的，并且将把本发明主题的主旨传递给本领域技术人员，并且本发明主题将仅由权利要求 限定。在整个说明书中，相同的附图标记指代相同的元件。
[0024] 本文所用的术语仅是为了描述特定实施例，并且不旨在限制本发明主题。如本文 所用，单数形式"一"、"一个"和"该"也旨在包括复数形式，除非上下文清楚地指明不是这 样。还应该理解，术语"包括"和/或"包含"当用于本说明书中时，指明存在所列特征、整 体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操 作、元件、组件和/或它们的组。
[0025] 应该理解，当一个元件或层被称作"位于"另一元件或层"上"、"连接至"或"结合 至"另一元件或层时，所述一个元件或层可直接"位于"所述另一元件或层"上"、直接"连接 至"或"结合至"所述另一元件或层，或者也可存在中间元件或层。相反，当一个元件被称作 "直接位于"另一元件或层"上"、"直接连接至"或"直接结合至"另一元件或层时，则不存在 中间元件或层。如本文所用，术语"和/或"包括相关所列项之一或多个的任何和所有组合。
[0026] 应该理解，虽然本文中可使用术语例如第一、第二等来描述多个元件、组件、区、层 和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于 将一个元件、组件、区、层或部分与另一区、层或部分区分开。因此，下面讨论的第一元件、第 一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部 分，而不脱离本发明主题的教导。
[0027] 为了方便描述，本文中可使用诸如"在……下方"、"在……之下"、"下"、"在……之 上"、"上"等的空间相对术语，以描述附图中所示的一个元件或特征与另一个（或一些）元 件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的 取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为"在其它元件之下"或"在其 它元件下方"的元件将因此被取向为"在其它元件或特征之上"。因此，示例性术语"在…… 之下"可涵盖"在……之上"和"在……之下"这两个取向。装置可按照其它方式取向（旋 转90度或位于其它取向），并且将相应地解释本文所用的空间相对描述语。
[0028] 本文参照作为理想实施例（和中间结构）的示意图的剖视图描述实施例。这样， 作为例如制造技术和/或公差的结果，示出对象的形状的变形是可预见的。因此，这些实 施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏 差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的 梯度，而非从注入区至非注入区二元变化。同样地，通过注入形成的掩埋区可在掩埋区与通 过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并 且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制本发明主题的范围。
[0029] 除非另外限定，否则本文中使用的所有术语（包括技术术语和科学术语）具有与 本发明主题所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，诸如在通 用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致 的含义，而不应该理想化地或过于正式地解释它们，除非本文中明确这样定义。
[0030] 下文中，将参照图1描述根据本发明主题的一些实施例的半导体器件。图1是根 据本发明主题的第一实施例的半导体器件的剖视图。
[0031] 参照图1，根据本发明主题的一些实施例的半导体器件可包括衬底10、包括第一 沟槽27和第二沟槽28的层间介电膜21以及形成在第一沟槽27和第二沟槽28中的第一 栅电极30和第二栅电极40。
[0032] 通过形成诸如浅沟槽隔离（STI)的隔离膜11在衬底10中限定有源区。衬底10 可由选自例如由下列半导体材料构成的组中的一种或多种半导体材料制成：Si、Ge、SiGe、 GaP、GaAs、SiC、SiGeC、InAs和InP，衬底10可以是绝缘体上硅（SOI)衬底、石英衬底、诸如 用于显示器的玻璃衬底之类的刚性衬底或由聚酰亚胺、聚对苯二甲酸乙二酯（PET)、聚萘二 甲酸乙二醇酯（PEN)、聚甲基丙烯酸甲酯（PMMA)、聚碳酸酯（PC)、聚醚砜（PES)或聚酯制成 的柔性塑料衬底。
[0033] 第一区I和第二区II限定在衬底10中。第一区I和第二区II可彼此分离或可 彼此连接。例如，第一区I可为其中形成有具有低阈值电压和快切换速度的晶体管的区，第 二区II可为其中形成有具有高阈值电压、慢切换速度和高可靠性的晶体管的区。例如，第 一区I可为单元阵列区，其中按照矩阵排列具有单位存储器单元的单元阵列，第二区Π 可 为芯/外围区，其包括用于将外部数据存取至单元阵列或者将单元阵列的数据转移至外部 电路的外围电路,但本发明主题的实施例不限于此。
[0034] 例如，第一区I可为SRAM区，第二区II可为逻辑区，但是本发明主题的实施例不 限于此。第二区II可为逻辑区，第一区I可为另一存储器区（例如，DRAM、MRAM、RRAM或 PRAM)〇
[0035] 层间介电膜21形成在衬底10上，并可包括第一沟槽27和第二沟槽28。第一沟槽 27形成在第一区I上，第二沟槽28形成在第二区II上。第一沟槽27的第一宽度W1可与 第二沟槽28的第二宽度W2不同。详细地说，第一沟槽27的第一宽度W1可小于第二沟槽 28的第二宽度W2。由于第一沟槽27和第二沟槽28的宽度不同，因此形成在第一沟槽27 和第二沟槽28中的第一栅极30和第二栅极40也可具有不同的宽度。
[0036]可通过叠置两层或更多层绝缘膜形成层间介电膜21。如图所不，间隔件23可形成 在第一沟槽27和第二沟槽28的侧壁上，并且衬底10可设置在第一沟槽27和第二沟槽28 的底表面上，但是本发明主题的实施例不限于此。间隔件23可包括氮化物膜和氧氮化物膜 中的至少一个。与示出的实施例不同的是，间隔件23可为L形。在示出的实施例中，间隔 件23由单层形成，但本发明主题的实施例不限于此。相反，间隔件23可由多层形成。
[0037] 源极/漏极13可形成在第一栅电极3〇和第二栅电极40中的至少一侧的衬底1〇 中。
[0038] 第一栅电极3〇可形成在第一沟槽27中，第二栅电极40可形成在第二沟槽28中。 第一栅电极3〇和第二栅电极40可分别包括第一栅极绝缘膜31和第二栅极绝缘膜41以及 第一功能膜 36和第二功能膜46。第二栅极40可另外包括栅极金属49。
[0039] 第一栅电极30和第二栅电极40具有相同高度。然而，由于第一沟槽27的第一宽 度W1小于第二沟槽28的第二宽度W2,因此形成在第一区I上的第一沟槽27中的第一栅电 极30的第一宽度W1小于形成在第二区II上的第二沟槽28中的第二栅电极40的第二宽 度W2。因此，第一栅电极30下方的沟道区的长度W1可小于第二栅电极40下方的沟道区的 长度W2,并且第一栅电极30的阈值电压可小于第二栅电极40的阈值电压。
[0040]第一栅极绝缘膜31可适形于第一沟槽27的侧壁和底表面，并且第二栅极绝缘膜 41可适形于第二沟槽28的侧壁和底表面。由于第一栅极绝缘膜31和第二栅极绝缘膜41 是适形的，因此第一栅极绝缘膜31可在第一沟槽27中形成第三沟槽，第三沟槽小于第一沟 槽27,并且第二栅极绝缘膜41可在第二沟槽28中形成第四沟槽，第四沟槽小于第二沟槽 28〇
[0041]第一栅电极绝缘膜31和第二栅电极绝缘膜41可包括高k介电材料，其具有比二 氧化硅膜的介电常数更高的介电常数。例如，第一栅电极绝缘膜^和第二栅电极绝'缘膜41 可包括选自由HfSiON、iif〇2、Zr〇2、TaA、Ti〇2、SrTi0 5和（Ba，Sr)Ti05构成的组中的材料。 第一栅电极绝缘膜31和第二栅电极绝缘膜4丨可根据将要形成的目标装置的类型形成为合 适厚度。
[0042]第：功能膜、36和第二功能膜46可分别形成在第一栅极绝缘膜31和第二栅极绝 缘膜41上。详细地说，第一功能膜36可形成在第一沟槽27中的第一栅极绝缘膜31上以 填充第三沟槽。第二功能膜46可形成在第二沟槽28中的第二栅极绝缘膜41上，并适形于 第一沟槽28的侧壁和底表面。由于功能膜46是适形的，因此其可在第二沟槽 28中形成第 五沟槽，第五沟槽小于第四沟槽。第一功能膜36和第二功能膜妨可控制第一栅电极30和 第一栅电极40的功函数并且可确定晶体管是用作 N型晶体管还是用作p型晶体管。
[0043]第一功能膜36可包括第一功函数控制膜35和第一势垒金属膜37,并且第二功能 膜46可包括弟_功函数控制膜45和第二势全金属膜47。
[0044]第一功函数控制膜35可形成在第一沟槽2了中的第一栅极绝缘膜31上，并且可适 形于第一沟槽27的侧壁和底表面。第一势垒金属膜3?可形成在第一功函数控制膜35上。 详细地说，第一势垒金属膜37可形成为填充第三沟槽的空的空间。因此，在第一沟槽 27中 不再形成其它膜。第一功函数控制膜35可控制第一栅电极30的功函数，并且第一势垒金 属膜 37可保护第一功函数控制膜35。
[0045]第二功函数控制膜45可形成在第二沟槽28中的第二栅极绝缘膜41上，并且可适 形于第二沟槽28的侧壁和底表面。
[0046]第二势垒金属膜47可形成在第二功函数控制膜45上，并可适形于第二沟槽28的 侧壁和底表面。由于第二功函数控制膜45和第二势垒金属膜47均是适形的，因此第二功 能膜46可形成第五沟槽。
[0047]第二功函数控制膜45可控制第二栅电极40的功函数。第二势垒金属膜47可保 护第二功函数控制膜45,并可防止栅极金属49影响第二功函数控制膜47。
[0048]第一功函数控制膜35和第二功函数控制膜45可为N型功函数控制膜或P型功函 数控制膜。当第一功函数控制膜35和第二功函数控制膜45是N型功函数控制膜时，它们 可包括例如选自由1141、114111 &(：、11(：和1^8:1构成的组中的材料。
[0049]当第一功函数控制膜35和第二功函数控制膜45是P型功函数控制膜时，它们可 包括例如选自由Mo、Pd、Ru、Pt、TiN、WN、TaN、Ir、TaC、RuN和MoN构成的组中的材料。 [0050] 第一势垒金属膜37和第二势垒金属膜47可包括例如TiN。
[0051]栅极金属49可形成在第二势垒金属膜47上。详细地说，栅极金属49可形成在第 二势垒金属膜47上以填充第二沟槽28中的第五沟槽。栅极金属49可包括例如选自由铝 (A1)、钨（W)、金属碳化物、金属氮化物、金属硅化物、含 A1金属碳化物、含A1金属氮化物、含 A1金属化合物和含Si金属氮化物构成的组中的材料，但本发明主题的实施例不限于此。 [0052]第一栅电极30可不包括栅极金属。
[0053]下文中，将参照图1至图3描述本发明主题的一些实施例的特性。图2和图3示 出了本发明主题的一些实施例的特性。
[0054] 一在本发明主题中，形成在第一区〗上的第一棚电极加不包括棚极金属49。只有形 成在第二区Π 上的第二栅电极40才包括栅极金属49。
[0055]>栅极金属49由j氏电阻率材料制成，并可降低栅极的电阻率。然而，如果沟道区的 长度短（类似于图1所示的第一区I)，并且如果栅极金属形成在第一功能膜36上（类似于 第二区II)，则第一栅电极30的电阻率进一步增大。
[0056]图2是不出当第一区I的第一栅电极30包括栅极金属时和当第一区〗的第一栅 电极30不包括栅极金属时的第一栅电极3〇的一部分的电阻率的图。
[0057]参照图2,与第一区I的第一栅电极3〇包括栅极金属的情况相比，在第一栅电极 30不包括栅极金属的情况下，第一栅电极30的表面电阻率减低了超过大约5〇 %。栅极金 属可包括W。
[0058]表1示出了金属材料TiN和W的电阻率值。通常，TiN可用作势垒金属膜，并且 w 可用作栅极金属。
[0059] 表 1
[0060]
【权利要求】
1. 一种半导体器件，包括： 衬底； 第一栅电极，包括： 第一栅极绝缘膜，其具有位于所述衬底上的底部和从所述底部延伸出并远离所述衬底 的侧壁部分，从而限定具有第一宽度的第一沟槽；以及 第一功能膜，其填充所述第一沟槽；以及 第二栅电极，包括： 第二栅极绝缘膜，其具有位于所述衬底上的底部和从所述底部延伸出的侧壁部分，从 而限定具有第二宽度的第二沟槽，所述第二宽度与所述第一宽度不同； 第二功能膜，其适形于所述第二沟槽中的所述第二栅极绝缘膜，并限定第三沟槽；以及 金属区，其在所述第三沟槽中。
2. 根据权利要求1所述的半导体器件，其中所述第一宽度小于所述第二宽度。
3. 根据权利要求1所述的半导体器件， 其中所述第一功能膜包括第一功函数控制膜和所述第一功函数控制膜上的第一势垒 膜，所述第一功函数控制膜适形于所述第一沟槽中的所述第一栅极绝缘层的侧壁和底部； 并且 其中所述第二功能膜包括第二功函数控制膜和所述第二功函数控制膜上的第二势垒 膜。
4. 根据权利要求3所述的半导体器件， 其中所述第一功能膜还包括第三功函数控制膜；并且 其中所述第二功能膜还包括第四功函数控制膜。
5. 根据权利要求4所述的半导体器件，其中所述第一功函数控制膜和所述第二功函数 控制膜是N型功函数控制膜，并且其中所述第三功函数控制膜和所述第四功函数控制膜是 P型功函数控制膜。
6. 根据权利要求3所述的半导体器件，其中所述第一势垒膜包括氮化钛。
7. 根据权利要求6所述的半导体器件，其中所述金属区包括钨。
8. 根据权利要求1所述的半导体器件，还包括位于所述衬底上的第一鳍部和第二鳍 部，其中所述第一栅电极和所述第二栅电极的对应的一个布置在所述第一鳍部和所述第二 鳍部的对应的一个上。
9. 根据权利要求1所述的半导体器件，其中所述第一栅电极和所述第二栅电极具有相 同高度。
10. 根据权利要求1所述的半导体器件，其中所述第一栅电极和所述第二栅电极分别 设置在单元阵列区和外围电路区中。
11. 一种半导体器件的制造方法，包括步骤： 在衬底上形成层间介电膜，所述衬底上包括具有第一宽度的第一伪栅电极和具有第二 宽度的第二伪栅电极，所述第二宽度与所述第一宽度不同，所述层间介电膜覆盖所述第一 伪栅电极的侧表面和所述第二伪栅电极的侧表面； 通过去除所述第一伪栅电极和所述第二伪栅电极形成第一沟槽和第二沟槽； 在所述第一沟槽和所述第二沟槽中形成第一栅极绝缘膜和第二栅极绝缘膜； 分别在所述第一栅极绝缘膜和所述第二栅极绝缘膜上形成第一功能膜和第二功能膜， 所述第一功能膜控制功函数并填充所述第一沟槽，所述第二功能膜控制功函数并适形于所 述第二栅极绝缘膜以限定第三沟槽；以及 在所述第三沟槽中的所述第二功能膜上形成金属区。
12. 根据权利要求11所述的方法，其中所述第一功能膜包括第一功函数控制膜和所述 第一功函数控制膜上的第一势垒金属膜，所述第一功函数控制膜适形于所述第一栅极绝缘 膜的侧壁和底部，并且其中所述第二功能膜包括第二功函数控制膜和所述第二功函数控制 膜上的第二势垒金属膜。
13. 根据权利要求12所述的方法，其中从所述衬底的顶表面至所述第一势垒金属膜的 顶表面的距离等于从所述衬底的顶表面至所述金属区的顶表面的距离。
14. 根据权利要求12所述的方法，其中所述第一势垒金属膜和所述第二势垒金属膜包 括氮化钛。
15. 根据权利要求11所述的方法，其中所述第一宽度小于所述第二宽度。
16. 根据权利要求11所述的方法，其中所述第一功能膜还包括第三功函数控制膜，并 且其中所述第二功能膜还包括第四功函数控制膜。
17. -种半导体器件，包括： 衬底； 设置在所述衬底上的第一鳍式晶体管；以及 设置在所述衬底上的第二鳍式晶体管， 所述第一鳍式晶体管包括： 从所述衬底突出的第一半导体鳍部； 与所述第一半导体鳍部交叉的第一栅电极；以及 在所述第一栅电极的相对两侧上的第一源极/漏极区， 所述第一栅电极包括： 第一栅极绝缘膜，其具有底部和侧壁部分，所述第一栅极绝缘膜的底部设置在所述衬 底上并适形于所述第一半导体鳍部，所述第一栅极绝缘膜的侧壁部分从所述第一栅极绝缘 膜的底部延伸并远离所述衬底； 至少一个第一功函数控制膜，其适形于所述第一栅极绝缘膜的底部和侧壁部分；以及 第一势垒膜，其填充由所述至少一个第一功函数控制膜限定的第一沟槽， 所述第二鳍式晶体管包括： 从所述衬底延伸出第二半导体鳍部； 与所述第二半导体鳍部交叉的第二栅电极；以及 在所述第二栅电极的相对两侧上第二源极/漏极区， 所述第二栅电极包括： 第二栅极绝缘膜，其具有底部和侧壁部分，所述第二栅极绝缘膜的底部设置在所述衬 底上并适形于所述第二半导体鳍部，所述第二栅极绝缘膜的侧壁部分从所述第二栅极绝缘 膜的底部延伸并远离所述衬底； 至少一个第二功函数控制膜，其适形于所述第二栅极绝缘膜的底部和侧壁部分； 第二势垒膜，其适形于所述至少一个第二功函数控制膜；以及 金属区，其填充由所述第二势垒膜限定的沟槽。
18. 根据权利要求17所述的半导体器件，其中所述第二栅电极比所述第一栅电极更 宽。
19. 根据权利要求17所述的半导体器件，其中所述至少一个第一功函数控制膜包括多 个第一功函数控制膜，并且其中所述至少一个第二功函数控制膜包括多个第二功函数控制 膜。
20. 根据权利要求17所述的半导体器件，其中所述第一鳍式晶体管和所述第二鳍式晶 体管分别设置在单元阵列区和外围电路区中。
【文档编号】H01L29/78GK104241367SQ201410232888
【公开日】2014年12月24日 申请日期:2014年5月29日 优先权日:2013年6月24日
【发明者】李惠兰, 姜尚范, 金宰中, 朴文圭, 宋在烈, 李浚熙, 河龙湖, 玄尚镇 申请人:三星电子株式会社