具有复合中心的半导体器件和制造方法
【专利摘要】本发明的实施例涉及具有复合中心的半导体器件和制造方法。一种半导体器件包括具有同一导电类型的一个或多个杂质区的半导体部分。第一电极结构电连接到所述半导体部分的单元区域中的一个或多个杂质区。至少在围绕所述单元区域的边缘区域中，所述半导体部分的复合中心密度高于在所述单元区域的有源部分中的复合中心密度。
【专利说明】具有复合中心的半导体器件和制造方法
【技术领域】
[0001]本申请涉及半导体【技术领域】，更具体地涉及具有复合中心的半导体器件和制造方法。
【背景技术】
[0002]在功率半导体器件的导电状态下，场效应晶体管的正向偏置功率二极管或正向偏置体二极管将电荷载流子注入到漂移层中。当Pn结变成阻挡状态时，这些电荷载流子耗尽并且引发恢复电流，该恢复电流影响半导体器件的动态切换损耗。一些方法提供将钼杂质引入到漂移层中，以通过降低电荷载流子寿命来减少反向恢复电荷Qrr。期望改善晶体管参数。
【发明内容】
[0003]根据一个实施例，半导体器件包括具有同一导电类型的一个或多个杂质区的半导体部分。第一电极结构电连接到半导体部分的单元区域中的一个或多个杂质区。至少在围绕单元区域的边缘区域中，半导体部分中的复合中心密度高于单元区域的有源部分中的复合中心密度。
[0004]根据另一实施例，半导体器件包括具有晶格空位和在晶格空位处聚集的金属复合元素原子的半导体部分。至少在半导体部分的一部分中，晶格空位的密度超过1013cm_3。
[0005]另一实施例涉及一种制造半导体器件的方法。在半导体衬底的至少部分中产生晶格空位，其中晶格空位的密度超过1013cm_3。在产生晶格空位之后且在施加使晶格空位退火的热预算之前，将金属复合元素的原子引入到半导体衬底中。
[0006]另一实施例涉及制造半导体器件的另一方法。提供辅助掩膜覆盖单元区域的至少一部分并且露出在半导体衬底中包括的半导体裸片的至少边缘区域。边缘区域围绕单元区域。复合中心设置在由辅助掩膜露出的半导体衬底部分中。
[0007]通过阅读下面的详细描述以及查看附图，本领域技术人员将认识到附加特征和优势。
【专利附图】
【附图说明】
[0008]包括附图以提供对本发明的进一步理解，并且将附图结合到本说明书中并且构成本说明书的一部分。附图图示本发明的实施例并且与描述一起用于说明本发明的原理。本发明的其它实施例和预期的优势将被容易地认识到，因为通过参照下面的详细描述它们变得更好理解。
[0009]图1是根据在边缘区域中提供更高复合中心密度的一个实施例的半导体部分的截面的示意性剖视图。
[0010]图2A是根据提供在边缘区域中具有增加的复合中心密度的半导体二极管的实施例的半导体部分的一部分的示意性剖视图。
[0011]图2B是根据提供在边缘区域中具有增加的复合中心密度的IGFET(绝缘栅场效应晶体管)的实施例的半导体部分的一部分的示意性剖视图。
[0012]图2C是根据提供在边缘区域中具有增加的复合中心密度的IGBT(绝缘栅双极晶体管)的实施例的半导体部分的一部分的示意性剖视图。
[0013]图3示出图示根据一个实施例的垂直复合中心密度分布的示意图。
[0014]图4是根据在单元区域的非有源部分中提供增加的复合中心密度的实施例的半导体器件的示意性平面剖视图。
[0015]图5是根据提供接触槽和接触区的实施例的具有增加的晶格空位密度的半导体器件的一部分的示意性剖视图。
[0016]图6A是根据另一实施例的具有增加的晶格空位密度的半导体二极管的一部分的示意性剖视图。
[0017]图6B是根据另一实施例的具有增加的晶格空位密度的超结IGFET的一部分的示意性剖视图。
[0018]图6C是根据另一实施例的具有增加的晶格空位密度的超结IGBT的一部分的示意性首lJ视图。
[0019]图6D是根据另一实施例的具有增加晶格空位密度的垂直IGFET的一部分的示意性剖视图，晶格空位聚集金属复合元素的原子。
[0020]图7A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意性剖视图，该方法通过在形成接触槽之后在氮气氛中进行退火来增加晶格空位密度。
[0021]图7B是在引入用于形成接触区的杂质之后图7A的半导体衬底的示意性剖视图。
[0022]图7C是在用于对注入损伤进行退火的RTP(快速热工艺)之后图7B的半导体衬底的示意性剖视图。
[0023]图7D是在引入金属复合元素的原子之后图7C的半导体衬底的示意性剖视图。
[0024]图7E是根据图7A至图7D所示方法制造的半导体器件的示意性剖视图。
[0025]图8A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意性剖视图，该方法在提供接触槽之后的阶段中在注入接触区域之前提供晶格空位。
[0026]图SB是在产生晶格空位的工艺中在接触槽的侧壁上提供杂质掩膜之后图8A的半导体衬底的示意性剖视图。
[0027]图SC是在使用杂质掩膜注入接触区之后图SC的半导体衬底的示意性剖视图。
[0028]图8D是在引入金属复合元素的原子之后图SC的半导体衬底的示意性剖视图。
[0029]图9A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意性剖视图，该方法在刻蚀单元沟槽之后在边缘区域中增加晶格空位密度。
[0030]图9B是在使用注入掩膜向边缘区域中注入期间图9A的半导体衬底的示意性剖视图。
[0031]图9C是在使用图9B的注入掩膜引入惰性气体原子之后图9B的半导体衬底的示意性剖视图。
[0032]图9D是根据图9A至图9C所示方法制造的半导体器件的示意性剖视图。
【具体实施方式】
[0033]在下面的详细描述中，参照附图，附图形成其一部分并且在附图中通过图示的方式示出了其中可以实施本发明的特定实施例。将理解到的是，在不脱离本发明的范围的情况下，可以利用其它实施例并且可以进行结构或逻辑上的改变。例如，可以结合其它实施例使用针对一个实施例图示或描述的特征，以产生又一个实施例。本发明旨在于包括这样的修改和变型。使用不应被视为限制所附权利要求的范围的特定语言描述示例。附图不按比例绘制并且仅用于图示目的。为清楚起见，如果不另外指出，则在不同附图中相同的元件由对应的参考标记标示。
[0034]术语“具有”、“包含”、“包括”、“含有”等是开放式的，并且这些术语指示所述结构、元件或特征的存在，但不排除附加的元件或特征。除非上下文另外清楚指出，冠词“一”、“一个”和“该”旨在于包括复数以及单数。
[0035]术语“电连接”描述电连接元件之间的持久低欧姆连接，例如有关元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括可以在电耦合元件之间提供适配于信号传输的一个或多个中间元件，例如可控制成在第一状态中临时提供低欧姆连接以及在第二状态中临时提供高欧姆电解耦合的元件。
[0036]附图通过邻近掺杂类型“η”或“p”指示或“ + ”图示相关掺杂浓度。例如，“η_”是指低于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”是指高于“η”掺杂区域的掺杂浓度的掺杂浓度。同一相关掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0037]图1示出具有半导体部分100的半导体器件500，该半导体部分100具有第一表面101和与第一表面101平行的第二表面102。半导体部分100由单晶半导体材料例如硅
(Si)提供。
[0038]第一表面101与第二表面102之间的距离可以为至少40 μ m，例如至少175 μ m。半导体部分100可以具有其中边缘长度在若干毫米范围内的矩形形状或其中直径为若干毫米的圆形形状。第一表面101和第二表面102的法线定义垂直方向，并且与法线方向正交并且与第一表面101和第二表面102平行的方向是横向方向。外部表面103相对于第一表面101和第二表面102是倾斜的，例如正交的，并且连接第一表面101和第二表面102。
[0039]至少一个杂质区110从第一表面101延伸到半导体部分100中。杂质区110中的每一个具有相同的导电类型，可以是η型或P型。杂质区110与设置在由第一表面101限定的一侧处的第一电极结构310电连接。第一电极结构310由导电材料例如金属、金属合金、金属化合物或重掺杂多晶硅提供。电介质结构220可以将第一电极结构310与杂质区110外部的半导体部分100的其它部分介电绝缘。
[0040]在半导体器件500的导电或正向偏置状态下，导通或正向电流在第一表面101和第二表面102之间以几乎垂直的方向流过杂质区110。
[0041]在半导体器件500是半导体二极管的情况下，杂质区110可以是重掺杂阳极或阴极区。在半导体器件500是IGFET或IGBT的情况下，杂质区110可以是晶体管结构的源极区。定位成与外部表面103最近的最外杂质区110的外边缘可以定义单元区域610的外边缘，在单元区域610中导态或正向电流在导电或正向偏置状态下占主导地位地流动。半导体部分100包括彼此形成至少第一 ρη结或/和与杂质区110形成至少第一 ρη结的其它掺杂区和层。
[0042]在围绕单元区域610并且直接邻接外表面103的边缘区域690中，连接到第一电极结构310且导态或正向电流以导电或正向偏置状态流过的杂质区110并不存在，并且不会电连接到第一电极结构310，或者出于其它原因而失去作用。仅导态或正向电流的极少部分在垂直方向上在边缘区域690中流动。
[0043]在单元区域610和边缘区域690之间的过渡区域650中，导态或正向电流密度可以在单元区域610和边缘区域690之间减少。等势线在单元区域610中与第一表面101和第二表面102几乎平行。在提供电场的横向调节(accommodat1n)的半导体器件500中，等势线在边缘区域690中沿着垂直方向占主导地位地延伸。
[0044]单元区域610可以包括例如在连接线的垂直突起中的具有功能杂质区110的有源部分和不具有任何杂质区110或具有非功能杂质区110的非有源部分。连接线可以连接晶体管结构的栅极电极和栅极焊盘或者可以连接到单元区域610内的读出(sense)晶体管、温度传感器或其它电结构。
[0045]至少在半导体部分100的边缘区域690中，复合中心190的密度高于单元区域610的有源部分中的密度。根据一个实施例，边缘区域690中的复合中心密度超过单元区域610的有源部分中的平均复合中心密度至少10倍例如至少上百倍。复合中心密度可以在半导体部分100的横向中心的方向上的边缘区域690中从高值开始逐步地减少，使得在单元区域610中复合中心密度在靠近边缘区域690的部分中的复合中心密度高于在中心部分的复合中心密度。
[0046]当半导体部分100中的第一 ρη结被正向偏置时，电荷载流子注入到半导体部分100的其它部分中。注入的电荷载流子中的一些扩散到边缘区域690中。当第一 ρη结从正向偏置状态切换到反向偏置状态时，先前扩散到边缘区域690中的电荷载流子不得不主要地通过最靠近边缘区域690和对应接触结构的杂质区110而耗尽。这些从边缘区域690耗尽的电荷载流子添加到从单元区域619耗尽的电荷载流子并且可以明显地增加朝向边缘区域690的单元区域610的外部部分中的电流密度。该电流密度随着增加的di/dt而增力口，使得在足够高的di/dt下，电流密度导致单元区域610的外部部分中局部增加的温度。
[0047]根据一些实施例，边缘区域690中的复合中心190增加在电荷载流子等离子体中电子和空穴的复合速率并且缩短电荷载流子寿命。所得到的较低电荷载流子扩散长度导致不得不通过靠近边缘区域690的单元区域610部分中的接触耗尽的较少空穴。作为结果，半导体器件500的变换和雪崩强度增加。由于在承载导态或正向电流的主导地位部分的单元区域610中缺乏复合中心190，该复合中心190也用作导通状态下的散射中心，所以复合中心190不会或仅很小程度地不利影响半导体器件500的导态或正向电阻。
[0048]复合中心190可以是晶格空位，其中在边缘区域690中晶格空位的密度高于在单元区域610中的密度。晶格空位可以是晶格畸变，例如固有晶格畸变或由替代半导体部分100的晶格原子且可以局部地改变晶格常数的附加元素原子导致的晶格畸变。晶格空位广泛地体现(embody)在取决于复合中心190的分布的器件参数的长期稳定性下导致的静止复合中心190。
[0049]根据其它一些实施例，晶格空位可能源于使用损伤颗粒的损伤注入，损伤颗粒例如氦(He)、氩(Ar)或氪(Kr)的惰性气体的例如电子、质子或原子。
[0050]另一实施例可以在加热步骤之后提供例如氧或碳的电惰性元素的原子的注入。在加热步骤期间，注入的原子可以形成产生晶格畸变的簇。可以在边缘区域690中针对单元区域610具有高选择性地提供晶格空位。
[0051]根据另一实施例，复合中心190至少部分地通过在晶格空位处聚集的金属复合元素原子体现。在硅晶格中，金属复合原子形成潜在的量子阱并且是高效复合中心。金属复合元素可以是在半导体材料的晶格中具有合适扩散特性的重金属。关于硅单晶，金属复合元素例如可以是钼(Pt)、钯(Pd)、钒(V)、铱(Ir)、铜(Cu)或金(Au)。根据一个实施例，金属复合元素为钼Pt。
[0052]通过注入的电惰性原子的簇或替代晶格中的半导体原子的附加元素(例如硅晶体中的锗(Ge))产生的晶格扰动，金属复合元素的原子往往在类似损伤注入产生的晶格畸变的晶格空位处聚集。主要静止的晶格空位190在特定温度条件下聚集(吸收和捕获)金属复合元素的高移动原子，使得空穴的扩散长度在边缘区域690中可以有效地减小，而不会不利地影响单元区域610中的电荷载流子迁移率。
[0053]在图2A中，半导体器件500是沿着第一表面101具有第二导电类型的阳极区IlOa的半导体二极管，阳极区IlOa作为图1的杂质区110的实施例。第一电极结构310电连接到阳极区110a、用作阳极电极并且与单元区域610中的重掺杂阳极区IlOa形成欧姆接触。电介质结构220可以形成将第一电极结构310与边缘区域690中的半导体部分100的其它导电结构介电绝缘。沿着与第一表面101平行的第二表面102，用作阴极层的重η掺杂杂质层130可以与用作阴极电极的第二电极结构320形成欧姆接触。
[0054]第一导电类型的漂移层120形成在阳极区IlOa与杂质层130之间并且具有低于杂质层130的平均净杂质浓度。漂移层120可以包括基座层128，基座层128直接邻接杂质层130。基座层128可以具有高于基座层外部的漂移层120部分且低于杂质层130的杂质浓度并且可以用作电场终止层。漂移层120的厚度和平均净杂质浓度确定半导体器件500的导态电阻和标称击穿电压。边缘区域690包含在比单元区域610更高的密度下的复合中心190。复合中心190可以是晶格空位或可以包括在晶格空位处聚集的金属复合元素的原子。在边缘区域690中复合中心190的浓度超过在单元区域610中复合中心的浓度至少10倍。
[0055]图2Β和图2C示出了基于晶体管单元的半导体器件500的部分。晶体管单元形成在半导体部分100的单元区域610中，该半导体部分100具有第一表面101和与第一表面101平行的第二表面102。单元沟槽结构可以从第一表面101延伸到半导体部分100中。单元沟槽结构可以包括栅极电极150和场电极160，栅极电极150和场电极160分别可以由重掺杂多晶硅形成。场电极160可以比栅极电极150更深地延伸到半导体部分110中。栅极电极150可以电耦合到半导体器件500的栅极端子或电耦合到集成在半导体器件500中的栅极驱动电路的输出端子。栅极电介质205将栅极电极150与第二导电类型的体区115介电耦合。场电极160可以不电连接到半导体器件500的其它元件并且可以浮置。根据其它一些实施例，场电极160可以电耦合到源极电极、栅极电极、集成在半导体器件500中的驱动电路的输出端子或半导体器件500的输入端子。
[0056]沟槽绝缘体结构170将场电极160与半导体部分100和栅极电极150绝缘。举例而言，沟槽绝缘体结构170可以由氧化硅、硅酸盐玻璃、氮化硅、氮氧化硅或其任意组合提供，该氧化硅可以是例如使用TEOS(正硅酸乙酯)作为前驱体材料热生长或沉积的。栅极电介质205可以是热生长的半导体氧化物或沉积的电介质材料，例如半导体氧化物例如氧化娃。其它电介质结构210可以将栅极电极150与第一电极结构310介电绝缘。
[0057]体区115可以在单元沟槽结构之间延伸，其中体区115的边缘可以基本调节成栅极电极150的边缘。在第一电极310和体区115之间,在半导体部分100中形成第一导电类型的源极区110b。重掺杂接触区117可以形成第一电极结构310与体区115之间的欧姆接触。接触结构307可以在相邻的源极区IlOb之间。
[0058]在半导体器件500的导电状态中导态电流流过的源极区IlOb唯一地提供在单元区域610内并且不存在于边缘区域690中。源极区IlOb体现图1中的杂质区110。
[0059]第一导电类型的漂移层120将体区115与第一导电类型的重掺杂杂质层130分隔开。在边缘区域690中，第二导电类型的结端接扩展195可以从第一表面101延伸到半导体部分100中。漂移层120可以包括基座层128，基座层128直接邻接杂质层130。基座层128可以具有高于基座层外部的漂移层120部分且低于杂质层的杂质浓度，并且可以用作电场终止层。
[0060]在围绕单元区域610且直接邻接外部表面103的边缘区域690中，复合中心190的密度高于至少单元区域610的有源部分中的密度，该复合中心190体现为具有或不具有聚集的金属复合兀素原子的晶格空位，该外部表面103连接第一表面101和第二表面102。复合中心190沿着与第一表面101和第二表面102垂直的垂直方向的分布可以是几乎均匀的、可以随着与第一表面101的增加的距离而减小或增加或者可以在与第一表面101和第二表面102 二者的一定距离处具有最大值。
[0061]根据所示实施例，单元区域610包括第一部分610a和第二部分610b，第一部分610a直接邻接边缘区域690，第二部分610b与边缘区域690有一定距离，并且复合中心190在边缘区域690和单元区域610的第一部分610a中的密度高于在第二部分610b中的密度。
[0062]图2B的半导体器件500是具有电连接到第二电极结构320的杂质层130的IGFET。
[0063]图2C的半导体器件500是在杂质层130和第二电极结构320之间具有第二导电类型的重掺杂集电极层140的IGBT。单元沟槽结构可以包括栅极电极150并且可以不提供有场电极160。
[0064]根据图3所示的实施例，复合中心密度P在与第一表面和第二表面的第一距离dm处具有局部最大值P max。复合中心密度P可以沿着与例如氧化层和金属电极的非半传导层的界面以及沿着ρη结具有其它局部最大值。第一距离可以落入具有厚度dz的半导体部分的垂直延伸的中间三分之一处。举例而言，复合中心190的垂直密度分布(分布曲线)198可以通过类似氧和碳的电惰性原子的注入深度来调节。其它实施例可以提供半导体部分100的至少一部分的外延生长，其中当外延工艺在最终器件中达到对应于第一距离dm的厚度时，可以进行测量用于局部地增加晶格空位的密度，例如在硅下置层上掩蔽生长锗硅晶体、掩蔽损伤注入或局部地损伤晶格的其它方法。晶格缺陷稍后可以利用金属复合元素的聚集原子修饰。
[0065]图4的半导体器件500包括单元区域610，该单元区域610具有有源部分611和非有源部分612，有源部分611具有低密度的复合中心190，非有源部分612具有高密度的复合中心190。举例而言，非有源部分612a、612b可以是不具有功能晶体管单元的单元区域610的部分，例如在连接线与读出单元、场电极或栅极电极的垂直突起中。非有源部分612可以是条带状的并且可以从边缘区域690延伸到单元区域610中，其中非有源部分612可以跨过单元区域610或在单元区域610内结束。在非有源部分612中的复合中心密度和在围绕单元区域610的边缘区域690中的复合中心密度可以基本相等。
[0066]图5示出了具有半导体部分100的半导体器件500，该半导体部分100包含具有同一导电类型的一个或多个接触区111。第一电极结构310电连接到一个或多个接触区111。例如，接触区111可以直接邻接半导体部分100的第一表面101来形成并且第一电极结构310可以直接邻接第一表面101。根据其它一些实施例，电介质结构220可以设置在第一电极结构310和半导体部分100之间并且接触结构307可以通过电介质结构220的开口来在第一电极结构310和接触区111之间延伸。接触结构307可以直接邻接第一表面101或可以延伸到半导体部分100中，其中接触区111沿着接触结构307的掩埋边缘形成。
[0067]至少在半导体部分100的一部分中，晶格空位的密度超过1013cm_3，例如至少5X 113CnT3或至少1014cm_3，这明显高于指定用于高电压功率半导体器件例如HV-M0SFET(高电压金属氧化物半导体场效应晶体管)的制造的半导体晶片中晶格空位的典型密度。晶格空位可以源自特定的热处理例如氮气氛中的RTP或者使用添加到气体气氛的盐酸(HCl)的高温氧化步骤。
[0068]此外，半导体部分100包含金属复合兀素191的原子。金属复合兀素在半导体部分100的半导体材料的带隙中提供量子力学状态。金属复合元素191的原子是相应半导体材料中例如硅晶体中的空穴和电子的高效复合中心。金属复合元素可以是在相应半导体晶体中具有合适扩散特性的重金属。举例而言，金属复合元素包括钼(Pt)、钯(Pd)、钒(V)、铱(Ir)和金(Au)，并且半导体材料可以是硅。
[0069]金属复合元素191的原子中的至少一些原子可以在静止的晶格空位中的一些晶格空位处聚集(吸收并捕获)。作为结果，晶格空位的存在在更短扩散时间导致半导体部分100的半导体材料中更大量的金属复合元素191的原子。可以减少将金属复合元素191的原子扩散到包含该原子的源以外所需的热预算，使得可以明显降低施加到接触区111的总温度预算。作为结果，接触区111的轮廓保持良好限定有陡峭的杂质浓度梯度，使得可以避免阈值电压的偏移和单脉冲雪崩能力的降低。接触区111中的高杂质浓度也确保半导体器件500不太容易闭锁事件。
[0070]根据一个实施例，晶格空位的密度在边缘区域中比单元区域的在由边缘区域围绕的至少部分中更高。作为结果，一个或多个金属复合元素的原子的密度在边缘区域中比在单元区域中更高。金属复合原子局部地减少扩散长度，使得在变换情况中必需耗尽的电荷载流子的数目可以由于增加的载流子复合而明显减少。
[0071]根据图6A，半导体器件500是具有形成图5中的接触区111的单一阳极区Illa的半导体二极管。半导体部分100中的阳极区Illa可以直接邻接第一表面101。第一电极结构310直接邻接阳极区Illa并形成阳极电极。第一导电类型的重掺杂杂质层130直接邻接与第一表面101平行的第二表面102并且提供阴极区。电连接到杂质层130的第二电极结构320提供阴极电极。第一导电类型的漂移区120将阳极区Illa与杂质层130分隔开。
[0072]半导体部分100包括利用一个或多个金属复合元素191例如钼(Pt)的原子修饰的晶格空位，这减少在正向模式中通过阳极区Illa和漂移层120之间的正向偏置的ρη结注入的电荷等离子体。
[0073]图6B涉及具有超结结构的超结IGFET，该超结结构包括交替布置在半导体部分100的漂移区120中的第一导电类型的第一列121和第二导电类型的第二列122。第一列121和第二列122可以是条带状的,具有在横截面平面中的第一横向延伸,该第一横向延伸明显落在与该横截面平面垂直的第二横向延伸下方。根据其它一些实施例，至少第一列121或第二列122可以具有矩形，例如具有或不具有圆化拐角的方形侧横截面区域或基本圆形横截面。
[0074]第二列122可以与在半导体部分100的第一表面101与第二列122之间的第二列122的垂直突起中形成的同一导电类型的体区115连接。体区115将第一列121与第一导电类型的源极区110分隔开。栅极电介质205将体区115与栅极电极150介电耦合，栅极电极150可以在半导体部分100外部。第二导电类型的重掺杂接触区Illb提供接触结构307至第一电极结构310与体区115之间的欧姆接触。
[0075]可以具有比第一列121更高或更低的杂质浓度的基座层128可以设置在第二列122与杂质层130之间，杂质层130沿着与第一表面101平行的第二表面102直接邻接第二电极结构320。一个或多个金属复合元素191的原子聚集在半导体部分100中的晶格空位处。金属复合元素191的原子的密度为至少1013cnT3，例如至少5 X 113CnT3或至少1014cnT3。由于比较低的热预算足以使金属复合元素191的原子扩散到静止晶格空位，所以接触区Illb的垂直和横向杂质分布可以保持陡峭。
[0076]图6C的半导体器件500是在杂质层130与第二电极结构320之间具有第二导电类型的集电极层140的IGBT。集电极层140可以是连续层或可以包括第一导电类型的岛状物。
[0077]图6D不出了具有第一表面101和与第一表面101平行的第二表面102的半导体部分100。单元沟槽结构从第一表面101延伸到半导体部分100中。单元沟槽结构可以包括栅极电极150和场电极160，其中场电极160可以比栅极电极150更深地延伸到半导体部分110中。单元沟槽结构块可以比形成在相邻单元沟槽结构之间的半导体台面更宽。
[0078]栅极电介质205将栅极电极150与第二导电类型的体区115介电耦合。场电极160可以不与半导体器件500的其它元件电连接并且可以是浮置的。根据其它一些实施例，场电极160可以电耦合到源极电极、栅极电极、集成在半导体器件500中的驱动电路的输出端子或半导体器件500的输入端子。
[0079]沟槽绝缘体结构170将场电极160与半导体部分100和栅极电极150绝缘。举例而言，沟槽绝缘体结构170可以由氧化硅、硅酸盐玻璃、氮化硅、氮氧化硅或其任意组合提供，该氧化硅可以是例如使用TEOS作为前驱体材料来热生长或沉积的。栅极电介质205可以是热生长的半导体氧化物或沉积的电介质材料例如氧化硅。另一电介质结构210可以将栅极电极150与第一电极结构310介电绝缘。
[0080]体区115可以在单元沟槽结构之间延伸，其中体区115的边缘可以近似调节至栅极电极150的边缘。在第一电极310与体区115之间，第一导电类型的源极区IlOb形成在半导体部分100中。重掺杂接触区117可以形成第一电极结构310与体区115之间的欧姆接触。接触结构307可以在相邻的源极区IlOb之间。在半导体器件500的导电状态中导态电流流过的源极区IlOb唯一地提供在单元区域610内并且在边缘区域690中不存在。
[0081]第一导电类型的漂移层120将体区115与第一导电类型的重掺杂杂质层130分隔开。在边缘区域690中，第二导电类型的结端接扩展195可以从第一表面101延伸到半导体部分100中。漂移层120可以包括基座层128，基座层128直接邻接杂质层130。基座层128可以具有高于基座层外部的漂移层120部分且低于杂质层130的杂质浓度，并且可以用作电场终止层。
[0082]半导体部分100包含晶格空位和至少部分地在晶格空位的一些处聚集的金属复合元素的原子，其中至少在半导体部分的一部分中，晶格空位的密度超过1013cm_3。根据一个实施例，晶格空位的相关密度为至少5X 1013cm_3，例如至少1014cm_3，并且可以达到范围从118CnT3 到 119CnT3 的值。
[0083]复合中心190沿着与第一表面101和第二表面102正交的垂直方向的分布可以近似均匀、可以随着与第一表面101增加的距离而减小或增加或者可以在与第一表面101和第二表面102的一定距离处具有最大值。
[0084]图7A至图7D涉及使用在用于在硅晶格中产生晶格空位的注入的上下文中提供的RTP(快速热工艺)制造半导体器件的方法。图7A示出了形成在半导体衬底中的多个半导体裸片500a之一的一部分。半导体衬底是晶片，例如单晶硅晶片。在所述部分外部，半导体裸片500a可以包括其它掺杂和未掺杂部分、外延半导体层和先前制造的绝缘结构。半导体裸片500a包括在单元区域610和围绕单元区域610的边缘区域690 二者中的第一导电类型的漂移层120。单元沟槽结构设置在半导体部分100中，其中形成在边缘区域690中的单元沟槽结构可以比在单元区域610中的单元沟槽结构更宽并且可以更深地延伸到漂移层120中。单元沟槽结构可以具有基本垂直的侧壁并且可以以一些微米的间距均匀间隔开。单元沟槽结构可以比单元沟槽结构之间的半导体部分100的台面部分更宽。单元沟槽结构包括场电极160和栅极电极150。绝缘结构170将场电极160与栅极电极150和漂移层120介电绝缘。栅极电介质205可以将栅极电极150与第二导电类型的体区115、115a分隔开。体区115、115a可以在相邻的单元沟槽结构之间延伸。与半导体部分的第一表面101远离的体区115、115a的掩埋边缘可以与栅极电极150的掩埋边缘对准。源极阱可以形成在单元区域610的体区115与第一表面101之间。源极阱不存在于边缘区域690中。
[0085]由一种或多种电介质材料形成的电介质层220设置在第一表面101上，并且通过光刻装置构图，使得电介质层220中的开口 202露出单元区域610中源极阱的至少中心部分。中心部分可以具有与两个相邻单元沟槽结构大致相等的距离。在边缘区域690中，可以露出体区115a或场电极160的一个或多个。使用构图的电介质层220作为刻蚀掩膜,可以刻蚀接触槽305通过源极阱到达半导体部分100中。
[0086]图7A示出了接触槽305，其可以达到或延伸到体区115和115a中。在单元区域610中，从每个源极阱，可以在接触槽305的相对侧上形成两个源极区110。可以通过电介质层220的开口 202引入第二导电类型的杂质724。
[0087]图7B示出了由引入的杂质形成的接触区111b。接触区Illb具有比体区115更高的杂质浓度。例如，接触区Illb中的平均净杂质浓度可以比体区115中的净杂质浓度高至少十倍。根据一个实施例，接触区115中的最大杂质浓度可以大于1019cnT3。体接触区Illb提供与体区115的低欧姆接触并且减少闭锁效应的风险。
[0088]为了激活注入的杂质，回火步骤对半导体材料的晶格中的损伤进行退火并且集成晶格中的杂质原子。根据一个实施例，通过氮气氛中的RTP提供针对注入的退火，这导致在娃晶格中形成晶格空位。
[0089]图7C示出了所产生的在半导体部分100中的晶格空位190。晶格空位的密度超过至少1013cm_3。根据一个实施例，晶格空位的相关密度为至少5X 1013cm_3，例如至少1014cm_3，并且可以达到范围从118CnT3到119CnT3范围内的值。
[0090]将金属复合元素的原子引入到半导体部分100中。在此阶段，还没有明显的热预算施加到半导体衬底500a，从而晶格空位190没有被退火并且仍存在于半导体部分100中。例如，将杂质源与半导体部分100的露出部位接触，其中杂质源包含金属复合元素例如钼(Pt) (Pd)、.凡(V)、铱(Ir)或金(Au)的原子。
[0091]根据其它一些实施例，可以通过电介质层220的开口将相应的金属复合元素的原子或离子注入到半导体部分100中。另一实施例可以提供沉积包含金属复合元素的一个或多个层。可以对沉积的层进行回火使得沉积层的材料与半导体裸片550a的硅材料相互反应并形成例如PtSi的金属半导体化合物。根据另一实施例，通过在450°C和500°C之间的温度下对包括或包含钼(Pt)的沉积层进行回火，在半导体裸片500a的露出表面上形成分层的硅化钼结构700。
[0092]然后可以在至少750°C的温度下对半导体裸片500a进行回火，使得钼原子或离子从硅化钼结构700扩散到半导体部分100中。
[0093]如图7D所示，钼原子或离子中的至少一些聚集在晶格空位190处。所聚集的钼或另一金属复合元素的原子191是静止的、可以均匀分布在半导体部分100的半导体材料中并且是降低电荷载流子寿命和提高雪崩和变换强度的高效复合中心。可以去除包含金属复合元素的原子的层或通过其它金属接触层替换该层。
[0094]图7E示出了由上述方法得到的半导体器件500的一部分，其中金属硅化物层308形成在第一电极结构310与源极区110和接触区Illb之间。该方法修改被提供用于激活先前的注入的RTP，以便增加晶格空位的密度，晶格空位用于聚集金属复合元素的原子191。
[0095]图8A至图8D描绘了在用于形成接触区Illb的注入之前的晶格空位。关于图8A，参照对图7A的描述。
[0096]在形成接触槽305之后，在包含盐酸(HCl)的气体气氛中执行高温工艺，以形成晶格空位190。高温工艺可以在包含盐酸(HCl)的惰性气体气氛中执行。根据所示实施例,高温工艺是在接触槽305的露出部分上形成氧化层的氧化工艺。稍后可以去除氧化层。根据实施例，可以通过间隔物刻蚀，例如通过RIE (反应离子束刻蚀)，从生长的氧化层形成杂质掩膜301。
[0097]图8B示出了覆盖接触槽305的侧壁并露出接触槽305的底部的杂质掩膜301。作为在存在盐酸(HCl)情况下的高温工艺的结果，在半导体部分100中形成晶格空位190。
[0098]使用电介质层220和杂质掩膜301作为组合杂质掩膜，通过接触槽305的露出底部将第二导电类型的杂质724引入例如注入到半导体部分100中，其中杂质掩膜301避免源极区110的反向掺杂。
[0099]图SC示出了所得到的接触区111b。在此阶段，还没有明显的热预算施加到半导体衬底500a，从而晶格空位190不被退火并且仍存在于半导体部分100中。例如通过在接触槽305的露出部分上形成硅化钼层700并且在钼的扩散温度下对硅化钼层进行回火，可以去除杂质掩膜301并且将金属复合元素的原子扩散到半导体部分100中。图SC的晶格空位190捕获钼原子中的一些。
[0100]图8D示出了硅化钼层700和在晶格空位处聚集的金属复合元素的原子191。
[0101]图9A至图9D涉及提高局部增加数量的复合中心的方法。使用刻蚀掩膜241，将栅极沟槽105a和端接沟槽105b从第一表面100刻蚀到半导体衬底500a中，半导体衬底500a例如为单晶硅晶片，该单晶硅晶片具有沿着与第一表面101平行的第二表面102的第一导电类型的重掺杂杂质层130和在第一表面101与杂质层130之间的第一导电类型的低掺杂漂移层120。
[0102]图9A示出了在半导体裸片的单元区域610中的单元槽105a和在围绕单元区域610的边缘区域690中的端接沟槽105b。漂移层120可以包括邻接杂质层130的低掺杂部分以及在第一表面101与低掺杂部分之间的更重掺杂部分。栅极槽105a和端接沟槽105b在漂移层120中结束。在单元区域610中，单元槽105a可以比单元槽105a之间的半导体部分100的台面部分更宽。
[0103]在第一表面101上提供辅助掩膜242。辅助掩膜242可以是布置在第一表面101上的隔膜/面板并至少覆盖直接邻接切口区域的边缘区域690的外部部分和单元区域610的有源部分，在单片化工艺过程中沿着所述切口区域分隔开半导体衬底500a的半导体裸片。辅助掩膜242露出边缘区域690的内部部分和直接邻接端接沟槽105b的相应半导体裸片的部分，该内部部分邻接单元区域610并且包括一个或多个端接沟槽105b。使用辅助掩膜242作为注入掩膜，第二导电类型的杂质724通过端接沟槽105的底部和第一表面101的露出部位注入到半导体衬底500a中。
[0104]图9B示出了在由辅助掩膜242露出的边缘区域690部分中的沿着第一表面101的第一注入区195a和在端接沟槽105b的底部处的第二注入区196a。
[0105]第二次使用辅助掩膜242，执行损伤注入，例如高能量注入惰性气体的原子或像氧或碳的电惰性元素的原子。一个实施例提供高注入剂量下的氩(Ar)原子注入。
[0106]图9C示出了所产生的由高注入剂量下的氩(Ar)原子注入产生的晶格空位190的稳定和静止的缺陷簇。使用例如上述方法之一，可以将例如钼之类的金属复合元素原子扩散到半导体衬底500a中。
[0107]图9D涉及在图9C的晶格空位190处聚集有一个或多个金属复合元素191的原子的最终半导体器件500的半导体部分100。所施加的热预算形成从图9B的第一注入区195a的横向端接扩展195以及从图9B的第二注入区196a的电场成形区196。图9B的端接沟槽105b可以填充有电介质材料以形成端接沟槽240。关于单元区域610中的晶体管单元，参照前面附图的描述。
[0108]该方法以相对低的工艺复杂度并且在无需其它掩膜处理的情况下提供增强的变换强度，而不会不利地影响有关半导体器件的导态特性。由于在形成接触区之后仅需要和施加低热预算，所以接触区中的杂质浓度保持为高，并且提供与体区的低接触电阻使得可以保留高雪崩强度。
[0109]制造半导体器件的方法包括提供辅助掩膜，该辅助掩膜覆盖包括在半导体衬底中的半导体裸片的单元区域的至少一部分并且露出边缘区域的至少一部分，其中边缘区域围绕单元区域。该方法进一步包括在由辅助掩膜露出的半导体衬底部分中产生复合中心。
[0110]产生复合中心可以包括引入金属复合元素的原子以在由辅助掩膜露出的部分中提供金属复合中心。在提供辅助掩膜之前，可以将接触槽引入到半导体裸片中。金属复合元素的原子可以通过接触槽引入到半导体裸片中。在引入金属复合元素的原子之后，可以在接触槽中提供接触结构。
[0111]可以在由辅助掩膜露出的半导体裸片部分中产生晶格空位以产生非金属复合中心。金属复合元素的原子可以在产生晶格空位之后引入到半导体裸片中。产生晶格空位可以包括使用辅助掩膜作为杂质掩膜将损伤颗粒注入到半导体裸片的露出部分中。备选地或附加地，产生晶格空位可以包括使用辅助掩膜作为杂质掩膜，将电惰性元素的原子注入到半导体裸片的露出部分中。附加地或备选地，产生晶格空位可以包括通过引入附加元素局部地改变半导体衬底中的晶格常数，该附加元素的原子适配于结合在半导体衬底的晶格位置处。
[0112]尽管这里已经图示和描述了特定实施例，但本领域普通技术人员将认识到的是，在不脱离本发明范围的情况下，各种各样的备选和/或等同实现方案可以替代所示和描述的特定实施例。本申请旨在于覆盖这里论述的特定实施例的任何调整或变型。因此，本发明旨在于仅受权利要求及其等同方案的限制。
【权利要求】
1.一种半导体器件,包括: 半导体部分，所述半导体部分包括同一导电类型的一个或多个杂质区；以及 第一电极结构，所述第一电极结构电连接到所述半导体部分的单元区域中的所述一个或多个杂质区，其中 复合中心密度至少在围绕所述单元区域的边缘区域中高于在所述单元区域的有源部分中。
2.根据权利要求1所述的半导体器件，其中 所述杂质区对应于第一导电类型的源极区，并且所述半导体部分进一步包括所述第一导电类型的漂移区和互补的第二导电类型的体区，在所述单元区域中所述体区将所述源极区与所述漂移区分隔开。
3.根据权利要求1所述的半导体器件，其中 晶格空位的密度在所述边缘区域中高于在所述单元区域中。
4.根据权利要求1所述的半导体器件，其中 金属复合元素的原子的密度在所述边缘区域中高于在所述单元区域中。
5.根据权利要求1所述的半导体器件，其中 晶格空位的密度在所述边缘区域中高于在所述单元区域中，并且金属复合元素的原子的密度在所述边缘区域中高于在所述单元区域中，所述金属复合元素的原子中的一些原子在所述晶格空位中的一些晶格空位处聚集。
6.根据权利要求1所述的半导体器件，其中 所述半导体部分的边缘区域中的复合中心密度超过在所述单元区域中的复合中心密度至少十倍。
7.根据权利要求1所述的半导体器件，其中 损伤颗粒的密度在所述边缘区域中高于在所述单元区域中。
8.根据权利要求1所述的半导体器件，其中 选自包括氧和碳的组的电惰性元素的原子的密度在所述边缘区域中高于在所述单元区域中。
9.根据权利要求1所述的半导体器件，其中 由变化的晶格常数导致的晶格畸变的密度在所述边缘区域中高于在所述单元区域中。
10.根据权利要求1所述的半导体器件，其中 适配于替代所述半导体部分的晶格原子的附加元素原子的密度在所述边缘区域中高于在所述单元区域中。
11.根据权利要求1所述的半导体器件，其中 所述复合中心密度沿着垂直于所述半导体部分的第一表面的垂直方向的分布在所述第一表面和与所述第一表面平行的第二表面之间距离的中间三分之一中具有最大值，所述半导体部分的第一表面朝向所述第一电极结构。
12.—种半导体器件,包括: 半导体部分，所述半导体部分包含晶格空位和至少部分地在所述晶格空位中的一些晶格空位处聚集的金属复合元素原子，其中至少在所述半导体部分的一部分中的所述晶格空位的密度超过1013cm_3。
13.根据权利要求12所述的半导体器件，包括: 在所述半导体部分中的同一导电类型的一个或多个接触区，其中 第一电极结构电连接到单元区域中的所述一个或多个接触区，并且 晶格空位的密度在围绕所述单元区域的边缘区域中高于在所述单元区域中。
14.一种制造半导体器件的方法，包括: 在半导体衬底的至少部分中产生晶格空位，其中所述晶格空位的密度超过1013cnT3，以及 在施加对所述晶格空位进行退火的热负荷之前，将金属复合元素的原子引入到包括晶格空位的所述半导体衬底中。
15.根据权利要求14所述的方法，其中 产生所述晶格空位包括在氮气氛中执行快速热退火。
16.根据权利要求14所述的方法，其中 产生所述晶格空位包括在注入杂质以形成接触区之后执行快速热退火，其中在所述快速热退火期间对由所述注入引发的晶格损伤进行退火。
17.根据权利要求14所述的方法，其中 产生所述晶格空位包括在包含盐酸(HCl)的惰性气体气氛中执行高温工艺。
18.根据权利要求14所述的方法，其中 所述高温工艺包括在存在盐酸(HCl)情况下的氧化工艺和在引入所述杂质之前执行的所述氧化工艺。
19.根据权利要求18所述的方法，包括: 提供杂质掩膜，所述杂质掩膜覆盖接触槽的侧壁并且使得从通过所述氧化工艺产生的氧化层露出所述接触槽的底部，以及 通过所述杂质掩膜的开口注入用于形成接触区的杂质。
20.根据权利要求14所述的方法，包括: 提供注入掩膜，所述注入掩膜覆盖包括在所述半导体衬底中的半导体裸片的单元区域的至少一部分并且露出围绕所述单元区域的边缘区域的至少一部分，以及 将损伤颗粒注入到所述半导体裸片的露出部分中，用于产生所述晶格空位。
21.一种制造半导体器件的方法，包括: 提供辅助掩膜，所述辅助掩膜覆盖包括在半导体衬底中的半导体裸片的单元区域的至少一部分并且露出边缘区域的至少一部分，所述边缘区域围绕所述单元区域，以及在由所述辅助掩膜露出的所述半导体衬底的部分中产生复合中心。
22.根据权利要求21所述的方法，其中产生所述复合中心包括引入金属复合元素的原子以在由所述辅助掩膜露出的部分中产生金属复合中心。
【文档编号】H01L29/32GK104241337SQ201410279604
【公开日】2014年12月24日 申请日期:2014年6月20日 优先权日:2013年6月21日
【发明者】R·西明耶科, H-J·舒尔策, S·加梅里斯, H·韦伯 申请人:英飞凌科技奥地利有限公司