具有集成栅极-电阻器的功率mos晶体管的制作方法

具有集成栅极-电阻器的功率mos晶体管的制作方法
【专利摘要】本发明公开了一种具有集成栅极-电阻器的功率MOS晶体管，具体地一种晶体管器件包括：布置在半导体本体上的晶体管单元区域中的至少一个个体晶体管单元，每个个体晶体管单元包括栅极电极；栅极接触，电耦合至晶体管单元的栅极电极并且被配置用于通过提供沿第一方向的栅极电流来导通至少一个晶体管单元、以及被配置用于通过提供沿第二方向的栅极电流来关断至少一个晶体管单元，第二方向与第一方形相反；单片地集成在晶体管器件中的至少一个栅极-电阻器结构，栅极-电阻器结构在栅极电流沿第一方向流动时针对栅极电流提供第一电阻，并且当栅极电流沿第二方向流动时针对栅极电流提供不同于第一电阻的第二电阻。
【专利说明】具有集成栅极-电阻器的功率MOS晶体管

【技术领域】
[0001]本发明的实施例涉及诸如金属氧化物场效应晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)之类的功率MOS晶体管的领域。

【背景技术】
[0002]MOS晶体管(诸如功率MOSFET或IGBT)可以通过对晶体管的栅极充电和放电而导通和关断。为了控制在非导电(关断状态)和导电状态(导通状态)之间转换，以及反之亦然，栅极-电阻器通常连接至晶体管的栅极电极。栅极-电阻器的电阻限制了对栅极充电或放电的栅极电流。为了对功率MOS晶体管的栅极电容器充电和放电，使用专用的栅极驱动器电路(或简单的栅极驱动器)。这样的栅极驱动器响应于可以表示晶体管的所需开关状态(导通或关断)的一个或多个逻辑信号(二进制信号)而对栅极充电和放电。
[0003]在一些应用中，需要具有不同的栅极电流值以用于分别对MOS晶体管的栅极充电和放电。用于对栅极充电和放电的不同栅极电流值导致非对称开关，也即对于导通和关断晶体管而言开关时间显著不同。例如可以通过使用合适的设计的栅极驱动器电路而获得这种非对称开关行为。这样的栅极驱动器通常需要相对较复杂的电路设计。此外，由于这样的栅极驱动器电路内存在的不可避免的寄生电路部件，可以发生各种不希望的效应。因此需要一种改进的MOS晶体管，其允许非对称开关而无需复杂的栅极驱动器电路。


【发明内容】

[0004]本发明的一个方面涉及一种晶体管器件。晶体管器件包括:至少一个个体晶体管单元，布置在半导体本体上晶体管单元区域中，每个个体晶体管单元包括栅极电极；栅极接触，电耦合至晶体管单元的栅极电极，并且被配置用于通过提供沿第一方向的栅极电流而导通至少一个晶体管单元、以及被配置用于通过提供沿第二方向的栅极电流而关断至少一个晶体管单元，第二方向与第一方向相反；以及至少一个栅极-电阻器结构，单片地集成在晶体管器件中，栅极-电阻器结构在栅极电流沿第一方向流动时针对栅极电流提供第一电阻，并且在栅极电流沿第二方向流动时针对栅极电流提供不同于第一电阻的第二电阻。
[0005]此外，公开了一种半导体本体上的栅极-电阻器结构。半导体本体包括第一导电类型或第二导电类型的栅极电极，并且栅极电极包括顶表面。栅极结构包括:第一导电类型的第一半导体区域，从顶表面沿垂直方向延伸到栅极电极中；第二导电类型的第二半导体区域，被布置为与第一半导体区域相邻，由此与第一半导体区域形成Pn结，第二半导体区域沿垂直方向布置在第一半导体区域下方；绝缘层，被布置为将第一半导体区域与周围的栅极电极绝缘；以及接触层，被布置在顶表面上，覆盖第一半导体区域以电连接第一半导体区域，并且附加地覆盖顶表面的沿水平方向在第一半导体区域旁边的部分。
[0006]此外，公开了一种半导体本体上的栅极-电阻器结构。栅极-电阻器结构包括--第一或第二导电类型的第一电阻区段，第一电阻区段包括顶表面；第二电阻区段，电耦合在连接层和栅极接触之间，连接层被配置为耦合至多个晶体管单元，并且栅极接触被配置用于通过提供沿第一方向的栅极电流而导通多个晶体管单元、以及被配置用于通过提供沿第二方向的栅极电流而关断多个晶体管单元，第二方向与第一方向相反；第一绝缘层，被布置用于将连接层、第一电阻区段和第二电阻区段与半导体本体绝缘；第二绝缘层，被布置用于将第一电阻区段与连接层和第二电阻区段绝缘；以及第一二极管区段，从第一电阻区段的顶表面沿垂直方向延伸到第一电阻区段中，第一二极管区域和第一电阻区段串联耦合在连接层和栅极接触之间。

【专利附图】

【附图说明】
[0007]参照以下附图和说明书可以更好理解本发明。附图中部件无需按照比例绘制；替代地，着重强调对本发明原理的说明。然而，在附图中，相同附图标记表示对应的部件。在附图中:
[0008]图1示出了具有外部栅极-电阻器的IGBT的示例，
[0009]图2 (包括图2a和图2b)示出了具有外部栅极-电阻器的IGBT的其他示例，
[0010]图3(包括图3a和图3b)示出了具有集成的栅极-电阻器结构的IGBT的示例，
[0011]图4示出了穿过垂直晶体管部件的垂直截面图，
[0012]图5示出了根据本发明一个实施例的穿过栅极结构的垂直截面图，
[0013]图6示出了根据本发明另一实施例穿过栅极结构的垂直截面图，
[0014]图7示出了根据本发明另一实施例穿过栅极结构的垂直截面图，
[0015]图8示出了根据本发明另一实施例穿过栅极结构的垂直截面图，
[0016]图9示出了根据本发明实施例的穿过栅极结构的水平截面图，
[0017]图10示出了根据本发明另一实施例的穿过栅极结构的水平截面图，
[0018]图11示出了根据本发明另一实施例的穿过栅极结构的水平截面图，
[0019]图12示出了根据本发明另一实施例的穿过栅极结构的水平截面图，
[0020]图13示出了具有共用外部栅极-电阻器的若干晶体管单元的IGBT，
[0021]图14示出了具有集成的栅极-电阻器结构的多个晶体管单元的IGBT，
[0022]图15示出了穿过晶体管单元的垂直截面图，
[0023]图16示出了晶体管单元的第一水平截面图，
[0024]图17示出了晶体管单元的第二水平截面图，
[0025]图18示出了根据本发明一个实施例的穿过晶体管单元以及具有栅极结构的外部栅极焊盘的垂直截面图，
[0026]图19示出了根据本发明另一实施例的穿过具有横向栅极-电阻器结构的栅极焊盘的垂直截面图，
[0027]图20示出了根据图19的实施例的穿过横向栅极-电阻器结构在第一截面中的水平截面图，
[0028]图21示出了根据图19的实施例的穿过横向栅极-电阻器结构在第二截面中的水平截面图，
[0029]图22示出了在晶体管单元区域中的多个相邻晶体管单元，
[0030]图23示出了在晶体管单元区域中的多个相邻晶体管单元，其中晶体管单元具有多边形开口，[0031 ] 图24示出了穿过具有多边形开口的晶体管单元的垂直截面图，以及
[0032]图25示出了晶体管单元区域中的晶体管单元，晶体管单元具有多边形开口和肖特基区域。

【具体实施方式】
[0033]在以下详细说明书中，参照形成了说明书一部分的附图，借由对可以实施本发明的具体实施例说明的方式示出了附图。在这点上，诸如“顶部”、“底部”、“正面”、“背面”、“水平”、“垂直”等等的方向性术语参照所述附图的取向来使用。因为实施例的部件可以沿多个不同取向定位，所以方向性术语用于示意性并且绝非限定的目的。应该理解的是可以采用其他实施例并且可以不脱离本发明的范围而做出结构上或逻辑上的改变。
[0034]功率MOS晶体管，诸如金属氧化物半导体晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)是电压驱动的器件。通过对由导电层与绝缘层协同形成的栅极结构分别充电和放电而导通和关断这些器件。为了控制在晶体管的非导电和导电状态之间转换(反之亦然)，栅极-电阻器通常连接至晶体管的栅极电极。可以通过该栅极-电阻器的值来调整功率MOS晶体管的动态性能。栅极-电阻器影响开关时间、开关损耗和晶体管的若干其他参数。可以根据个体应用参数来选择栅极-电阻器的值。个体应用参数例如可以包括晶体管技术、开关频率、损耗以及应用布图。
[0035]功率MOS晶体管和外部栅极-电阻器的布置示例性示出在图1中。在图1中，IGBT具有集电极接触C，发射极接触E和栅极接触G。IGBT的栅极接触G经由栅极-电阻器Re耦合至外部栅极端子Gext。外部栅极端子Gext可以耦合至可控电压源(未示出)，例如栅极驱动器电路。借由电压源和栅极-电阻器Re，可以提供在开关过程期间对栅极充电或放电的栅极电流。
[0036]IGBT或任何其他功率MOS晶体管的开关行为受到外部栅极-电阻器Re的影响。栅极-电阻器Re通过限定在导通和关断期间栅极电流脉冲的幅度来确定对栅极充电和放电所需的时间。
[0037]单个外部栅极-电阻器Re通常用于功率MOS晶体管的导通和关断二者。然而，可以通过针对导通和关断使用不同电阻器来实现更先进的栅极控制。在一些应用中，需要不同的栅极电流值以用于对MOS晶体管的栅极电容器充电和放电。
[0038]图2a示出了类似于图1所示的IGBT。然而图2a的IGBT具有并联耦合在其栅极接触G和外部栅极端子Gext之间的两个栅极-电阻器Re1、Re2。为了获得用于IGBT的导通和关断的不同栅极-电阻器值，二极管D1串联至一个栅极电阻器Rei。取决于二极管D1是否采用其阳极或其阴极连接至IGBT的栅极接触G，二极管Dl在应用正向或反向栅极电压或栅极ie时阻断。以此方式，能够获得用于IGBT的导通和关断的不同的有效栅极-电阻器值。在本示例中，当对栅极充电时(也即ie>0)有效栅极-电阻器值对应于电阻器Re2的电阻，而当对栅极放电(也即ie〈0)时有效栅极电阻器值对应于电阻器Rei和Re2的并联电路的电阻。
[0039]进一步能够如图2b所示将二极管Dp D2串联至每个栅极电阻器Re1、Re2。二极管Dl、D2相互反向并联耦合，为了针对正向和反向电压均允许栅极电流。这是获得用于IGBT的导通和关断操作的不同的有效栅极-电阻器值的另一种方式。如上所述，这些栅极-电阻器布置不但可以与IGBT—起使用，而且也可以与任何类型功率MOS晶体管一起使用，诸如例如MOS场效应晶体管。
[0040]图1和图2均示出了外部电阻器布置。然而这些外部电阻器布置具有若干缺点。例如，它们通常需要相对较复杂的驱动电路设计。此外，由于在这样的栅极驱动器电路内存在不可避免的寄生电路部件，所以可以发生各种不希望的效应。
[0041]本发明提供了一种解决方案，其通过在功率MOS晶体管内单片地集成一个或多个栅极-电阻器而使得功率MOS晶体管无需外部电阻器布置。
[0042]图3a示出了类似于图1和图2所示的IGBT。然而图3a的IGBT具有集成的栅极-电阻器结构。栅极-电阻器结构布置在IGBT的栅极电极(图3a中未示出)和栅极接触G之间。图3a中所示的栅极-电阻器结构是如已经借由图2a所描述的电阻器结构。然而其也可以是如已经借由如图2b所描述的电阻器结构，例如如图3b中所示。通过在IGBT中单片地集成该栅极-电阻器结构，无需外部部件以便获得用于IGBT的导通和关断的不同的有效栅极-电阻器值。
[0043]图4示意性示出了穿过垂直沟槽晶体管部件(特别是IGBT)的垂直截面图，其中晶体管由并联电耦合的多个晶体管单元构成。尽管以下描述将涉及沟槽MOS结构，但是本发明的范围不限于MOS单元的设计并且可以容易地转换为其他单元概念(例如平面单元)。图4示出了一个晶体管单元。晶体管部件包括具有顶表面101的半导体本体100。半导体本体100可以包括传统的半导体材料，诸如硅(Si)，碳化硅(SiC)，砷化镓(GaAs)，硅锗(SiGe)，氮化镓(GaN)等等。图4示出了半导体本体100的垂直截面。该垂直截面垂直于半导体本体100的顶表面101。
[0044]参照图4，半导体本体100包括第一导电类型(例如P型)的集电极区域15。集电极区域15电连接至布置在半导体本体100的底表面上的第一电极16(集电极电极)。第一电极16形成了晶体管部件的集电极端子(在MOSFET的情形下为漏极端子)，或者电连接至这样的集电极端子C。半导体本体100进一步包括与第一导电类型互补的第二导电类型(例如η型)的漂移区域14。漂移区域14经由集电极区域15耦合至第一电极16，集电极区域15位于漂移区域14和第一电极16之间。也即，漂移区域14可以如图4所示邻接集电极区域15。可选地，第二导电类型的并且比漂移区域14更高掺杂的场停止区域(未示出)可以布置在漂移区域14和集电极区域15之间。
[0045]半导体本体100进一步包括第一导电类型(例如P型)的本体区域13。图3中所示半导体本体100包括本体接触区域12，其是与本体区域13相同的导电类型(例如P型)，但是通常比本体区域13更重的掺杂。本体接触区域12从半导体本体100的顶表面向下至本体区域13而垂直地延伸到半导体本体100中，以便允许接触本体区域13。
[0046]半导体本体100进一步包括第二导电类型(η型)的发射极区域11。发射极区域11可以是高掺杂的(例如η+型区域)。类似于本体接触区域12，发射极区域11从半导体本体100的顶表面向下至本体区域13而垂直地延伸到半导体本体100中，由此在发射极区域11和本体区域13之间形成了 ρη结。本体区域13邻接漂移区域14，由此在本体区域13和漂移区域14之间形成了另一个ρη结。源极区域11通过本体区域13沿垂直方向与漂移区域14间隔分开。沿水平方向，本体接触区域12由两个发射极区域11邻接。如图4所示两个发射极区域11可以是包围本体接触区域12的一个(例如方形)发射极区域11的一部分。本体接触区域12可以备选地仅由沿一个水平方向的一个发射极区域11邻接。
[0047]晶体管部件进一步包括至少部分地布置在沟槽中的栅极结构。栅极结构包括栅极电极18，栅极电极18布置在与发射极区域11、本体区域13和漂移区域14邻接的沟槽中，并且通过第一绝缘层17与周围的半导体本体介电地绝缘。栅极电极18可以由多晶硅层形成。栅极电极18沿垂直方向从顶表面101向下延伸至漂移区域14。栅极电极18因此能够控制沿第一绝缘层17在垂直方向上在发射极区域11和漂移区域14之间的本体区域13中的导电沟道。栅极电极18电连接至栅极接触层19，从而形成了或者电连接至栅极接触G。栅极接触层19可以是金属化层。
[0048]如图4所示的此类IGBT结构是已知的并且因此在此不再赘述。IGBT的结构非常类似于功率MOSFET。IGBT和功率MOSFET的结构之间的基本差异在于集电极区域15，集电极区域15是与漂移区域不同的导电类型(图3中p+型)。以此方式，在漂移区域14和集电极区域之间形成了另一 ρη结，集电极区域将少数载流子注入到漂移区域14中。在MOSFET的情形中，集电极区域15将称作漏极区域，漏极区域具有与相邻漂移区域相同的掺杂类型(不同于IGBT)。然而，针对IGBT和MOSFET器件可以以相同方式实施栅极结构。其他类型功率MOS晶体管也可以拥有这样的栅极结构。
[0049]图5更详细示出了在(例如多晶硅)栅极电极18和栅极接触G之间的接触。参照图5，附加的栅极-电阻器结构布置在栅极电极18和栅极接触G之间。特别地，栅极-电阻器结构单片地集成在栅极电极18中。栅极-电阻器结构包括可以借由不同导电类型的第一半导体区域184 (例如P型)和第二半导体区域183 (例如η型)形成的ρη结。在图5的示例性实施例中，第一半导体区域184是P型区域并且第二半导体区域183是η型区域。第一半导体区域184从半导体本体100的顶表面101垂直地延伸到栅极电极18中。第二半导体区域183布置在第一半导体区域184下方并且邻接第一半导体区域184，由此形成了 ρη结，也即二极管。接触层19覆盖(并且因此电连接)第一半导体区域184。附加地，接触层19覆盖(并且电连接)顶表面101的紧邻第一半导体区域184的部分。第二绝缘层181垂直地延伸到栅极电极18中以将区域184与周围栅极电极18隔离。结果，当施加合适的栅极电压时，栅极电流穿过区域184和183之间的ρη结。
[0050]当晶体管部件导通时，栅极电流从栅极接触G穿过接触层19流入栅极电极18中，由此对栅极充电。当晶体管部件关断时，电流从栅极电极18穿过接触层19流至栅极接触G,因此对栅极放电(也参见图3)。
[0051]现在参照图5，栅极电流可以仅在其中接触层19形成了至栅极电极18的电接触的这样的区域中、在栅极电极18和接触层19之间直接流动。在其中接触层19覆盖了第一半导体区域184的(例如金属)接触层的那些部分中，电流由于第二绝缘层181而首先必须穿过Pn结。如前所述，第二绝缘层181将ρη结与周围的栅极电极18沿水平方向绝缘。因此其可以沿垂直方向从顶表面101延伸到栅极电极18中。沿水平方向邻接第一半导体区域184的绝缘层181可以延伸到栅极电极18中至如下深度，该深度是必需的以将第一半导体区域184与栅极电极18绝缘。然而，绝缘层181也可以进一步延伸到沿水平方向邻接第二半导体区域183的栅极电极18中，由此将第二半导体区域183沿水平方向与栅极电极18绝缘。绝缘层181甚至可以向栅极电极18中延伸更深作为ρη结,如图5所示。
[0052]然而，ρη结仅允许电流沿一个方向流动而阻断电流沿另一方向流动。参照图5，当导通晶体管部件时，栅极接触G和源极区域11之间的电势差是正向的。因此，电流可以穿过由半导体区域184和183形成的ρη结而从栅极接触G流入栅极电极18中。然而，当关断晶体管部件时，所述电势差和相应栅极电流的方向改变。ρη结反向偏置并且因此防止电流从栅极电极18流向接触层19。电流可以随后仅经由其中接触层19邻接栅极电极18而不形成ρη结的栅极电极和接触层的那些部分190而从栅极电极18流向接触层19。实质上，该配置对应于图3a的电路图(除了 ρη结翻转之外)。
[0053]针对流向或源自栅极接触G的电流的电阻除了别的因素还取决于栅极电流流过的半导体区域184和183的掺杂浓度和几何形状。通过合适地选择第一和第二半导体区域183、184的掺杂浓度或尺寸和/或几何形状，以及其中接触层19邻接栅极电极18而不形成ρη结的那些区域190的尺寸和/或几何形状，针对在导通和关断期间流动的电流可以获得不同电阻。
[0054]再次参照图5，在部件导通时的电阻小于在部件关断时的电阻，因为在关断期间，由ρη结(183、184)提供的附加的电流路径是不可用的，并且总栅极电流必需穿过相对较小的表面部分190。替代地，当第一半导体区域184是η型区域而第二半导体区域183是ρ型区域时，在晶体管导通时的电阻将高于在晶体管时关断时的电阻。这是因为ρη结将随后阻断沿相反方向的电流。
[0055]通过在半导体器件中单片地集成这样的结构并且由此针对导通和关断提供不同的栅极电阻，无需外部栅极电阻或复杂的栅极驱动器电路。
[0056]参照图6，栅极-电阻器结构进一步包括第三半导体区域185。第三半导体区域185从顶表面101延伸到栅极电极18中，从而沿水平方向邻接第二绝缘层181。第二绝缘层181将第三半导体区域185与第一半导体区域184绝缘。由接触层19覆盖第三半导体区域185。第三半导体区域185与栅极电极18导电类型相同，但是掺杂少于栅极电极18。通过插入该较低掺杂的第三半导体区域185，可以增大针对流过该区域的栅极电流的电阻。在图6中，电流在关断期间流过第三半导体区域185。关断期间的电阻因此增大并且高于导通期间的电阻。本质上，可以通过选择半导体区域185中合适浓度的掺杂剂而微调晶体管在关断过程期间的有效栅极电阻。类似地，可以通过选择形成ρη结的半导体区域183和184中掺杂剂的合适浓度而微调晶体管在导通过程期间有效栅极电阻。
[0057]参照图7，与图5和图6相比，互换第一和第二半导体区域184、183的导电类型。第一半导体区域184是η型区域，而第二半导体区域183是ρ型区域。因此，ρη结沿与图6的之前示例中的不同方向阻断了电流。当从栅极电极18流向栅极接触G(也即在关断期间)时，电流可以仅流过ρη结。因此，在该实施例内，导通期间的电阻高于关断期间的电阻。
[0058]现在参照图5至图7，第二半导体区域183可以是与栅极电极18相同的导电类型，或者不同的导电类型。第二半导体区域183可以具有与栅极电极18的相同掺杂浓度或者不同掺杂浓度。如果第二半导体区域183是与栅极电极18不同的导电类型，这分别导致不希望的ηρη结构或ρηρ结构。在这些情形下第二半导体区域183和栅极电极18之间的接触可以实施作为欧姆接触。
[0059]代替仅一个ρη结，栅极-电阻器结构可以进一步如图8所示包括第二 ρη结。第二 ρη结由第三半导体区域185 (也参见图5)和附加的第四半导体区域186形成。第四半导体区域186邻接第三半导体区域185并且布置在第三半导体区域185下方，由此形成了与有半导体区域183和184所形成ρη结并联耦合(但是取向相反)的另一 ρη结。第四半导体区域186进一步邻接第二绝缘层181。第二绝缘层181将第二 ρη结与第一 ρη结绝缘。第三绝缘层182沿垂直方向从顶表面101延伸到栅极电极18中。第三绝缘层182邻接第三半导体区域185并且可以延伸到栅极电极18中至如下深度，该深度是必需的以将第三半导体区域185与栅极电极18绝缘。然而，第三绝缘层182也可以进一步延伸到栅极电极18中，沿水平方向邻接第四半导体区域186并且将ρη结与栅极电极18绝缘。第三绝缘层182也可以进一步向栅极电极18中延伸,如图8所示。图8中所示示例对应于图3b的电路图。可以通过选择半导体区域183、184、185和186中掺杂剂的合适浓度而设置电阻器值。
[0060]接触层19覆盖第一半导体区域184和第三半导体区域185。在如图8所示实施例中，接触层19并不延伸至顶表面的紧邻第一或第三半导体区域184、185的区域。然而，也可能的是接触层19进一步延伸，从而附加地覆盖顶表面101的沿水平方向在第一和第三半导体区域184、185旁边的部分。
[0061]参照图8，第一半导体区域184是与第三半导体区域185不同的导电类型。第二半导体区域183是与第一半导体区域184不同的导电类型，以便于形成第一 ρη结。第四半导体区域186是与第三半导体区域185不同的导电类型，以便于形成第二 ρη结。第一 ρη结因此允许电流沿不同于第二 ρη结的方向流动。通过选择不同区域的合适的掺杂浓度以及几何形状，可以限定针对导通和关断的电阻。
[0062]在包括两个ρη结的栅极-电阻器结构内，如图8所示，不可避免的是一个ρη结与栅极电极18形成了不希望的ηρη结构(或ρηρ结构)。在该情形下,在相应的ρη结和栅极电极18之间的接触可以实现为欧姆接触。
[0063]图9至图12示出了栅极-电阻器结构的若干不同几何形状。附图示出了穿过栅极结构的水平截面图。它们特别地表示了在顶表面101上的鸟瞰图(顶视图)。
[0064]参照图9，第一半导体区域184具有矩形几何形状。第一半导体区域184在沿水平方向的四侧上由第二绝缘层181包围，以便于将第一半导体区域184与周围区域绝缘。第三半导体区域185在沿水平方向的四侧上邻接第二绝缘层181，从而包围第一半导体区域184和第二绝缘层181。
[0065]然而，第一半导体区域184也可以实施为具有其他几何形状，例如类似二次曲线或圆形几何形状。
[0066]参照图10，第一半导体区域184划分为三个第一子区域184ρ1842、1843。每个第一子区域184ρ1842、1843由绝缘层181ρ1812、1813包围以便于将相应的子层与周围区域绝缘。第三半导体区域185同样地划分为第二子区域185ρ1852、1853。那些第二子区域185ρ1852、1853布置为邻接相应的绝缘层181ρ1812、1813。它们也并不包围绝缘层181ρ1812、1813。如图10所示，它们可以布置在两个第一子区域184ρ1842、1843与它们相应的绝缘层181ρ1812、1813之间。例如，如对于第二子区域185i所示，它们也可以被布置为使得它们仅邻接一个绝缘层Wl1。
[0067]参照图11，第一半导体区域184被设计为缺失了一个角部的矩形。第一半导体区域184由第二绝缘层181所包围，第二绝缘层181依循了第一半导体区域184的外形轮廓。第三半导体区域185布置在第一半导体区域184的缺失角部中。
[0068]参照图12，第一半导体区域184包围第三半导体区域185。第二绝缘层181绝缘了第一和第三半导体区域184、185。第三绝缘层182包围第一半导体区域184，以将第一半导体区域184与周围的栅极电极18绝缘。
[0069]第二半导体区域I83和第四半导体区域186 (如果提供的话)可能在图9至图12的透视图中看不见。它们可以具有分别与第一和第三半导体区域184、185相同的几何形状。然而，它们也可以具有不同的几何形状。
[0070]所示不同几何形状仅仅是示例。栅极-电阻器结构的半导体区域可以拥有任何其他几何形状并且可以以任何其他方式布置。半导体区域以及绝缘层可以划分为任何数目的子区域或子层。子区域和子层可以再次拥有任何几何形状。如参照图5所述，第三(和第四)半导体区域并非是必需的。
[0071]接触层19(图9至图12中未示出)可以以任何合适的方式布置在顶表面101上以电接触第一半导体区域184，并且附加地覆盖顶表面的沿水平方向在第一半导体区域旁边的部分。接触层19也可以划分为可以布置在顶表面101上的、任何数目的子接触层。在一个实施例中，多个子接触层的第一部分形成了或者电连接至在导通期间使用的第一栅极接触。多个子接触层的第二部分形成了或者电连接至在关断期间使用的第二栅极接触。
[0072]栅极结构无需如上所述沿垂直方向实施，而是也可以沿横向方向实施。
[0073]诸如MOSFET (金属氧化物半导体场效应晶体管)或IGBT (绝缘栅双极型晶体管)的晶体管通常具有布置在晶体管单元区域中并且并联连接的多个同样的晶体管单元。已经借由图4解释了该晶体管单元的示例。然而在这样的晶体管单元区域内，不是每个晶体管单元可以包括形成了或者电连接至栅极接触G的栅极接触层19。个体晶体管单元的栅极电极18可以替代地相互连接并且经由连接层而连接至共用的栅极接触。该连接层例如可以是多晶硅层。共用的栅极焊盘可以布置在连接层上远离个体晶体管单元的栅极电极18的位置处。该栅极焊盘可以形成或者可以电连接至共用的栅极接触G。
[0074]如借由图1和图2所述，外部电阻器布置可以耦合至该共用的栅极接触G。以此方式，可以针对通过连接层电耦合至栅极焊盘的所有晶体管单元获得针对晶体管单元的导通和关断的不同栅极-电阻器值。
[0075]多个功率MOS晶体管单元的布置以及外部栅极-电阻器布置示例性地示出在图13中。在图13中，每个IGBT表示具有集电极电极、发射极电极和栅极电极的晶体管单元。个体晶体管单元的集电极电极耦合至共用的集电极接触C。个体晶体管单元的发射极电极耦合至共用的发射极接触E。个体晶体管单元的栅极电极耦合是共用的栅极接触G。栅极接触G经由栅极-电阻器布置Rx耦合至外部栅极端子Gext。借由电压源和栅极-电阻器布置Rx，例如，在开关过程期间对它们的栅极充电或放电的栅极电流ie可以提供至晶体管单元。
[0076]将共用的栅极接触G电连接至个体晶体管单元的栅极电极的连接层形成了另一电阻。在图13中，连接层的电阻表示为电阻Rp，其耦合在栅极接触和个体晶体管单元的栅极电极之间。连接层的电阻的准确值针对每个单个晶体管单元可以不同。
[0077]图14示出了类似于图13所示若干晶体管单元的布置。然而图14的布置具有集成的栅极-电阻器结构。例如栅极-电阻器结构可以布置在IGBT的栅极电极与连接层之间。在该情形下，栅极-电阻器结构可以布置在连接层与所有晶体管单元的栅极电极之间、或者在连接层与仅一部分晶体管单元的栅极电极之间。然而栅极电阻器结构也可以附加地或者备选地实施在连接层与共用的栅极接触G之间。
[0078]如图14所示的栅极-电阻器结构是已经借由图3a所描述的电阻器结构。然而其也可以是已经借由图3b所描述的电阻器结构。
[0079]图15示意性地示出了穿过垂直沟槽晶体管部件(特别是IGBT)的垂直截面，其中晶体管由具有共用的栅极焊盘(未示出)的、并联电耦合的多个晶体管单元构成。图15示出了一个晶体管单元。晶体管单元的总体结构与已经借由图4如上所述相同。然而，图15的晶体管单元并未包括形成了或者电连接至栅极接触G的栅极接触层19。晶体管单元替代地包括连接层21。连接层21可以由多晶硅层形成。连接层21沿垂直方向布置在半导体本体100的顶表面101上方，覆盖了栅极电极18和漂移区域14的至少一部分。绝缘层20被布置为使得其将连接层21与漂移区域14绝缘。连接层21电接触栅极电极18。发射极区域11和本体接触区域12通常不由连接层21覆盖。由发射极和本体接触区域11、12所形成的区域以下将称作源极区域22。
[0080]图16示出了沿水平截面A-A的根据图15的晶体管单元的第一水平截面图。仅为了解释说明目的，晶体管单元在如图16所示实施例中具有方形形状。然而，这仅是示例。晶体管单元也可以被实施为具有不同于方形形状的其他形状。源极区域22由绝缘层17沿水平方向包围。栅极电极18进一步包围源极区域22，通过绝缘层17与源极区域22电绝缘。绝缘层17进一步将栅极电极18与周围的漂移区域14电绝缘。
[0081]图17示出了沿水平截面B-B的根据图13的晶体管单元的第二水平截面图。在该截面中，示出了连接层21，其覆盖了晶体管的一部分、以及漂移区域14的包围晶体管单元的部分。连接层21并未覆盖源极区域22。晶体管单元的栅极电极18标识在图17内仅用于说明目的。在连接层21上远离晶体管单元的位置处，采用虚线示出了栅极焊盘30。栅极焊盘30可以由形成或者电连接至共用的栅极接触G的栅极接触层19形成(图17中均未示出)。以此方式，晶体管单元以及晶体管单元区域内其他晶体管单元(未示出)可以经由连接层电连接。当经由连接层21电连接个体晶体管单元时，已经借由图5至图12所描述的栅极-电阻器结构可以布置在连接层21和栅极接触G之间。随后可以在每个个体晶体管单元内省略栅极-电阻器结构。
[0082]图18示出了穿过晶体管单元区域的晶体管单元以及共用的栅极焊盘30的垂直截面图。未完整示出晶体管单元。晶体管单元可以是已经借由图15如上所述的晶体管单元。栅极焊盘30被布置为远离晶体管单元。连接层21将栅极焊盘30 (以及因此栅极接触G)电耦合至晶体管单元的栅极电极18。已经借由图5所描述的栅极-电阻器结构布置在连接层21和共用的栅极接触G之间。特别地，栅极-电阻器结构单片地集成在连接层21中。通过在连接层21中单片地集成栅极-电阻器结构，可以针对经由连接层21电耦合至栅极接触G的所有晶体管单元获得针对导通和关断的不同的栅极-电阻器值。当在连接层中集成栅极-电阻器结构时，可以在所有或一些个体晶体管单元内省略栅极-电阻器结构。连接层21可以是与晶体管单元的栅极电极18相同导电类型的多晶硅层。连接层21可以具有与栅极电极18相同的掺杂浓度或者不同的掺杂浓度。
[0083]可以如已经借由图5至图12所描述的那样实施栅极-电阻器结构，在晶体管单元的导通和关断期间提供了不同电阻。然而替代沿垂直方向从连接层21的顶表面102延伸到连接层21中的实施，也可以沿横向方向实施栅极-电阻器结构。
[0084]横向栅极-电阻器结构示出在图19至图21中。连接层21具有某些特定电阻值。该电阻值针对晶体管单元的导通和关断是相同的，因为在导通和关断期间栅极电流流过了相同的电流路径。在图19中，示出了共用的栅极-电阻器结构。连接层21布置在半导体本体100的漂移区域14上方。连接层21通过绝缘层20与漂移区域14电绝缘。连接层21具有顶表面102。连接层21包括连接区域2^和第一电阻区段212。连接区段在半导体本体100的第一表面101上延伸以电接触晶体管单元(未示出)。第一电阻区段212通过绝缘层24与连接区段2^电绝缘。绝缘层24沿水平方向布置在第一电阻区段212和连接区段2^之间。绝缘层24进一步布置在连接层21的顶表面102的一部分上方。这将连接层21与布置在连接层21上方的金属层25p252电绝缘。
[0085]第一金属层25i布置在连接层21的顶表面102上。第一金属层25i覆盖了第一电阻区段212的一部分。穿过绝缘层24中的开口，第一金属层25i垂直地延伸到第一电阻区段212中以电接触第一电阻区段212。第一金属层25i可以是栅极接触层，例如形成了或者电连接至共用的栅极接触G。
[0086]二极管区域23从连接层21的顶表面102垂直地延伸到第一电阻区段212中。二极管区域23是与第一电阻区段212不同的导电类型。二极管区域23和第一电阻区段212由此形成了 ρη结。然而这仅是示例。二极管区域23可以替代地是金属层，例如以使得二极管区域23和第一电阻区段212形成肖特基二极管。
[0087]第二金属层252布置在连接层21上方。第二金属层252覆盖了第一电阻区段212的一部分以及连接区段2^的一部分。第二金属层252垂直地延伸穿过绝缘层24中的第一开口以便于电接触连接区段21lt)第二金属层252进一步垂直地延伸穿过绝缘层24中的第二开口以便于电接触二极管区域23。第二金属层252由此经由二极管区域23将连接区段21!电耦合至第一电阻区段212。由共用的栅极端子G提供的栅极电流随后可以经由二极管区域23和第一电阻区段212形成的ρη结而流动。然而，ρη结仅允许沿一个方向的电流并且将阻断沿另一方向的电流。
[0088]图20示出了在截面C-C中穿过图19的栅极-电阻器结构的垂直截面。如图20可见，连接层21进一步包括第二电阻区段213。第二电阻区段213邻接连接区段2^并且沿水平方向从连接区段延伸。第二电阻区段213可以是与连接区段相同导电类型并且可以具有与连接区段相同掺杂浓度。第一电阻区段212和第二电阻区段213在图20中所示实施例中均具有矩形形状。然而，这仅是示例。第一电阻区段212和第二电阻区段213在图20所示实施例中进一步沿水平方向相互平行布置。这也仅是示例。第一电阻区段212和第二电阻区段213可以具有任何其他形状并且可以以任何其他方式布置。
[0089]二极管区域23布置在第一电阻区段212的一个端部处。特别地，二极管区域23可以布置在最靠近连接区段2^的第一电阻区段212的端部处。然而，这仅是示例。二极管区域23可以布置在第一电阻区段212内任何其他位置处。
[0090]图21示出了在截面D-D中穿过图19的栅极焊盘30结构的垂直截面图。绝缘层24沿垂直方向布置在连接层21上方。仅为了解释说明目的，第一和第二电阻区段212、213示出为在绝缘层24下方。第一金属层251被布置为使得其电连接第一和第二电阻区段212、213。为了解释说明目的，示出了绝缘层24中的开口 26i，第一金属层过开口 26i沿垂直方向延伸到第一电阻区段212中。为了电接触第二电阻区段213，第一金属层25i可以垂直地延伸穿过绝缘层24中另一开口 264进入第二电阻区段213中。该开口 264也为了解释说明目的而示出。
[0091]如上所述的第二金属层覆盖了第一电阻区段212的一部分以及连接区段的一部分。第二金属层252垂直地延伸穿过绝缘层24中的开口 263以便于电接触连接区段21lt)第二金属层252进一步垂直地延伸穿过绝缘层24中的开口 262以便于电接触第一电阻区段212。绝缘层24中的这些开口 262、263也为了解释说明目的而示出。该示例中二极管区域23完全由第二金属层252覆盖。然而这仅是示例。二极管区域23也可以仅部分地由第二金属层252覆盖。
[0092]当在第一金属层25i (以及因此共用的栅极接触G)与耦合至连接区段的晶体管单元(未示出)之间的栅极电流沿第一方向流动时(其中第一电阻区段212内的ρη结阻断电流)，电流可以仅流过第二电阻区段213。当栅极电流沿相反方向流动时(其中ρη结允许电流流动)，电流流过第一和第二电阻区段212、213 二者。第一和第二电阻区段212、213均具有特定电阻值。当沿一个方向的栅极电流仅流过一个电阻区段213时，得到的栅极电阻具有取决于该电阻区段213的几何形状的第一值。当沿相反方向的电流均流过并联的电阻区段212、213时，得到的栅极电阻则具有不同于第一值的第二值，该第二值取决于电阻区段212、213的几何形状。
[0093]例如，第一电阻区段212的栅极电阻值取决于栅极电流需要在开口 26ρ262之间穿过第一电阻区段212的距离I。该距离I越长，栅极电阻值越高。栅极电阻值进一步取决于第一电阻区段212的宽度W。可以通过合适地设置距离I和宽度w而获得所需的栅极电阻值。如图20和图21所示的第一电阻区段212的几何形状仅是示例。第一电阻区段212可以具有适用于设置栅极电阻值的任何几何形状。
[0094]也可以通过合适地选择第二电阻区段213的几何形状获得第二电阻区段213的所需栅极电阻值。第二电阻区段213的栅极电阻值也取决于第二电阻区段213的长度和宽度。
[0095]在附图22中，示意性示出了晶体管单元区域的晶体管单元。如上所述，连接层21通常覆盖个体晶体管单元的大部分。每个晶体管单元可以如前所描述的那样实施，例如借由图15的方式。在附图22中，仅示出了个体晶体管单元的源极区域221、222、223、224、225以及栅极电极18ρ182、183、184、185。栅极电极18” 182、183、184、185至少部分地由连接层21覆盖。
[0096]在附图23中，示出了本发明的另一实施例。在该实施例内，可以获得针对个体晶体管单元的不同的栅极电阻值。每个个体单元的栅极电阻值取决于可用于栅极电流在连接层21和栅极电极18之间流动的横截面积。在如图23所示实施例内，连接层21包括与晶体管单元相邻布置的开口 27。通过在连接层21中靠近个体晶体管单元的栅极电极18ρ182、183、184、185而插入开口 27，减小了栅极电流可以流过的横截面积。开口 27以下将称作多边形开口。通过靠近晶体管单元仅插入一个多边形开口，例如多边形开口 2721或2751，以第一数量减小了那些晶体管单元的每一个的横截面积，并且栅极电阻值由此增大特定数量。通过靠近一个晶体管单元插入更多多边形开口，栅极电阻值可以增大甚至更多。然而这仅是示例。栅极电阻值不仅取决于多边形开口的数目，也取决于每个多边形开口的尺寸。
[0097]仅为了解释说明目的，晶体管单元在如图23所示实施例中具有方形形状。然而这仅是示例。单个晶体管单元也可以实施具有除了方形形状之外的其他形状。此外，多边形开口 27的几何形状仅是示例。多边形开口 27也可以实施具有除了矩形形状之外的其他形状。
[0098]图24示出了穿过具有多边形开口晶体管单元的垂直截面图。多边形开口27i可以沿垂直方向从连接层21的顶表面102延伸到连接层21中。如果沿垂直方向多边形开口 27i的深度对应于连接层21的厚度X，则没有电流可以从连接层21流向该区域中的栅极电极18。电流随后仅可以流入其中连接层21并未具有任何多边形开口 27i的区域中的栅极电极18中。如果多边形开口 27i的深度小于连接层21的厚度X，则栅极电阻值也增大，因为可用于栅极电流流向或者源自栅极电极18的截面积也增大。
[0099]图25进一步示出了具有源极区域22、栅极电极18以及多边形开口 27p272、273、274的晶体管单元。多边形开口 271、273和274如已经借由图23和图24如前所描述的那样实施。然而多边形开口 272被实施为肖特基区域。肖特基区域是采用金属层填充的多边形开口 27。以此方式形成了肖特基二极管。由此可以针对每个个体晶体管单元的导通和关断而获得不同的栅极-电阻器值。除了例如布置在连接层21和共用的栅极接触G之间的栅极-电阻器结构之外可以实施这些多边形开口 27和肖特基区域。
[0100]诸如“之下”、“下方”、“下部”、“之上”、“上部”、“水平”、“垂直”等等的空间相对性术语用于便于描述以解释一个元件相对于第二元件的位置。这些术语意在包括除了与附图中所示那些不同取向之外的器件的不同取向。此外，诸如“第一”、“第二”等等的术语也用于描述各个元件、区域、区段等等，并且并非意在限定。说明书全文中相同术语涉及相同元件。
[0101]如在此使用的，术语“具有”、“含有”、“包含”、“包括”等等是开放性术语，指示了所述元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文明确给出相反指示。
[0102]尽管已经详细描述了本发明实施例及其优点，但是应该理解的是可以不脱离如所附权利要求限定的本发明的精神和范围而做出各种改变、替换和变更。考虑到变形和应用的如上范围，应该理解的是本发明不由前述说明书限定，也不由附图限定。替代地，本发明仅由所附权利要求及其法律等价形式而限定。
【权利要求】
1.一种晶体管器件，包括: 至少一个个体晶体管单元，布置在半导体本体上的晶体管单元域中，所述至少一个个体晶体管单元的每一个包括栅极电极； 栅极接触，电耦合至所述晶体管单元的所述栅极电极，并且被配置用于通过提供沿第一方向的栅极电流来导通所述至少一个晶体管单元、以及通过提供沿第二方向的栅极电流来关断所述至少一个晶体管单元，所述第二方向与所述第一方向相反；以及 至少一个栅极-电阻器结构，单片地集成在所述晶体管器件中，所述栅极-电阻器结构在所述栅极电流沿所述第一方向流动时针对所述栅极电流提供第一电阻，以及当所述栅极电流沿所述第二方向流动时针对所述栅极电流提供不同于所述第一电阻的第二电阻。
2.根据权利要求1所述的晶体管器件，其中，栅极-电阻器结构布置在所述栅极接触与所述至少一个晶体管单元的所述栅极电极之间。
3.根据权利要求1所述的晶体管器件，进一步包括连接层，所述连接层具有顶表面并且被配置用于将所述栅极接触电耦合至所述晶体管单元的所述栅极电极。
4.根据权利要求3所述的晶体管器件，其中，栅极-电阻器结构布置在所述栅极接触与所述连接层之间。
5.根据权利要求3所述的晶体管器件，其中，栅极-电阻器结构布置在所述连接层与所述至少一个晶体管单元的所述栅极电极之间。
6.根据权利要求3所述的晶体管器件，进一步包括接触层，所述接触层布置在所述连接层的所述顶表面上，并且形成所述栅极接触或者电连接至所述栅极接触。
7.根据权利要求6所述的晶体管器件，其中，所述栅极-电阻器结构至少部分地由所述接触层覆盖。
8.根据权利要求6所述的晶体管器件，其中，所述接触层被布置为远离所述至少一个晶体管单元。
9.根据权利要求1所述的晶体管器件，其中，所述晶体管单元的所述栅极电极是第一导电类型或第二导电类型，并且包括顶表面，以及其中所述栅极-电阻器结构包括: 所述第一导电类型的第一半导体区域，沿垂直方向从所述顶表面延伸到所述栅极电极中； 所述第二导电类型的第二半导体区域，与所述第一半导体区域相邻布置，由此与所述第一半导体区域形成Pn结，所述第二半导体区域沿垂直方向布置在所述第一半导体区域下方； 第二绝缘层，被布置用于将所述第一半导体区域与周围的所述栅极电极绝缘；以及接触层，被布置在所述栅极电极的所述顶表面上，覆盖所述第一半导体区域以电连接所述第一半导体区域，并且附加地覆盖所述栅极电极的所述顶表面的沿水平方向位于所述第一半导体区域旁边的部分。
10.根据权利要求4所述的晶体管器件，其中，所述连接层是第一导电类型或第二导电类型，以及其中所述栅极-电阻器结构包括: 所述第一导电类型的第一半导体区域，沿垂直方向从所述连接层的所述顶表面延伸到所述连接层中； 所述第二导电类型的第二半导体区域，与所述第一半导体区域相邻布置，由此与所述第一半导体区域形成pn结，所述第二半导体区域沿垂直方向布置在所述第一半导体区域下方； 绝缘层，被布置用于将所述第一半导体区域与周围的所述连接层绝缘；以及 接触层，布置在所述连接层的所述顶表面上，覆盖所述第一半导体区域以电连接所述第一半导体区域，并且附加地覆盖所述连接层的所述顶表面的沿水平方向位于所述第一半导体区域旁边的的部分。
11.根据权利要求4所述的晶体管器件，其中，所述栅极-电阻器结构包括: 第一导电类型或第二导电类型的第一电阻区段，所述第一电阻区段包括顶表面； 第二电阻区段，电耦合在所述连接层与所述栅极接触之间； 绝缘层，被布置用于将所述第一电阻区段与所述第二电阻区段绝缘；以及 第一二极管区域，沿垂直方向从所述第一电阻区段的所述顶表面延伸到所述第一电阻区段中，所述第一二极管区域和所述第一电阻区段串联耦合在所述连接层和所述栅极接触之间。
12.根据权利要求11所述的晶体管器件，其中，所述二极管区域耦合在所述栅极接触和所述第一电阻区段之间。
13.根据权利要求11所述的晶体管器件，其中，所述二极管区域耦合在所述连接层和所述第一电阻区段之间。
14.根据权利要求11所述的晶体管器件，其中，所述二极管区域的导电类型不同于所述第一电阻区段的导电类型，由此与所述第一电阻区段形成pn结。
15.根据权利要求11所述的晶体管器件，其中，所述二极管区域和所述第一电阻区段形成肖特基接触。
16.根据权利要求3所述的晶体管器件，其中，所述连接层包括靠近至少一个晶体管单元的至少一个开口，所述开口被配置用于减小所述栅极电流可以在相应的所述晶体管单元的所述栅极电极与所述连接层之间流过的截面面积。
17.一种半导体本体上的栅极-电阻器结构，所述半导体本体包括第一导电类型或第二导电类型的栅极电极，所述栅极电极包括顶表面，所述栅极结构包括: 所述第一导电类型的第一半导体区域，沿垂直方向从所述顶表面延伸到所述栅极电极中； 所述第二导电类型的第二半导体区域，与所述第一半导体区域相邻布置，由此与所述第一半导体区域形成Pn结，所述第二半导体区域沿垂直方向布置在所述第一半导体区域下方； 绝缘层，被布置用于将所述第一半导体区域与周围的所述栅极电极绝缘； 接触层，被布置在所述顶表面上，覆盖所述第一半导体区域以电连接所述第一半导体区域，并且附加地覆盖所述顶表面的沿水平方向位于所述第一半导体区域旁边的部分。
18.根据权利要求17所述的栅极-电阻器结构，进一步包括与所述栅极电极相同导电类型的第三半导体区域，所述第三半导体区域沿水平方向与所述第一半导体区域相邻布置并且通过所述绝缘层与所述第一半导体区域绝缘。
19.根据权利要求18所述的栅极-电阻器结构，进一步包括: 第四半导体区域，其导电类型不同于所述第三半导体区域的导电类型并且不同于所述第二半导体区域的导电类型，所述第四半导体区域与所述第三半导体区域相邻布置，由此与所述第三半导体区域形成Pn结，并且沿垂直方向布置在所述第三半导体区域下方，并且所述第四半导体区域通过所述绝缘层与所述第二半导体区域绝缘；以及第二绝缘层，被布置用于将所述第三半导体区域与所述栅极电极绝缘。
20.根据权利要求17所述的栅极-电阻器结构，其中，所述栅极电极是多晶硅层。
21.根据权利要求18所述的栅极-电阻器结构，其中，所述第三半导体区域沿水平方向围绕所述第一半导体区域和所述绝缘层。
22.根据权利要求17所述的栅极-电阻器结构，其中，所述第一半导体区域包括第一数目的第一子区域，并且其中所述第一子区域的每一个沿垂直方向从所述顶表面延伸到所述栅极电极中。
23.根据权利要求22所述的栅极-电阻器结构，其中，所述第二绝缘层包括多个第一子层，每个子层将一个所述第一子区域与所述栅极电极绝缘。
24.根据权利要求23所述的栅极-电阻器结构，其中，所述第二半导体区域包括第二数目的第二子区域，所述第二数目等于所述第一数目，并且其中所述第一子区域的每一个具有沿垂直方向与其相邻布置的第二子区域，由此形成多个pn结。
25.根据权利要求17所述的栅极-电阻器结构，其中，所述接触层包括多个第二子层，并且其中每个第二子层布置在邻接所述第一半导体区域的一部分的所述顶表面上。
26.根据权利要求18所述的栅极-电阻器结构，其中，所述接触层包括多个第二子层，并且其中每个第二子层布置在与所述第一半导体区域的一部分和所述第三半导体区域的一部分中的至少一个相邻的所述顶表面上。
27.—种半导体本体上的栅极-电阻器结构，所述半导体本体包括多个晶体管单元以及第一导电类型或第二导电类型的连接层，所述连接层包括顶表面并且被配置为电耦合至所述多个晶体管单元，其中所述栅极-电阻器结构包括: 所述第一导电类型的第一半导体区域，沿垂直方向从所述顶表面延伸到所述连接层中； 所述第二导电类型的第二半导体区域，与所述第一半导体区域相邻布置，由此与所述第一半导体区域形成Pn结，所述第二半导体区域沿垂直方向布置在所述第一半导体区域下方； 绝缘层，被布置用于将所述第一半导体区域与周围的所述连接层绝缘；以及接触层，布置在所述顶表面上，覆盖所述第一半导体区域以电连接所述第一半导体区域，并且附加地覆盖所述顶表面的沿水平方向位于所述第一半导体区域旁边的部分。
28.一种半导体本体上的栅极-电阻器结构，所述栅极-电阻器结构包括: 第一导电类型或第二导电类型的第一电阻区段，所述第一电阻区段包括顶表面； 第二电阻区段，电耦合在连接层与栅极接触之间，所述连接层被配置为耦合至多个晶体管单元，并且所述栅极接触被配置用于通过提供沿第一方向的栅极电流来导通所述多个晶体管单元、以及通过提供沿第二方向的栅极电流来关断所述多个晶体管单元，所述第二方向与所述第一方向相反； 第一绝缘层，被布置用于将所述连接层、所述第一电阻区段和所述第二电阻区段与所述半导体本体绝缘； 第二绝缘层，被布置用于将所述第一电阻区段与所述连接层和所述第二电阻区段绝缘；以及 第一二极管区域，沿垂直方向从所述第一电阻区段的所述顶表面延伸到所述第一电阻区段中，所述第一二极管区域和所述第一电阻区段串联耦合在所述连接层和所述栅极接触之间。
29.根据权利要求28所述的栅极-电阻器结构，其中，第一接触层被布置用于将所述第一电阻区段电耦合至所述第二电阻区段。
30.根据权利要求28所述的栅极-电阻器结构，其中，第二接触层被布置用于将所述第一二极管区域电耦合至所述连接区段。
31.根据权利要求28所述的栅极-电阻器结构，其中，所述第一电阻结构具有第一电阻值，所述第一电阻值取决于所述第一电阻结构的长度和宽度。
32.根据权利要求28所述的栅极-电阻器结构，其中，所述第二电阻结构具有第二电阻值，所述第二电阻值取决于所述第二电阻结构的长度和宽度。
【文档编号】H01L29/06GK104347713SQ201410355587
【公开日】2015年2月11日 申请日期:2014年7月24日 优先权日:2013年7月25日
【发明者】S·福斯, P·蒂尔克斯, H·许斯肯 申请人:英飞凌科技股份有限公司