静电保护部件以及静电保护部件的制造方法

静电保护部件以及静电保护部件的制造方法
【专利摘要】静电保护部件具备层叠多个绝缘体层而成的素体、被配置于素体内的线圈、以在多个绝缘体层的层叠方向上与线圈排列的方式被配置于素体内的ESD抑制器。ESD抑制器包含互相分开地配置的第一以及第二放电电极、以将第一以及第二放电电极中的互相相对的部分彼此连接的方式接触于第一以及第二放电电极并且含有金属颗粒的放电触发部而构成。第一以及第二放电电极在多个绝缘体层的层叠方向上看较放电触发部更位于线圈侧。素体具有以在从线圈侧沿层叠方向看的时候覆盖放电触发部的整体的方式进行定位的空洞部。空洞部与第一以及第二放电电极中的互相相对的部分彼此以及放电触发部接触。
【专利说明】静电保护部件以及静电保护部件的制造方法

【技术领域】
[0001]本发明涉及静电保护部件以及静电保护部件的制造方法。

【背景技术】
[0002]已知有具备层叠多个绝缘体层而成的素体、通过多个内部导体被互相连接而构成并被配置于素体内的线圈、以及包含互相分开地配置的第一以及第二放电电极而构成并被配置于素体内的ESD抑制器的静电保护部件(例如参照日本专利申请公开2003-123936号公报(以下称之为专利文献I))。还已知有具备包含互相分开地配置的第一以及第二放电电极、以将第一以及第二放电电极中的互相相对的部分彼此连接的方式接触于第一以及第二放电电极而且含有金属颗粒的放电触发部而构成的ESD抑制器，并且空洞部以接触于第一以及第二放电电极中的互相相对的上述部分彼此以及放电触发部的方式进行配置的静电保护部件(例如参照日本专利申请公开2011-243896号公报(以下称之为专利文献2))。


【发明内容】

[0003]在ESD抑制器(静电保护部件)中，因为第一以及第二放电电极互相分开地配置，所以如果将规定值以上的电压施加于该电极之间的话则在分开部分发生放电。放电触发部具有容易发生第一以及第二放电电极的分开部分中的放电的功能。ESD抑制器具有ESD (Electro-Static Discharge (静电放电))吸收性能。
[0004]在专利文献2所记载的静电保护部件中，ESD抑制器具有上述放电触发部并且以空洞部接触于放电触发部的方式被配置。因此，在第一以及第二放电电极(互相相对的部分)之间恰当地发生放电，并且能够容易地确保所希望的ESD吸收性能。即使是在专利文献I所记载的那样的具备在素体内配置有线圈和ESD抑制器的结构的静电保护部件中，也考虑为了容易地确保所希望的ESD吸收性能而导入放电触发部和空洞部。
[0005]然而，在将放电触发部和空洞部导入到具备在素体内配置有线圈和ESD抑制器的结构的静电保护部件的情况下，恐怕会发生以下那样的问题。在由内部导体构成的线圈和包含放电触发部而构成的ESD抑制器被配置于素体内的情况下，有必要得到内部导体和放电触发部被配置于内部的素体。素体通常经过实施烧成等的热处理的过程而得到。此时，构成内部导体的材料有可能扩散到放电触发部。
[0006]如果构成内部导体的材料扩散到放电触发部的话则放电触发部的特性会发生变化。如果构成内部导体的材料、即导体材料扩散到放电触发部的话则放电触发部的电阻降低，从而在第一以及第二放电电极之间放电以比较低的电压发生。如果向放电触发部的导电材料的扩散量多的话则实质上放电触发部变成导体，并且第一以及第二放电电极之间发生短路。
[0007]在具备线圈和ESD抑制器被配置于素体内的结构的静电保护部件中，在构成线圈的内部导体与包含于ESD抑制器的第一以及第二放电电极或者放电触发部之间产生寄生电容。接触于第一以及第二放电电极的放电触发部含有金属颗粒并且介电常数高。因此，在线圈与ESD抑制器之间所产生的寄生电容比较大。寄生电容成为例如噪声特性的劣化或者传输信号的特性劣化等的主要原因之一。
[0008]本发明的第一方式的目的在于提供一种放电触发部的特性的变化被抑制并且可以降低在线圈与ESD抑制器之间所产生的寄生电容的静电保护部件。
[0009]在专利文献I所记载的静电保护部件中，第一以及第二放电电极互相分开地配置。因此，如果将规定值以上的电压施加于第一外部电极与第二外部电极之间的话则在第一放电电极与第二放电电极之间发生放电并且ESD被吸收。关于ESD抑制器，为了判定特性(例如静电容量或者绝缘电阻等的电气特性)是否满足所希望的值而有必要测定其特性。
[0010]然而，在专利文献I所记载的静电保护部件中，虽然能够测定线圈的特性(例如直流电阻或者电感等的电气特性)，但是会有难以测定ESD抑制器的特性等的问题。在专利文献I所记载的静电保护部件中，ESD抑制器和线圈在第一外部电极与第二外部电极之间被并联连接，即，第一外部电极和第二外部电极通过线圈(多个内部导体)而被导通。因此，虽然能够测定线圈的特性，但是测定ESD抑制器的特性是困难的。
[0011]本发明的第二方式的目的在于提供一种可以分别测定线圈以及ESD抑制器的特性的静电保护部件以及静电保护部件的制造方法。
[0012]在静电保护部件中，优选提高ESD吸收性能。
[0013]本发明的第三方式的目的在于提供一种可以提高ESD吸收性能的静电保护部件。
[0014]本发明的第一方式是一种静电保护部件，具备:层叠多个绝缘体层而成的素体、通过多个内部导体被互相连接而构成并且被配置于素体内的线圈、以在多个绝缘体层的层叠方向上与线圈排列的方式被配置于素体内的ESD抑制器；ESD抑制器包含互相分开地配置的第一以及第二放电电极、以将第一以及第二放电电极中的互相相对的部分彼此连接的方式接触于第一以及第二放电电极并且含有金属颗粒的放电触发部而构成，第一以及第二放电电极在层叠方向上看较放电触发部更位于线圈侧，素体具有以在从线圈侧沿层叠方向看的时候覆盖放电触发部的整体的方式进行定位的空洞部，空洞部接触于第一以及第二放电电极上的互相相对的部分彼此以及放电触发部。
[0015]在本方式中，空洞部因为接触于第一以及第二放电电极上的互相相对的部分以及放电触发部，所以在第一以及第二放电电极中的互相相对的部分之间恰当地发生放电。由此，能够容易地确保所希望的ESD吸收性能。
[0016]空洞部以在从线圈侧沿层叠方向看的时候覆盖放电触发部的整体的方式进行定位。即，空洞部位于线圈(内部导体)与放电触发部之间。空洞部通常通过在实施用于得到素体的热处理的过程中消除树脂等的材料来进行形成。消除用于形成空洞部的材料的温度低于构成内部导体的材料的熔点。因此，直到到达构成内部导体的材料能够扩散的状态为止，形成空洞部。即使是构成内部导体的材料能够扩散的状态，空洞部也因为位于线圈(内部导体)与放电触发部之间，所以由空洞部而抑制了构成内部导体的材料扩散到放电触发部。其结果，抑制了放电触发部的特性的变化。
[0017]介电常数比放电触发部低的空洞部位于线圈(内部导体)与放电触发部之间。因此，通过放电触发部含有金属颗粒从而即使是介电常数高的状态，也会由空洞部而使起因于放电触发部的介电常数而发生的寄生电容降低。其结果，能够降低在线圈与ESD抑制器之间所发生的寄生电容。
[0018]构成内部导体的材料的熔点也可以低于构成金属颗粒的材料的熔点。在构成内部导体的材料的熔点低于构成金属颗粒的材料的熔点的情况下，容易发生构成内部导体的材料的扩散。然而，因为空洞部以在从线圈侧沿层叠方向看的时候覆盖放电触发部的整体的方式进行定位，所以即使是构成内部导体的材料的扩散比较容易发生的状态，也能够可靠地抑制构成内部导体的材料到达放电触发部。
[0019]第一放电电极也可以具有在垂直于层叠方向的一个方向上进行延伸的第一侧面部，第二放电电极具有在一个方向上进行延伸的第二侧面部，第一以及第二放电电极被配置为互相分开，使得第一侧面部与第二侧面部相对。在此情况下，在第一放电电极，与第二侧面部相对的第一侧面部成为可放电的区域，在第二放电电极，与第一侧面部相对的第二侧面部成为可放电的区域。在以第一以及第二侧面部彼此相对的方式配置第一以及第二放电电极的结构中，与以第一以及第二放电电极的端部彼此相对的方式配置第一以及第二放电电极的结构相比，可以较长地设定可放电的区域。可放电的区域越长，作为静电保护部件的耐久性越提闻。
[0020]本发明的第二方式是一种静电保护部件，具备:素体，在内部配置有包含互相分开地配置的第一以及第二放电电极而构成的ESD抑制器、通过多个内部导体被互相连接而构成的线圈；第一外部电极，被连接于第一放电电极并且被配置于素体的外表面；第二外部电极，被连接于第二放电电极并且被配置于外表面；第三外部电极，被连接于线圈的一端并且被配置于外表面；第四外部电极，被连接于线圈的另一端并且被配置于外表面。
[0021]素体也可以具有作为外表面的互相相对的一对端面、以及邻接于一对端面的四个侧面，四个侧面中的一个侧面被规定为安装面，第一以及第二外部电极被配置于一个侧面侧，第三外部电极被配置于一个端面侧，第四外部电极被配置于另一个端面侧。
[0022]本发明的第二其他的方式为一种静电保护部件的制造方法，包括:得到构造体的工序，该构造体具备在内部配置有包含互相分开地配置的第一以及第二放电电极而构成的ESD抑制器、通过多个内部导体被互相连接而构成的线圈的素体、被连接于第一放电电极并且被配置于素体的外表面的第一外部电极、被连接于第二放电电极并且被配置于素体的外表面的第二外部电极；在得到构造体之后使探针接触于第一以及第二外部电极而测定ESD抑制器的特性的工序；在测定了 ESD抑制器的特性之后在外表面上形成被连接于第一外部电极和线圈的一端的第三外部电极以及被连接于第二外部电极和线圈的另一端的第四外部电极的工序；在形成了第三以及第四外部电极之后使探针接触于第三以及第四外部电极而测定线圈的特性的工序。
[0023]在本方式中，在得到具备在内部配置有ESD抑制器和线圈的素体、被配置于素体的外表面的第一以及第二外部电极的构造体之后通过使探针接触于第一以及第二外部电极从而测定ESD抑制器的特性。在第三以及第四外部电极被形成之前第一外部电极和线圈的一端未被连接并且第二外部电极和线圈的另一端未被连接。因此，在第三以及第四外部电极被形成之前ESD抑制器和线圈未并联连接，并且能够测定ESD抑制器的特性。
[0024]线圈的特性通过在第三以及第四外部电极被形成之后使探针接触于第三以及第四外部电极来进行测定。在第三以及第四外部电极被形成之后并联连接ESD抑制器和线圈。然而，第一放电电极和第二放电电极在ESD那样的浪涌电压(surge voltage)没有被施加的状态下因为处于互相绝缘的状态，所以能够测定线圈的特性。
[0025]然而，本发明人等对于能够使ESD吸收性能提高的静电保护部件进行了悉心研究，其结果新发现了以下那样的事实。
[0026]被并联连接于包含第一放电电极和第二放电电极而构成的EDS抑制器的线圈的直流电阻的值会影响到ESD吸收性能。具体来说，线圈的直流电阻的值变得越大则峰值电压的抑制效果变得越低，峰值电压发生劣化。再有，如果线圈的直流电阻的值超过21 Ω的话则该峰值电压的劣化会加速。即，判明了相对于线圈的直流电阻的值的ESD吸收性能的变化的倾向在某个突变点发生切换。
[0027]其结果，本发明人等未停留于越减小线圈的直流电阻的值则越能够提高ESD吸收性能这样的见解，获得了通过在所谓21 Ω以下的某个突变点进行划分从而能够有效地使ESD吸收性能提高的见解。
[0028]根据这样的研究结果，本发明的第三方式是一种静电保护部件，具备:层叠多个绝缘体层而成的素体、在素体的内部互相分开地配置的第一放电电极以及第二放电电极、被配置于素体的内部的线圈、被配置于素体的外表面的第一外部电极以及第二外部电极；第一放电电极被连接于第一外部电极并且第二放电电极被连接于第二外部电极，线圈的一端被连接于第一外部电极并且线圈的另一端被连接于第二外部电极，线圈的直流电阻的值为21 Ω以下。
[0029]在本方式中，线圈与包含第一放电电极和第二放电电极而构成的ESD抑制器并联连接，线圈的直流电阻的值为21 Ω以下。因此，能够抑制峰值电压的劣化，并且可以提高ESD吸收性能。
[0030]线圈的直流电阻的值可以是11 Ω以下，也可以是2 Ω以下。
[0031]本发明通过以下给出的详细说明和参照附图将会变得更加清楚，但是，这些说明和附图仅仅是为了说明本发明而举出的例子，不能被认为是对本发明的限定。
[0032]以下给出的详细说明将会更加清楚地表述本发明的应用范围。但是，这些详细说明和特殊实例、以及优选实施方案，只是为了举例说明而举出的，本领域的技术人员显然能够理解本发明的各种变化和修改都在本发明的宗旨和范围内。

【专利附图】

【附图说明】
[0033]图1是表示第I实施方式所涉及的静电保护部件的立体图。
[0034]图2是表示素体的结构的分解立体图。
[0035]图3是表示沿着图1所表示的II1-1II线的截面结构的示意图。
[0036]图4是表示沿着图1所表示的IV-1V线的截面结构的示意图。
[0037]图5是表示第I实施方式所涉及的静电保护部件的制造方法的流程图。
[0038]图6是表示第2实施方式所涉及的静电保护部件的立体图。
[0039]图7是表示素体的结构的分解立体图。
[0040]图8是表示第2实施方式所涉及的静电保护部件的、包含第IESD抑制器以及第3ESD抑制器的截面结构的示意图。
[0041]图9是表示第2实施方式所涉及的静电保护部件的、包含第2ESD抑制器以及第4ESD抑制器的截面结构的示意图。
[0042]图10是表示第2实施方式所涉及的静电保护部件的、包含第IESD抑制器以及第4ESD抑制器的截面结构的示意图。
[0043]图11是表示第3实施方式所涉及的静电保护部件所具备的素体的结构的分解立体图。
[0044]图12是表示第3实施方式所涉及的静电保护部件的、包含第IESD抑制器以及第2ESD抑制器的截面结构的示意图。
[0045]图13是表示第3实施方式所涉及的静电保护部件的、包含第3ESD抑制器以及第4ESD抑制器的截面结构的示意图。
[0046]图14是表示第3实施方式所涉及的静电保护部件的、包含第IESD抑制器以及第3ESD抑制器的截面结构的示意图。
[0047]图15是表示第4实施方式所涉及的静电保护部件的截面结构的示意图。
[0048]图16是说明评价静电保护部件的ESD吸收性能由线圈的直流电阻的值而受到的影响的方法的模式图。
[0049]图17是表示在施加了 2kV的充电电压的时候的线圈的直流电阻的值与放电电压的值的关系的图表。
[0050]图18是表示在施加了 8kV的充电电压的时候的线圈的直流电阻的值与放电电压的值的关系的图表。

【具体实施方式】
[0051]以下，参照附图，对本发明的实施方式进行详细的说明。还有，在说明中将相同符号标注于相同要素或者具有相同功能的要素，省略重复的说明。
[0052](第I实施方式)
[0053]首先，参照图1?图4，说明第I实施方式所涉及的静电保护部件I的结构。图1是表示本实施方式所涉及的静电保护部件的立体图。图2是表示素体的结构的分解立体图。图3是表示沿着图1所表示的II1-1II线的截面结构的示意图。图4是表示沿着图1所表示的IV-1V线的截面结构的示意图。
[0054]静电保护部件I是被安装于电子设备的电路基板并保护电子设备免受ESD的电子部件。如图1?图4所示，静电保护部件I具备呈现大致长方体形状的素体4、被配置于素体4的外表面的外部电极5、外部电极6、外部电极7以及外部电极8、被配置于素体4的内部的线圈L1、被配置于素体4的内部的具有ESD吸收性能的ESD抑制器SPl。以下，将素体4的高度方向作为Z方向，将素体4的长边方向作为Y方向，将素体4的短边方向作为X方向。
[0055]素体4层叠多个绝缘体层10而被构成。各个绝缘体层10具有大致长方形状。各个绝缘体层10具有电绝缘性，由绝缘体生片的烧结体所构成。在实际的素体4中，各个绝缘体层10以不能够目视确认各层之间的边界的程度被一体化。素体4具有作为外表面的互相相对的一对端面4a, 4b、邻接于端面4a, 4b的四个侧面。一对端面4a, 4b在素体4的长边方向上进行相对。四个侧面中的一个侧面4c被规定为与没有图示的其它的电子设备(例如电路基板或者电子部件等)面对面的面(安装面)。
[0056]外部电极5以及外部电极6被配置于素体4的侧面4c。外部电极5在侧面4c上位于靠近端面4a的端部。外部电极6在侧面4c上位于靠近端面4b的端部。外部电极5以及外部电极6起到作为所谓底面电极的功能。外部电极7被配置于素体4的端面4a侧。外部电极7以覆盖素体4的端面4a的整个面并且其一部分迂回至与该端面4a相邻接的四个侧面上的方式被形成。外部电极8被配置于素体4的端面4b侧。外部电极8以覆盖素体4的端面4b的整个面并且其一部分迂回至与该端面4b相邻接的四个侧面上的方式被形成。外部电极5和外部电极7被互相连接,外部电极6和外部电极8被互相连接(参照图4)。
[0057]线圈LI通过多个内部导体即导体21、导体22、导体23以及导体24的端部彼此由各个通孔导体31，32，33连接来进行构成。导体21、导体22、导体23以及导体24在素体4的内部在绝缘体层10的层叠方向(以下单单称之为“层叠方向”)上被并置。各个导体21?24在层叠方向上从接近于素体4的侧面4c的一方起按导体21、导体22、导体23、导体24的顺序被配置。
[0058]通孔导体31位于导体21与导体22之间，并电连接导体21和导体22。通孔导体32位于导体22与导体23之间，并电连接导体22和导体23。通孔导体33位于导体23与导体24之间，并电连接导体23和导体24。各个通孔导体31?33起到作为线圈LI的一部分的功能。
[0059]导体24的端部24a露出于素体4的端面4a，并与外部电极7相连接(参照图4)。导体21的端部21a露出于素体4的端面4b，并与外部电极8相连接。导体24的端部24a对应于线圈LI的一端El1，导体21的端部21a对应于线圈LI的另一端El2。因此，线圈LI与各个外部电极7，8相电连接。线圈LI的直流电阻能够在各个外部电极7，8之间进行测定。在本实施方式中，线圈LI的直流电阻的值被设定为21 Ω以下。
[0060]ESD抑制器SPl在层叠方向上被配置于较线圈LI更接近于素体4的侧面4c的位置。ESD抑制器SPl包含第一放电电极11以及第二放电电极12、放电触发部13而构成。第一放电电极11以及第二放电电极12互相分开并被配置于同一绝缘体层10。放电触发部13连接第一放电电极11和第二放电电极12。
[0061]第一放电电极11具有端部I la、在绝缘体层10的长边方向(图的Y方向)上进行延伸的第一侧面部lib。第一放电电极11的端部Ila由通孔导体34而与连接导体38相连接。连接导体38由通孔导体35而与外部电极5相连接。由此，第一放电电极11与外部电极5相电连接。
[0062]第二放电电极12具有端部12a、在绝缘体层10的长边方向上进行延伸的第二侧面部12b。第二放电电极12的端部12a由通孔导体36而与连接导体39相连接。连接导体39由通孔导体37而与外部电极6相连接。由此，第二放电电极12与外部电极6相电连接。
[0063]如以上所述，外部电极5与外部电极7相连接，外部电极6与外部电极8相连接。因此，ESD抑制器SPl通过外部电极5与外部电极7相电连接并且通过外部电极6与外部电极8相电连接。因此，在外部电极7与外部电极8之间ESD抑制器SPl与线圈LI被并联连接。
[0064]第一放电电极11和第二放电电极12以在垂直于层叠方向的一个方向上进行延伸的第一侧面部Ilb与在该一个方上进行延伸的第二侧面部12b进行相对的方式被互相分开地配置。即，第一放电电极11和第二放电电极12以在垂直于绝缘体层10的长边方向(图的Y方向)的方向(图的X方向)上进行邻接的方式被配置，并且互相分开地相对。由此，在第一侧面部Ilb与第二侧面部12b之间形成间隙部GPl (参照图3)。如果将规定以上的电压施加于外部电极7与外部电极8之间的话则在第一放电电极11与第二放电电极12之间的间隙部GPl发生放电。
[0065]放电触发部13在层叠方向上位于第一放电电极11以及第二放电电极12与外部电极5以及外部电极6之间。放电触发部13以连接第一侧面部Ilb和第二侧面部12b的方式与第一放电电极11以及第二放电电极12相连接。即，放电触发部13以将第一以及第二放电电极11，12中的互相相对的部分彼此连接的方式进行形成。放电触发部13具有容易在第一放电电极11与第二放电电极12之间发生放电的功能。
[0066]素体4具有空洞部14 (参照图3以及图4)。空洞部14位于放电触发部13与线圈LI之间。划分空洞部14的面包含放电触发部13上的第一以及第二放电电极11，12被配置的面13a、与面13a相对的面14b。面13a也是放电触发部13上的与线圈LI相对的面。面14b在层叠方向上位于面13a与线圈LI之间。第一以及第二放电电极11，12以其互相相对的部分即第一以及第二侧面部11b，12b被载置的方式被形成于面13a之上。
[0067]与面13a相对的面14b被形成为大于面13a，面14b从层叠方向看以覆盖面13a的整体的方式被形成。即，空洞部14从线圈LI侧沿层叠方向看以覆盖放电触发部13的整体的方式进行定位。划分空洞部14的面因为包含放电触发部13的面13a，所以空洞部14接触于位于面13a之上的第一侧面部Ilb以及第二侧面部12b、放电触发部13。空洞部14具有吸收在放电时的第一放电电极11、第二放电电极12、绝缘体层10以及放电触发部13的热膨胀的功能。
[0068]接着，对各个构成要素的材料进行详细的说明。
[0069]外部电极5?8、第一放电电极11、第二放电电极12分别由含有Ag、Pd、Au、Pt、Cu、N1、Al、Mo或者W的导体材料所构成。外部电极5?8可以使用合金(例如Ag/Pd合金、Ag/Cu合金、Ag/Au合金或者Ag/Pt合金等)。
[0070]绝缘体层10 由 Fe2O3、Ni O、CuO、ZnO、MgO、S12、T12、Mn2O3、SrO、CaO、BaO、SnO2、K2O,Al2O3^ZrO2以及B2O3等中的单独材料所构成。绝缘体层10也可以由这些材料中两种以上的材料被混合的陶瓷材料来进行构成。在绝缘体层10中也可以含有玻璃。对于绝缘体层10来说为了能够实施低温烧结而优选含有氧化铜(CuO或者Cu2O)。
[0071]各个导体21?24、各个通孔导体31?37以及各个连接导体38，39例如包含Ag或者Pd等的导体材料。各个导体21?24、各个通孔导体31?37以及各个连接导体38，39作为包含上述导体材料的导电性膏体的烧结体来进行构成。
[0072]放电触发部13 包含 Fe2O3' N1, CuO、ZnO、MgO、S12, T12, Mn2O3> SrO, CaO, BaO,SnO2, K2O, A1203、ZrO2以及B2O3等中的单独材料来进行构成。放电触发部13也可以包含这些材料中两种以上的材料被混合的材料来进行构成。在放电触发部13中含有Ag、Pd、Au、Pt、Ag/Pd合金、Ag/Cu合金、Ag/Au合金或者Ag/Pt合金等的金属颗粒。在放电触发部13中也可以含有RuO2等的半导体颗粒。在放电触发部13中还可以含有玻璃或者氧化锡(SnO或者SnO2)。在放电触发部13中作为金属颗粒而含有的金属材料的熔点高于在构成线圈LI的各个导体21?24中所含有的导体材料的熔点。
[0073]接着，参照图5，对本实施方式中的静电保护部件I的制造方法进行说明。图5是表示本实施方式所涉及的静电保护部件的制造方法的流程图。
[0074]首先，调配构成绝缘体层10的材料的浆料(SI)，使用该浆料来形成绝缘体层10用的生片(S2)。具体来说，混合含有氧化铜(CuO)的规定量的电介质粉末、以及含有有机溶剂和有机粘合剂的有机载体(vehicle)来调配绝缘体层10用的浆料。在电介质粉末中能够使用将Mg、Cu、Zn、Si或者Sr的氧化物(也可以是其他的电介质材料)作为主要成分来含有的电介质材料。之后，由刮刀法等将浆料赋予PET薄膜上，并形成厚度20 μ m左右的生片。还有，由激光加工将贯通孔形成于各个绝缘体层10中的各个通孔导体31?37的形成预定位置。
[0075]在形成了绝缘体层10用的生片之后，分别将放电触发材料浆料、导体膏以及溶剂(空洞形成用清漆)印刷到该生片的规定位置(S3)。放电触发材料浆料的印刷通过调制用于形成烧成后的放电触发部13的放电触发材料浆料并将其赋予绝缘体层10用的薄片来进行(S3A)。具体来说，混合以规定量进行秤取的氧化锡、绝缘体以及导体的各个粉末、包含有机溶剂以及有机粘合剂的有机载体，并调制出放电触发材料浆料。例如，作为氧化锡能够使用工业用的SnO2，作为绝缘体能够使用电介质粉末。在电介质粉末中能够使用将Mg、Cu、Zn、Si或者Sr的氧化物(也可以是其他的电介质材料)作为主要成分来含有的电介质材料。作为导体粉末能够使用Ag/Pd合金粉(也可以是Ag、Pd、Au、Pt或者它们的混合物或者化合物等)。以成为氧化锡的颗粒与Ag/Pd合金的金属颗粒混合存在的状态的方式充分地混合各个粉末。放电触发材料浆料由后面所述的烧成而成为放电触发部13。
[0076]导体膏的印刷通过由丝网印刷等将用于形成导体图形的导体膏赋予绝缘体层10用的生片来进行(S3B)。导体图形由后面所述的烧成而成为各个导体21?24、第一以及第二放电电极11，12、各个连接导体38，39、以及各个外部电极5，6。各个导体图形通过使被丝网印刷的导体膏干燥来进行形成。在形成各个导体图形的时候将导体膏填充于贯通孔。被填充于贯通孔的导体膏由后面所述的烧成而成为各个通孔导体31?37。
[0077]空洞形成用清漆的印刷通过以覆盖已被印刷的放电触发材料浆料、以及同样已被印刷的用于形成第一以及第二放电电极11，12的第一以及第二侧面部11b，12b的导体膏的方式将空洞形成用清漆赋予绝缘体层10用的生片的方式来进行(S3C)。空洞形成用清漆是用于形成空洞部14的涂料，并且含有树脂。消除空洞形成用清漆的温度低于构成内部导体21?24的材料的熔点。
[0078]按顺序层叠放电触发材料浆料、导体膏以及空洞形成用清漆被印刷了的绝缘体层10用的生片(S4)，实施压制(S5)，从而获得生片的层叠体。之后，以成为各个静电保护部件I的大小的方式切割层叠体(S6)，从而获得多个坯料芯片。绝缘体层10用的生片的层叠顺序以在烧成后被形成的各个结构的层叠方向上的顺序从接近于相对于电路基板的安装面即素体4的侧面4c的一方起按顺序成为各个外部电极5，6、各个连接导体38，39、放电触发部13、第一以及第二放电电极11，12、空洞部14、以及各个导体21?24的方式进行编制。
[0079]接着，对从生片的层叠体得到的各个坯料芯片进行滚筒研磨(S7)。由此，获得角部以及棱线被磨圆了的坯料芯片。
[0080]在滚筒研磨之后，在规定条件下烧成坯料芯片(S8)。例如，在大气中在850?950°C下对坯料芯片实施烧成2小时。坯料芯片由烧成而成为素体4。由烧成而消除空洞形成用清漆。由此，形成覆盖第一以及第二放电电极11，12的侧面部11b，12b、放电触发部13的与线圈LI相对的面13a的整体的空洞部14。其结果，在素体4内形成包含第一放电电极11、第二放电电极12、放电触发部13以及空洞部14而构成的ESD抑制器SP1。由至此为止的过程得到具备ESD抑制器SPl和线圈LI被配置于内部的素体4、被配置于素体4的外表面的各个外部电极5，6的构造体。包含于ESD抑制器SPl的空洞部14在放电触发部13与线圈LI之间从层叠方向看以覆盖放电触发部13的与线圈LI相对的面13a的整体的方式被形成。
[0081]接着，对ESD抑制器SPl的特性进行测定(S9)。在此，使探针接触于所获得的上述构造体的各个外部电极5，6并测定ESD抑制器SPl的特性。作为ESD抑制器SPl的特性，测定ESD抑制器SPl的静电容量以及绝缘电阻等的电气特性。因为外部电极5与第一放电电极11相电连接并且外部电极6与第二放电电极12相电连接，所以通过使探针接触于外部电极5以及外部电极6从而能够测定ESD抑制器SPl的特性。
[0082]接着，将各个外部电极7，8用的导体膏赋予素体4(S10)。在规定条件下对被赋予了导体膏的素体4实施热处理，由烧结而形成各个外部电极7，8 (Sll)。热处理例如在大气中在600?800°C下进行2小时。外部电极7以被连接于线圈LI的一端El1 (导体24的端部24a)以及外部电极5的方式被形成。外部电极8以被连接于线圈LI的另一端El2 (导体21的端部21a)以及外部电极6的方式被形成。
[0083]接着，对静电保护部件I进行特性检查(S12)。特别是对线圈LI所具有的特性进行测定。因为线圈LI的两端被连接于各个外部电极7，8，所以通过使探针接触于各个外部电极7，8从而能够测定线圈LI的直流电阻等的特性。之后，在各个外部电极7，8的表面上实施镀敷(S13)。镀敷优选为电解镀，例如能够使用Ni/Sn、Cu/Ni/Sn、Ni/Pd/Au、Ni/Pd/Ag、或者Ni/Ag等。
[0084]经过以上的过程，获得了静电保护部件I。
[0085]如以上所述，在本实施方式中，空洞部14因为接触于第一以及第二放电电极11，12的间隙部GPl和放电触发部13，所以在第一以及第二放电电极11，12中的间隙部GPl恰当地发生放电。由此，静电保护部件I能够容易地确保所希望的ESD吸收性能。
[0086]空洞部14以在从线圈LI侧沿层叠方向看的时候覆盖放电触发部13的整体的方式进行定位。即，空洞部14位于线圈LI (内部导体21?24)与放电触发部13之间。空洞部14通过在实施用于获得素体4的热处理的过程中消除空洞形成用清漆来进行形成。消除空洞形成用清漆的温度低于构成内部导体21?24的材料的熔点。因此，直到到达构成内部导体21?24的材料能够扩散的状态为止，形成空洞部14。因此，即使是构成内部导体21?24的材料能够扩散的状态，也因为空洞部14位于线圈Ll(内部导体21?24)与放电触发部13之间，所以由空洞部14能够抑制构成内部导体21?24的材料扩散到放电触发部13。其结果，在静电保护部件I中，抑制了放电触发部13的特性的变化。
[0087]介电常数低于放电触发部13的空洞部14位于线圈LI (内部导体21?24)与放电触发部13之间。因此，通过放电触发部13含有金属颗粒从而即使是介电常数高的状态，也会由空洞部14而降低起因于放电触发部13的介电常数而发生的寄生电容。其结果，能够降低发生于线圈LI与ESD抑制器SPl之间的寄生电容。
[0088]在构成内部导体21?24的材料的熔点低于构成放电触发部13所含有的金属颗粒的材料的熔点的情况下，容易发生构成内部导体21?24的材料的扩散。然而，空洞部14因为以在从线圈LI侧沿层叠方向看的时候覆盖放电触发部13的整体的方式进行定位，所以即使是比较容易发生构成内部导体21?24的材料的扩散的状态，也能够可靠地抑制构成内部导体21?24的材料到达放电触发部13。
[0089]第一放电电极11具有在绝缘体层10的长边方向上进行延伸的第一侧面部11b，第二放电电极12具有在绝缘体层10的长边方向上进行延伸的第二侧面部121b，第一以及第二放电电极11，12被配置为互相分开，使得第一侧面部Ilb与第二侧面部12b进行相对。在此情况下，在第一放电电极11，与第二侧面部12b相对的第一侧面部Ilb成为可放电的区域，在第二放电电极12，与第一侧面部Ilb相对的第二侧面部12b成为可放电的区域。在以第一以及第二侧面部11b，12b彼此进行相对的方式配置第一以及第二放电电极11，12的结构中，与以第一以及第二放电电极11，12的端部11a，12a彼此进行相对的方式配置第一以及第二放电电极11，12的结构相比，可以较长地设定可放电的区域。可放电的区域越长则作为静电保护部件I的耐久性越会提高。
[0090]在本实施方式中，在获得了具备ESD抑制器SPl和线圈LI被配置于内部的素体4、以及被配置于素体4的外表面的外部电极5，6的构造体之后，通过使探针接触于各个外部电极5，6来测定ESD抑制器SPl的特性。在外部电极7，8被形成之前，外部电极5和线圈LI的一端El1F被连接并且外部电极6和线圈LI的另一端El2不被连接。因此，在外部电极7，8被形成之前，ESD抑制器SPl与线圈LI不被并联连接，能够测定ESD抑制器SPl的特性。
[0091 ] 在本实施方式中，线圈LI的特性通过在外部电极7，8被形成之后使探针接触于外部电极7，8来进行测定。在外部电极7，8被形成之后，ESD抑制器SPl与线圈LI被并联连接。然而，第一放电电极11和第二放电电极12在ESD那样的浪涌电压没有被施加的状态下因为处于互相绝缘的状态，所以能够测定线圈LI的特性。
[0092]在本实施方式中，ESD抑制器SPl与线圈LI在外部电极7与外部电极8之间被并联连接，线圈LI的直流电阻的值为21 Ω以下。由此，能够有效地提高峰值电压以及钳位电压(clamp voltage)的抑制效果,并且可以有效地提高ESD吸收性能。
[0093](第2实施方式)
[0094]接着，参照图6?图10，对第2实施方式所涉及的静电保护部件2的结构进行说明。图6是表示第2实施方式所涉及的静电保护部件的立体图。图7是表示素体的结构的分解立体图。图8是表示第2实施方式所涉及的静电保护部件的包含第IESD抑制器以及第3ESD抑制器的截面结构的示意图。图9是表示第2实施方式所涉及的静电保护部件的包含第2ESD抑制器以及第4ESD抑制器的截面结构的示意图。图10是表示第2实施方式所涉及的静电保护部件的包含第IESD抑制器以及第4ESD抑制器的截面结构的示意图。
[0095]静电保护部件2，如图6?图10所示，具备:素体4 ;被配置于素体4的外表面的外部电极41、外部电极42、外部电极43、外部电极44、外部电极45以及外部电极46 ;被配置于素体4的内部的第I线圈IA以及第2线圈L22 ;被配置于素体4的内部的具有ESD吸收性能的第IESD抑制器SP21、第2ESD抑制器SP22、第3ESD抑制器SP23以及第4ESD抑制器SP24。
[0096]素体4具有作为外表面的一对端面4a, 4b、以及四个侧面4c, 4d, 4e, 4f。侧面4c和侧面4d在层叠方向上相对。侧面4e和侧面4f在素体4的短边方向上相对。外部电极41以覆盖素体4的端面4a的一部分并且外部电极41的一部分迂回至与该端面4a相邻接的侧面4c以及侧面4d的方式被形成。外部电极42以覆盖素体4的端面4b的一部分并且外部电极42的一部分迂回至与该端面4b相邻接的侧面4c以及侧面4d的方式被形成。
[0097]外部电极43以及外部电极44被配置于与素体4的端面4a相邻接的侧面4e。外部电极43在侧面4e上位于靠近端面4a的端部。外部电极44在侧面4e上位于靠近端面4b的端部。外部电极43以及外部电极44以其一部分迂回至与素体4的侧面4e相邻接的侧面4c以及侧面4d的方式被形成。
[0098]外部电极45以及外部电极46被配置于与素体4的端面4a相邻接的侧面4f。外部电极45在侧面4f上位于靠近端面4a的端部。外部电极46在侧面4f上位于靠近端面4b的端部。外部电极45以及外部电极46以其一部分迂回至与素体4的侧面4f相邻接的侧面4c以及侧面4d的方式被形成。
[0099]第I线圈L2i和第2线圈L22在层叠方向上从接近于素体4的侧面4c的一方按第I线圈IA、第2线圈L22的顺序被配置。第I线圈IA通过多个内部导体即导体51以及导体52的端部彼此被通孔导体15连接来进行构成。导体51以及导体52在素体4的内部在层叠方向上被并置。通孔导体15位于导体51与导体52之间。导体51呈螺旋状。导体51以及导体52在层叠放上从接近于素体4的侧面4c的一方起按导体51、导体52的顺序被并置。
[0100]导体51的端部51a露出于素体4的侧面4e，并与外部电极43相连接。导体52的端部52a露出于素体4的侧面4f，并与外部电极45相连接。导体51的端部51a对应于第I线圈I^1的一端EZ1，导体52的端部52a对应于第I线圈I^1的另一端E22。因此，第I线圈I^1与各个外部电极43，45相电连接。
[0101]第2线圈L22通过多个内部导体即导体53以及导体54的端部彼此被通孔导体16连接来进行构成。导体53以及导体54在素体4的内部在层叠方向上被并置。通孔导体16位于导体53与导体54之间。导体54呈螺旋状。导体53以及导体54在层叠方向上从接近于素体4的侧面4d的一方按导体53、导体54的顺序被并置。
[0102]导体53的端部53a露出于素体的侧面4e并与外部电极44相连接。导体54的端部54a露出于素体4的侧面4f并与外部电极46相连接。导体53的端部53a对应于第2线圈L22的一端E23，导体54的端部54a对应于第2线圈L22的另一端E24。因此，第2线圈L22与各个外部电极44，46相电连接。
[0103]第I线圈L2i和第2线圈L22通过呈现螺旋形状的导体52以及导体54磁耦合来构成所谓共模滤波器。
[0104]第IESD抑制器SPZ1和第2ESD抑制器SP22被配置于同一绝缘体层10上。第IESD抑制器SP2i和第2ESD抑制器SP22在层叠方向上较第2线圈L22更位于素体4的侧面4d侦U。第IESD抑制器SP2i包含第一放电电极61以及第二放电电极62、放电触发部63、空洞部64来进行构成。第一放电电极61以及第二放电电极62互相分开并被配置于同一绝缘体层10。放电触发部63连接第一放电电极61和第二放电电极62。空洞部64覆盖放电触发部63。
[0105]第一放电电极61呈现在绝缘体层10的短边方向以及长边方向上进行延伸的L字状。第一放电电极61包含在绝缘体层10的短边方向上进行延伸的区域，并具有位于该区域的端部61a。端部61a露出于素体4的侧面4e并与外部电极43相连接。S卩，第一放电电极61通过外部电极43与第I线圈I^1的一端EZ1相电连接。第一放电电极61具有第一侧面部61b。第一侧面部61b在绝缘体层10的长边方向上进行延伸并与第二放电电极62相对。
[0106]第二放电电极62在绝缘体层10的长边方向上进行延伸。第二放电电极62具有端部62a、第二侧面部62b。第二侧面部62b与第一放电电极61的第一侧面部61b相对。端部62a露出于素体4的端面4a并与外部电极41相连接。
[0107]第一放电电极61和第二放电电极62以在垂直于层叠方向的一个方向上进行延伸的第一侧面部61b与在该一个方向上进行延伸的第二侧面部62b进行相对的方式被互相分开地配置。由此，在第一侧面部61b与第二侧面部62b之间形成间隙部GP2J参照图8)。如果将规定以上的电压施加于外部电极41与外部电极43之间的话则在第一放电电极61与第二放电电极62之间的间隙部GP2i上发生放电。
[0108]放电触发部63在层叠方向上位于第一放电电极61以及第二放电电极62与素体4的侧面4d之间。放电触发部63以连接第一侧面部61b和第二侧面部62b的方式与第一放电电极61以及第二放电电极62相接触。即，放电触发部63以连接第一以及第二放电电极61，62上的互相相对的部分彼此的方式被形成。放电触发部63具有在第一放电电极61与第二放电电极62之间容易发生放电的功能。
[0109]素体4具有空洞部64 (参照图8以及图10)。空洞部64位于放电触发部63与第2线圈L22之间。划分空洞部64的面包含放电触发部63中的第一以及第二放电电极61，62被配置的面63a、与面63a相对的面64b。面63a也是放电触发部63上的与第2线圈L22相对的面。面64b在层叠方向上位于面63a与第2线圈L22之间。第一以及第二放电电极61，62以其互相相对的部分即第一以及第二侧面部61b，62b被载置的方式被形成于面63a之上。
[0110]与面63a相对的面64b被形成为大于面63a,面64b从层叠方向看以覆盖面63a的整体的方式被形成。即，空洞部64，从第2线圈L22侧沿层叠方向看，以覆盖放电触发部63的整体的方式进行定位。划分空洞部64的面因为包含放电触发部63的面63a，所以空洞部64接触于位于面63a之上的第一侧面部61b以及第二侧面部62b、放电触发部63。空洞部64具有吸收放电时的第一放电电极61、第二放电电极62、绝缘体层10以及放电触发部63的热膨胀的功能。
[0111]第2ESD抑制器SP22包含第一放电电极65以及第二放电电极62、放电触发部66、空洞部67来进行构成。第一放电电极65和第二放电电极62互相分开并被配置于同一绝缘体层10。放电触发部66连接第一放电电极65和第二放电电极62。空洞部67覆盖放电触发部66。
[0112]第一放电电极65呈现在绝缘体层10的短边方向以及长边方向上进行延伸的L字状。第一放电电极65包含在绝缘体层10的短边方向上进行延伸的区域，并且具有位于该区域的端部65a。端部65a露出于素体4的侧面4f并且与外部电极46相连接。S卩，第一放电电极65通过外部电极46与第2线圈L22的另一端E24相电连接。第一放电电极65具有第一侧面65b。第一侧面65b在绝缘体层10的长边方向上进行延伸并与第二放电电极62相对。
[0113]第二放电电极62具有端部62c和第二侧面部62d。第二侧面部62d与第一放电电极65的第一侧面部65b相对。端部62c露出于素体4的端面4b并与外部电极42相连接。
[0114]第一放电电极65和第二放电电极62以在垂直于层叠方向的一个方向上进行延伸的第一侧面部65b与在该一个方向上进行延伸的第二侧面部62d进行相对的方式被互相分开地配置。由此，间隙部GP22被形成于第一侧面部65b与第二侧面部62d之间(参照图9)。如果将规定以上的电压施加于外部电极42与外部电极46之间的话则在第一放电电极65与第二放电电极62之间的间隙部GP22发生放电。
[0115]放电触发部66在层叠方向上位于第一放电电极65以及第二放电电极62与素体4的侧面4d之间。放电触发部66以连接第一侧面部65b和第二侧面部62d的方式与第一放电电极65以及第二放电电极62相接触。即，放电触发部66以连接第一以及第二放电电极65，62上的互相相对的部分彼此的方式被形成。放电触发部66具有在第一放电电极65与第二放电电极62之间容易发生放电的功能。
[0116]素体4具有空洞部67 (参照图9)。空洞部67位于放电触发部66与第2线圈L2a之间。划分空洞部67的面包含放电触发部66上的第一以及第二放电电极65，62被配置的面66a、与面66a相对的面67b。面66a也是放电触发部66上的与第2线圈L22相对的面。面67b在层叠方向上位于面66a与第2线圈L22之间。第一以及第二放电电极65，62以其互相相对的部分即第一以及第二侧面部65b，62d被载置的方式被形成于面66a之上。
[0117]与面66a相对的面67b被形成为大于面66a,面67b从层叠方向看以覆盖面66a的整体的方式被形成。即，空洞部67从第2线圈L22侧沿层叠方向看以覆盖放电触发部66的整体的方式进行定位。划分空洞部67的面因为包含放电触发部66的面66a，所以空洞部67接触于位于面66a之上的第一侧面部65b以及第二侧面部62d、放电触发部66。空洞部67具有吸收放电时的第一放电电极65、第二放电电极62、绝缘体层10以及放电触发部66的热膨胀的功能。
[0118]第3ESD抑制器SP23和第4ESD抑制器3?24被配置于同一绝缘体层10上。第3ESD抑制器SP23和第4ESD抑制器SP24在层叠方向上较第I线圈I^1更位于素体4的侧面4c侦U。第3ESD抑制器SP23包含第一放电电极68以及第二放电电极69、放电触发部70、空洞部71来进行构成。第一放电电极68以及第二放电电极69互相分开并被配置于同一绝缘体层10。放电触发部70连接第一放电电极68和第二放电电极69。空洞部71覆盖放电触发部70。
[0119]第一放电电极68呈现在绝缘体层10的短边方向以及长边方向上进行延伸的L字状。第一放电电极68包含在绝缘体层10的短边方向上进行延伸的区域，并且具有位于该区域的端部68a。端部68a露出于素体4的侧面4f并且与外部电极45相连接。S卩，第一放电电极68通过外部电极45与第I线圈I^1的另一端E22相电连接。第一放电电极68具有第一侧面68b。第一侧面68b在绝缘体层10的长边方向上进行延伸并与第二放电电极69相对。
[0120]第二放电电极69在绝缘体层10的长边方向上进行延伸。第二放电电极69具有端部69a和第二侧面部69b。第二侧面部69d与第一放电电极68的侧面部68b相对。端部69a露出于素体4的端面4a并与外部电极41相连接。
[0121]第一放电电极68和第二放电电极69以在垂直于层叠方向的一个方向上进行延伸的第一侧面部68b与在该一个方向上进行延伸的第二侧面部69d进行相对的方式被互相分开地配置。由此，间隙部GP23被形成于第一侧面部68b与第二侧面部69b之间(参照图
8)。如果将规定以上的电压施加于外部电极41与外部电极45之间的话则在第一放电电极68与第二放电电极69之间的间隙部GP23发生放电。
[0122]放电触发部70在层叠方向上位于第一放电电极68以及第二放电电极69与素体4的侧面4c之间。放电触发部70以连接第一侧面部68b和第二侧面部69b的方式与第一放电电极68以及第二放电电极69相接触。即，放电触发部70以连接第一以及第二放电电极68，69上的互相相对的部分彼此的方式被形成。放电触发部70具有在第一放电电极68与第二放电电极69之间容易发生放电的功能。
[0123]素体4具有空洞部71 (参照图8)。空洞部71位于放电触发部70与第I线圈L2i之间。划分空洞部71的面包含放电触发部70上的第一以及第二放电电极68，69被配置的面70a、与面70a相对的面71b。面70a也是放电触发部70上的与第I线圈I^1相对的面。面71b在层叠方向上位于面70a与第I线圈I^1之间。第一以及第二放电电极68，69以其互相相对的部分即第一以及第二侧面部68b，69b被载置的方式被形成于面70a之上。
[0124]与面70a相对的面71b被形成为大于面70a，面71b从层叠方向看以覆盖面70a的整体的方式被形成。即，空洞部71从第I线圈IA侧沿层叠方向看以覆盖放电触发部70的整体的方式进行定位。划分空洞部71的面因为包含放电触发部70的面70a，所以空洞部71接触于位于面70a之上的第一侧面部68b以及第二侧面部69b、放电触发部70。空洞部71具有吸收放电时的第一放电电极68、第二放电电极69、绝缘体层10以及放电触发部70的热膨胀的功能。
[0125]第4ESD抑制器SP24包含第一放电电极72以及第二放电电极69、放电触发部73、空洞部74来进行构成。第一放电电极72以及第二放电电极69互相分开并被配置于同一绝缘体层10。放电触发部73连接第一放电电极72和第二放电电极69。空洞部74覆盖放电触发部73。
[0126]第一放电电极72呈现在绝缘体层10的短边方向以及长边方向上进行延伸的L字状。第一放电电极72包含在绝缘体层10的短边方向上进行延伸的区域，并且具有位于该区域的端部72a。端部72a露出于素体4的侧面4e并且与外部电极44相连接。S卩，第一放电电极72通过外部电极44与第2线圈L22的一端E23相电连接。第一放电电极72具有第一侧面部72b。第一侧面部72b在绝缘体层10的长边方向上进行延伸并与第二放电电极69相对。
[0127]第二放电电极69具有端部69c和第二侧面部69d。第二侧面部69d与第一放电电极72的第一侧面部72b相对。端部69c露出于素体4的端面4b并与外部电极42相连接。
[0128]第一放电电极72和第二放电电极69以在垂直于层叠方向的一个方向上进行延伸的第一侧面部72b与在该一个方向上进行延伸的第二侧面部69d进行相对的方式被互相分开地配置。由此，间隙部GP24被形成于第一侧面部72b与第二侧面部69d之间(参照图
9)。如果将规定以上的电压施加于外部电极42与外部电极44之间的话则在第一放电电极72与第二放电电极69之间的间隙部GP24发生放电。
[0129]放电触发部73在层叠方向上位于第一放电电极72以及第二放电电极69与素体4的侧面4c之间。放电触发部73以连接第一侧面部72b和第二侧面部69d的方式与第一放电电极72以及第二放电电极69相接触。即，放电触发部73以连接第一以及第二放电电极72，69上的互相相对的部分彼此的方式被形成。放电触发部73具有在第一放电电极72与第二放电电极69之间容易发生放电的功能。
[0130]素体4具有空洞部74 (参照图9以及图10)。空洞部74位于放电触发部73与第I线圈IA之间。划分空洞部74的面包含放电触发部73上的第一以及第二放电电极72，69被配置的面73a、与面73a相对的面74b。面73a也是放电触发部73上的与第I线圈L2i相对的面。面74b在层叠方向上位于面73a与第I线圈IA之间。第一以及第二放电电极72，69以其互相相对的部分即第一以及第二侧面部72b，69d被载置的方式被形成于面73a之上。
[0131]与面73a相对的面74b被形成为大于面73a，面74b从层叠方向看以覆盖面73a的整体的方式被形成。即，空洞部74从第I线圈IA侧沿层叠方向看以覆盖放电触发部73的整体的方式进行定位。划分空洞部74的面因为包含放电触发部73的面73a，所以空洞部74接触于位于面73a之上的第一侧面部72b以及第二侧面部69d、放电触发部73。空洞部74具有吸收放电时的第一放电电极72、第二放电电极69、绝缘体层10以及放电触发部73的热膨胀的功能。
[0132]如以上所述，即使在本第2实施方式中也与以上所述的第I实施方式相同在从第2线圈L22侧沿层叠方向看的时候，空洞部64以覆盖放电触发部63的整体的方式进行定位，空洞部67以覆盖放电触发部66的整体的方式进行定位。在从第I线圈IA侧沿层叠方向看的时候,空洞部71以覆盖放电触发部70的整体的方式进行定位，空洞部74以覆盖放电触发部73的整体的方式进行定位。因此，各个空洞部64，67，71，74位于第I线圈I^1以及第2线圈L22 (内部导体51?54)与各个放电触发部63，66，70，73之间。因此，即使是构成内部导体51?54的材料能够扩散的状态，也能够由各个空洞部64，67，71，74来抑制构成内部导体51?54的材料扩散到各个放电触发部63，66，70，73。其结果，在静电保护部件2中，能够抑制各个放电触发部63，66，70，73的特性的变化。
[0133]介电常数低于各个放电触发部63，66，70, 73的各个空洞部64，67，71，74位于第I线圈IA以及第2线圈L22(内部导体51?54)与各个放电触发部63，66，70，73之间。因此，通过各个放电触发部63，66，70，73含有金属颗粒从而即使是介电常数高的状态，也能够由空洞部64，67，71，74来减少起因于放电触发部63，66，70，73的介电常数而产生的寄生电容。其结果，能够减少在第I线圈L2i与第3ESD抑制器SP23以及第4ESD抑制器SP24之间所产生的寄生电容并且能够减少在第2线圈L22与第IESD抑制器SP2i以及第2ESD抑制器SP22之间所产生的寄生电容。
[0134](第3实施方式)
[0135]接着，参照图6以及图11?图13，对第3实施方式所涉及的静电保护部件3的结构进行说明。图11是表示第3实施方式所涉及的静电保护部件所具备的素体的结构的分解立体图。图12是表示第3实施方式所涉及的静电保护部件的包含第IESD抑制器以及第2ESD抑制器的截面结构的示意图。图13是表示第3实施方式所涉及的静电保护部件的包含第3ESD抑制器以及第4ESD抑制器的截面结构的示意图。图14是表示第3实施方式所涉及的静电保护部件的包含第IESD抑制器以及第3ESD抑制器的截面结构的示意图。
[0136]静电保护部件3与图6所表示的静电保护部件2相同，具备:素体4 ;被配置于素体4的外表面的外部电极41、外部电极42、外部电极43、外部电极44、外部电极45以及外部电极46。静电保护部件3如图11?图13所示具备被配置于素体4的内部的第I线圈IA以及第2线圈L32 ;被配置于素体4的内部的具有ESD吸收性能的第IESD抑制器SP3p第2ESD抑制器SP32、第3ESD抑制器SP33以及第4ESD抑制器SP34 ;被配置于素体4的内部的第I电容器CS1、第2电容器C32、第3电容器C33以及第4电容器C34。素体4以及外部电极41?46的结构与第2实施方式所涉及的静电保护部件2相同。
[0137]第I线圈IA和第2线圈L32在层叠方向上被形成于第I?第4ESD抑制器SP3” SP32, SP3s, SP34与第I?第4电容器C3” C32, C3S, C34之间。第I线圈LS1通过多个内部导体即导体751、导体761、导体77i以及导体78i的端部彼此被各个通孔导体7%?Sl1连接来进行构成。导体751、导体761、导体77i以及导体78i在素体4的内部在层叠方向上被并置。各个通孔导体7%?Sl1位于所对应的导体75i?78i之间。各个导体75i?78工在层叠方向上从接近于素体4的侧面4c的一方起按导体751、导体761、导体771、导体78丨的顺序被并置。
[0138]通孔导体7%位于导体75i与导体76i之间，并电连接导体75i和导体76lt)通孔导体SO1位于导体76i与导体77i之间，并电连接导体76i和导体77lt)通孔导体Sl1位于导体77!与导体78i之间，并电连接导体77i和导体78lt)各个通孔导体7%?Sl1起到作为第I线圈LS1的一部分的功能。
[0139]导体TS1的端部78ai露出于素体4的侧面4e并与外部电极43相连接。导体75:的端部75&1露出于素体4的侧面4f并与外部电极45相连接。导体78i的端部78&1对应于第I线圈IA的一端E31;导体75i的端部75&1对应于第I线圈IA的另一端E32。因此，第I线圈IA与各个外部电极43，45相电连接。
[0140]第2线圈L32通过多个内部导体即导体752、导体762、导体772以及导体782的端部彼此被各个通孔导体792?812连接来进行构成。导体752、导体762、导体772以及导体782在素体4的内部在层叠方向上被并置。各个通孔导体792?Sl2位于所对应的导体752?782之间。各个导体752?782与各个导体75i?78i分别被配置于同一绝缘体层10上。各个导体752?782在层叠方向上从接近于素体4的侧面4c的一方起按导体752、导体762、导体772、导体782的顺序被并置。
[0141]通孔导体792位于导体752与导体762之间，并电连接导体752和导体762。通孔导体802位于导体762与导体772之间，并电连接导体762和导体772。通孔导体812位于导体Il2与导体782之间，并电连接导体772和导体782。各个通孔导体792?812起到作为第2线圈L32的一部分的功能。
[0142]导体782的端部78a2露出于素体4的侧面4e并与外部电极44相连接。导体752的端部75a2露出于素体4的侧面4f并与外部电极46相连接。导体782的端部78a2对应于第2线圈L32的一端E33，导体752的端部75a2对应于第2线圈L32的另一端E34。因此，第2线圈L32与各个外部电极44，46相电连接。
[0143]第IESD抑制器SPS1、第2ESD抑制器SP32、第3ESD抑制器SP33以及第4ESD抑制器SP34被配置于同一绝缘体层10上。第IESD抑制器SPS1、第2ESD抑制器SP32、第3ESD抑制器SP33以及第4ESD抑制器SP34在层叠方向上较第I线圈IA以及第2线圈L32更位于素体4的侧面4d侧。第IESD抑制器SPS1包含第一放电电极82以及第二放电电极84、放电触发部85、空洞部86来进行构成。第一放电电极82以及第二放电电极84互相分开并被配置于同一绝缘体层10。放电触发部85连接第一放电电极82和第二放电电极84。空洞部86覆盖放电触发部85。第2ESD抑制器SP32包含第一放电电极83以及第二放电电极84、放电触发部85、空洞部86来进行构成。第一放电电极83以及第二放电电极84互相分开并被配置于同一绝缘体层10。放电触发部85连接第一放电电极83和第二放电电极84。空洞部86覆盖放电触发部85。
[0144]第一放电电极82呈现在绝缘体层10的短边方向以及长边方向上进行延伸的L字状。第一放电电极82包含在绝缘体层10的短边方向上进行延伸的区域，并具有位于该区域的端部82a。端部82a露出于素体4的侧面4e并与外部电极43相连接。即，第一放电电极82通过外部电极43与第I线圈LS1的一端ES1相电连接。第一放电电极82具有第一侧面部82b。第一侧面部82b在绝缘体层10的长边方向上进行延伸并与第二放电电极84相对。
[0145]第一放电电极83呈现在绝缘体层10的短边方向以及长边方向上进行延伸的L字状。第一放电电极83包含在绝缘体层10的短边方向上进行延伸的区域，并具有位于该区域的端部83a。端部83a露出于素体4的侧面4f并与外部电极45相连接。即，第一放电电极83通过外部电极45与第I线圈LS1的另一端E32相电连接。第一放电电极83具有第一侧面部83b。第一侧面部83b在绝缘体层10的长边方向上进行延伸并与第二放电电极84相对。
[0146]第二放电电极84在绝缘体层10的长边方向上进行延伸。第二放电电极84具有端部84a、侧面部84b。侧面部84b与各个第一放电电极82，83的第一侧面部82b，83b相对。端部84a露出于素体4的端面4a并与外部电极41相连接。
[0147]第一放电电极82和第二放电电极84以在垂直于层叠方向的一个方向上进行延伸的第一侧面部82b与在该一个方向上进行延伸的第二侧面部84b进行相对的方式被互相分开地配置。由此，在第一侧面部82b与第二侧面部84b之间形成间隙部GP3J参照图12)。如果将规定以上的电压施加于外部电极41与外部电极43之间的话则在第一放电电极82与第二放电电极84之间的间隙部GPS1上发生放电。
[0148]第一放电电极83和第二放电电极84以在垂直于层叠方向的一个方向上进行延伸的第一侧面部83b与在该一个方向上进行延伸的第二侧面部84b进行相对的方式被互相分开地配置。由此，间隙部GP32被形成于第一侧面部83b与第二侧面部84b之间(参照图
12)。如果将规定以上的电压施加于外部电极41与外部电极45之间的话则在第一放电电极83与第二放电电极84之间的间隙部GP32发生放电。
[0149]放电触发部85在层叠方向上位于各个第一放电电极82，83以及第二放电电极84与素体4的侧面4d之间。放电触发部85以连接各个第一放电电极82，83的第一侧面部82b, 83b和第二放电电极84的第二侧面84b的方式与各个第一放电电极82，83以及第二放电电极84相连接。即，放电触发部85以连接各个第一放电电极82，83以及第二放电电极84上的互相相对的部分彼此的方式被形成。放电触发部85具有在各个第一放电电极82，83与第二放电电极84之间容易发生放电的功能。
[0150]素体4具有空洞部86 (参照图12以及图14)。空洞部86位于放电触发部85与第I线圈IA以及第2线圈L32之间。划分空洞部86的面包含放电触发部85上的各个第一放电电极82，83以及第二放电电极84被配置的面85a、与面85a相对的面86b。面85a也是放电触发部85上的与第I线圈IA以及第2线圈L32相对的面。面86b在层叠方向上位于面85a与第I线圈以及第2线圈L32之间。各个第一放电电极82，83和第二放电电极84以其互相相对的部分即各个第一侧面部82b，83b以及第二侧面部84b被载置的方式被形成于面85a之上。
[0151]与面85a相对的面86b被形成为大于面85a,面86b从层叠方向看以覆盖面85a的整体的方式被形成。即，空洞部86从第I线圈IA以及第2线圈L32侧沿层叠方向看以覆盖放电触发部85的整体的方式进行定位。划分空洞部86的面因为包含放电触发部85的面85a，所以空洞部86接触于位于面85a之上的第一侧面部82b以及第二侧面部84b、第一侧面部83b以及第二侧面部84b、放电触发部85。空洞部86具有吸收放电时的各个第一放电电极82，83、第二放电电极84、绝缘体层10以及放电触发部85的热膨胀的功能。
[0152]第3ESD抑制器SP33包含第一放电电极87以及第二放电电极84、放电触发部89、空洞部90来进行构成。第一放电电极87以及第二放电电极84互相分开并被配置于同一绝缘体层10。放电触发部89连接第一放电电极87和第二放电电极84。空洞部90覆盖放电触发部89。第4ESD抑制器SP34包含第一放电电极88以及第二放电电极84、放电触发部89、空洞部90来进行构成。第一放电电极88以及第二放电电极84互相分开并被配置于同一绝缘体层10。放电触发部89连接第一放电电极88和第二放电电极84。空洞部90覆盖放电触发部89。
[0153]第一放电电极87呈现在绝缘体层10的短边方向以及长边方向上进行延伸的L字状。第一放电电极87包含在绝缘体层10的短边方向上进行延伸的区域，并具有位于该区域的端部87a。端部87a露出于素体4的侧面4e并与外部电极44相连接。即，第一放电电极87通过外部电极44与第2线圈L32的一端E33相电连接。第一放电电极87具有第一侧面部87b。第一侧面部87b在绝缘体层10的长边方向上进行延伸并与第二放电电极84相对。
[0154]第一放电电极88呈现在绝缘体层10的短边方向以及长边方向上进行延伸的L字状。第一放电电极88包含在绝缘体层10的短边方向上进行延伸的区域，并具有位于该区域的端部88a。端部88a露出于素体4的侧面4f并与外部电极46相连接。即，第一放电电极88通过外部电极46与第2线圈L32的另一端E34相电连接。第一放电电极88具有第一侧面部88b。第一侧面部88b在绝缘体层10的长边方向上进行延伸并与第二放电电极84相对。
[0155]第二放电电极84在绝缘体层10的长边方向上进行延伸。第二放电电极84具有端部84c、第二侧面部84d。第二侧面部84d与各个第一放电电极87，88的第一侧面部87b，88b相对。端部84c露出于素体4的端面4b并与外部电极42相连接。
[0156]第一放电电极87和第二放电电极84以在垂直于层叠方向的一个方向上进行延伸的第一侧面部87b与在该一个方向上进行延伸的第二侧面部84d进行相对的方式被互相分开地配置。由此，在第一侧面部87b与第二侧面部84d之间形成间隙部GP33(参照图13)。如果将规定以上的电压施加于外部电极42与外部电极44之间的话则在第一放电电极87与第二放电电极84之间的间隙部GP33上发生放电。
[0157]第一放电电极88和第二放电电极84以在垂直于层叠方向的一个方向上进行延伸的第一侧面部88b与在该一个方向上进行延伸的第二侧面部84d进行相对的方式被互相分开地配置。由此，间隙部GP34被形成于第一侧面部88b与第二侧面部84d之间(参照图
13)。如果将规定以上的电压施加于外部电极42与外部电极46之间的话则在第一放电电极88与第二放电电极84之间的间隙部GP34发生放电。
[0158]放电触发部89在层叠方向上位于各个第一放电电极87, 88以及第二放电电极84与素体4的侧面4d之间。放电触发部89以连接各个第一放电电极87，88的第一侧面部87b, 88b和第二放电电极84的第二侧面84d的方式与各个第一放电电极87，88以及第二放电电极84相接触。即，放电触发部89以连接各个第一放电电极87，88以及第二放电电极84上的互相相对的部分彼此的方式被形成。放电触发部89具有在各个第一放电电极87，88与第二放电电极84之间容易发生放电的功能。
[0159]素体4具有空洞部90 (参照图13以及图14)。空洞部90位于放电触发部89与第I线圈IA以及第2线圈L32之间。划分空洞部90的面包含放电触发部89上的各个第一放电电极87，88以及第二放电电极84被配置的面89a、与面89a相对的面90b。面89a也是放电触发部89上的与第I线圈IA以及第2线圈L32相对的面。面90b在层叠方向上位于面89a与第I线圈以及第2线圈L32之间。各个第一放电电极87, 88和第二放电电极84以其互相相对的部分即各个第一侧面部87b，88b以及第二侧面部84d被载置的方式被形成于面89a之上。
[0160]与面89a相对的面90b被形成为大于面89a，面90b从层叠方向看以覆盖面89a的整体的方式被形成。即，空洞部90从第I线圈IA以及第2线圈L32侧沿层叠方向看以覆盖放电触发部89的整体的方式进行定位。划分空洞部90的面因为包含放电触发部89的面89a，所以空洞部90接触于位于面89a之上的第一侧面部87b以及第二侧面部84d、第一侧面部88b以及第二侧面部84d、放电触发部89。空洞部90具有吸收放电时的各个第一放电电极87，88、第二放电电极84、绝缘体层10以及放电触发部89的热膨胀的功能。
[0161]第I电容器C31、第2电容器C32、第3电容器C33以及第4电容器C34在层叠方向上较第I以及第2线圈LA，L32更位于素体4的侧面4c侧。第I电容器CS1由多个内部导体(内部电极)即导体W1以及导体QZ1K构成。导体W1以及导体QZ1以在素体4的内部互相相对的方式在层叠方向上被并置。导体W1以及导体92i在层叠方向上从接近于素体4的侧面4c的一方起按导体9^、导体92i的顺序被并置。
[0162]导体W1的端部Wa1露出于素体4的侧面4f并与外部电极45相连接。S卩，导体91!通过外部电极45与第I线圈IA的另一端E32以及包含于第2ESD抑制器SP32的第一放电电极83的端部83a相电连接。导体92i的端部92&1露出于素体4的端面4a并与外部电极41相连接。即，导体92i通过外部电极41与包含于第I以及第2ESD抑制器SP3i，SP32的第二放电电极84的端部84a相电连接。
[0163]第2电容器C32由多个内部导体(内部电极)即导体912以及导体922所构成。导体912以及导体922以在素体4的内部互相相对的方式在层叠方向上被并置。导体912以及导体922分别被配置于与导体W1以及导体92i相同的绝缘体层10上。导体912以及导体922在层叠方向上从接近于素体4的侧面4c的一方起按导体912、导体922的顺序被并置。
[0164]导体912的端部91a2露出于素体4的侧面4f并与外部电极46相连接。S卩，导体912通过外部电极46与第2线圈L32的另一端E34以及包含于第4ESD抑制器SP34的第一放电电极88的端部88a相电连接。导体922的端部92a2露出于素体4的端面4b并与外部电极42相连接。即，导体922通过外部电极42与包含于第3以及第4ESD抑制器SP33，SP34的第二放电电极84的端部84c相电连接。
[0165]第3电容器C33由多个内部导体(内部电极)即导体913以及导体构成。导体913以及导体QZ1以在素体4的内部互相相对的方式在层叠方向上被并置。导体913以及导体92i在层叠方向上从接近于素体4的侧面4c的一方起按导体921、导体913的顺序被并置。
[0166]导体913的端部91a3露出于素体4的侧面4e并与外部电极43相连接。即，导体913通过外部电极43与第I线圈IA的一端ES1以及包含于第IESD抑制器SPS1的第一放电电极82的端部82a相电连接。
[0167]第4电容器C34由多个内部导体(内部电极)即导体914以及导体922所构成。导体914以及导体922以在素体4的内部互相相对的方式在层叠方向上被并置。导体914以及导体922分别被配置于与导体913以及导体92i相同的绝缘体层10上。S卩，导体914以及导体922在层叠方向上从接近于素体4的侧面4c的一方起按导体922、导体914的顺序被并置。
[0168]导体914的端部91a4露出于素体4的侧面4e并与外部电极44相连接。S卩，导体914通过外部电极44与第2线圈L32的一端E33以及包含于第3ESD抑制器SP33的第一放电电极87的端部87a相电连接。
[0169]如以上所述，即使是在第3本实施方式中也与以上所述的第I以及第2实施方式相同在从第I以及第2线圈沿层叠方向看的时候，空洞部86以覆盖放电触发部85的整体的方式进行定位，并且空洞部90以覆盖放电触发部89的整体的方式进行定位。因此，各个空洞部86，90位于第I以及第2线圈ΙΛ，L32 (内部导体75i?781; 752?782)与各个放电触发部85，89之间。因此，即使是构成内部导体75i?78” 752?782的材料能够扩散的状态，也能够由各个空洞部86，90来抑制构成内部导体75i?78。752?782的材料扩散到各个放电触发部85，89。其结果，在静电保护部件3中能够抑制各个放电触发部85，89的特性的变化。
[0170]介电常数低于各个放电触发部85，89的各个空洞部86，90位于第I以及第2线圈IA，L32 (内部导体TsiNTS1JS2NTS2)与各个放电触发部85，89之间。因此，通过各个放电触发部85，89含有金属颗粒从而即使是介电常数高的状态，也能够由各个空洞部86，90来减少起因于各个放电触发部85，89的介电常数而产生的寄生电容。其结果，能够减少在第I以及第2线圈L3p L32与第I?第4ESD抑制器SP3” SP32, SP3s, SP34之间所产生的寄生电容。
[0171](第4实施方式)
[0172]接着，参照图15，对第4实施方式所涉及的静电保护部件IB的结构进行说明。图15是表示本实施方式所涉及的静电保护部件的截面结构的示意图。在本实施方式中，关于外部电极5，6以及外部电极7，8的结构，与以上所述的第I实施方式不同。
[0173]静电保护部件IB与以上所述的第I实施方式相同，具备:素体4;外部电极5、外部电极6、外部电极7以及外部电极8 ;线圈LI ;ESD抑制器SP1。外部电极5与外部电极7在素体4的外表面上分开。S卩，外部电极5与外部电极7不互相连接。外部电极6与外部电极8也在素体4的外表面上分开。即，外部电极6与外部电极8也不互相连接。
[0174]静电保护部件IB将侧面4c作为安装面而被焊接安装于电子设备(例如电路基板或者电子部件等)。此时，外部电极5与外部电极7通过焊料(焊料圆角(solder fillet))而被电连接。外部电极6与外部电极8也通过焊料(焊料圆角(solder fillet))而被电连接。因此，在静电保护部件IB中，在被安装于电子设备的状态下，并联连接ESD抑制器SPl和线圈LI。
[0175]静电保护部件IB在安装之前如以上所述外部电极5与外部电极7不互相连接，外部电极6与外部电极8也不互相连接。即，在静电保护部件IB单体的状态下，ESD抑制器SPl和线圈LI没有被并联连接。因此，通过使探针接触于外部电极5，6从而能够测定ESD抑制器SPl的特性，并且通过使探针接触于外部电极7，8从而能够测定线圈LI的特性。
[0176]即使在静电保护部件IB中，也能够抑制放电触发部13的特性的变化并且能够减少在线圈LI与ESD抑制器SPl之间所产生的寄生电容。
[0177]接着，参照图16?图18，对第I实施方式所涉及的静电保护部件I的ESD吸收性能由线圈LI的直流电阻的值而受到的影响进行说明。
[0178]图16是说明评价静电保护部件I的ESD吸收性能由线圈LI的直流电阻的值而受到的影响的方法的模式图。如图16所示将芯片电阻R、线圈L、ESD抑制器S安装于基板上来进行评价。芯片电阻R和线圈L被串联连接。芯片电阻R以及线圈L与ESD抑制器S被并联连接。在图16所表示的电路中，芯片电阻R和线圈L相当于静电保护部件I的线圈LI，ESD抑制器S同样相当于静电保护部件I的ESD抑制器SPl。即，ESD抑制器S与ESD抑制器SPl相同具有第一放电电极、第二放电电极、放电触发部以及空洞部。
[0179]在芯片电阻R没有被连接于线圈L的状态下，由线圈L自身的绕线决定的电阻值为1Ω。通过分别将电阻值为1Ω、2Ω、5Ω、10Ω、20Ω以及50Ω的芯片电阻R串联连接于该线圈L，从而分别使芯片电阻R和线圈L的合成电阻(直流电阻Rdc)的值变化成1Ω、2Ω、3Ω、6Ω、11Ω、21Ω以及51 Ω。芯片电阻R没有被连接于线圈L的状态相当于芯片电阻R的值为0Ω。此时的直流电阻Rdc的值等于由线圈L自身的绕线决定的电阻值并且为
IΩ。这样，使直流电阻Rdc的值变化对应于假设使第I实施方式中的线圈LI的直流电阻的值变化成 I Ω、2Ω、3Ω、6Ω、11 Ω、21 Ω 以及 51 Ω。
[0180]在图16所表示的电路上，ESD抑制器S在3.5kV以上的电压下工作。在线圈L与ESD抑制器S之间分别施加ESD抑制器S不工作的2kV或者ESD抑制器S工作的8kV的充电电压从而发生放电。用示波器捕捉该放电电压，将其峰值的电压值作为峰值电压来进行测量。将从峰值电压起到30nsec之后的电压值作为钳位电压(clamp voltage)来进行测量。
[0181]图17是表示在施加了 2kV的充电电压的时候的线圈的直流电阻的值与放电电压的值的关系的图表。图18是表示在施加了 SkV的充电电压的时候的线圈的直流电阻的值与放电电压的值的关系的图表。图17以及图18中的横轴表示线圈L的直流电阻Rdc的值，图表上的四角点是描述直流电阻Rdc的值分别为1Ω、2Ω、3Ω、6Ω、11Ω、21Ω以及51 Ω的情况下的放电电压的值的点。图17以及18(a)表示线圈的直流电阻的值与峰值电压的值的关系。图17以及图18(b)表示线圈的直流电阻的值与钳位电压的值的关系。
[0182]如图17(a)所示，线圈L的直流电阻Rdc的值越大则施加了 2kV的充电电压的情况下的峰值电压的值越会增加。即，线圈L的直流电阻Rdc的值越大则峰值电压的抑制效果变得越低，峰值电压发生劣化。线圈L的直流电阻Rdc的值如果超过21 Ω的话则该峰值电压的劣化变得显著。在线圈L的直流电阻Rdc的值为21 Ω以下的区域，如果直流电阻Rdc的值变成10Ω以下的话则峰值电压的值会急剧降低。同样，如果直流电阻Rdc的值变成2Ω以下的话则峰值电压的值急剧降低。即，直流电阻Rdc为21Ω以下的区域中的峰值电压的抑制效果以直流电阻Rdc的值成为11 Ω以下的点为界而提高，以成为2 Ω以下的点为界而更加提闻。
[0183]如图17(b)所示，施加了 2kV的充电电压的情况下的钳位电压的值也与峰值电压的值相同，线圈L的直流电阻Rdc的值越大则越增加。即，线圈L的直流电阻Rdc的值越大，钳位电压的抑制效果越低，钳位电压发生劣化。如果直流电阻Rdc的值超过21 Ω的话则该钳位电压的劣化会变得显著。一般来说，钳位电压的值被要求为100V以下。直流电阻Rdc的值为21 Ω的情况下的钳位电压的值为51V以下，充分满足所谓100V以下的要求值。在线圈L的直流电阻Rdc的值为21 Ω以下的区域，如果直流电阻Rdc的值成为11 Ω以下的话则钳位电压急剧降低。同样，如果直流电阻Rdc的值成为2 Ω以下的话则钳位电压急剧降低。即，直流电阻Rdc为21Ω以下的区域中的峰值电压的抑制效果以直流电阻Rdc的值成为11Ω以下的点为界而提高，以成为2Ω以下的点为界而更加提高。
[0184]如图18(a)所示，线圈L的直流电阻Rdc的值越大则施加了 8kV的充电电压的情况下的峰值电压的值越增加。即，线圈L的直流电阻Rdc的值越大则峰值电压的抑制效果变得越低，峰值电压发生劣化。如果线圈L的直流电阻Rdc的值超过21 Ω的话则该峰值电压的劣化会变得显著。在线圈L的直流电阻的值为21 Ω以下的区域，在直流电阻Rdc的值大于11Ω的时候峰值电压的值基本上平稳，相对于此，如果直流电阻Rdc的值成为11 Ω以下的话则峰值电压的值降低。如果直流电阻Rdc的值成为2 Ω以下的话则峰值电压急剧降低。即，直流电阻Rdc为21Ω以下的区域中的峰值电压的抑制效果以直流电阻Rdc的值成为11Ω以下的点为界而提高，以成为2 Ω以下的点为界而更加提高。
[0185]如图18(b)所示，施加了 SkV的充电电压的情况下的钳位电压的值也与峰值电压的值相同，线圈L的直流电阻Rdc的值越大则越增加。即，线圈L的直流电阻Rdc的值越大则钳位电压的抑制效果变得越低，钳位电压发生劣化。如果线圈L的直流电阻Rdc的值超过21Ω的话则该钳位电压的劣化会变得显著。在线圈L的直流电阻Rdc的值为21 Ω以下的情况下的钳位电压的值为45.2V以下，充分满足以上所述的所谓100V以下的要求值。在线圈L的直流电阻Rdc的值为21 Ω以下的区域，在直流电阻Rdc的值大于11 Ω的时候钳位电压的值基本上平稳，相对于此，如果直流电阻Rdc的值成为11 Ω以下的话则钳位电压的值降低。如果直流电阻Rdc的值成为2 Ω以下的话则钳位电压会急剧降低。即，直流电阻Rdc为21 Ω以下的区域中的钳位电压的抑制效果以直流电阻Rdc的值成为11 Ω以下的点为界而提高，以成为2 Ω以下的点为界而更加提高。
[0186]如从这些结果可知的那样，线圈L的直流电阻Rdc的值越小，由线圈L被连接了的ESD抑制器S得到的峰值电压以及钳位电压的抑制效果越高。如果线圈L的直流电阻Rdc的值为21 Ω以下的话则上述抑制效果会有效地提高。关于峰值电压以及钳位电压的抑制效果，如果线圈L的直流电阻Rdc的值为11 Ω以下的话则更加有效，如果为2 Ω以下的话则进一步有效。
[0187]如以上所述，使直流电阻Rdc的值变化对应于使静电保护部件I所具备的线圈LI的直流电阻的值变化。因此，静电保护部件I的ESD吸收性能通过使线圈LI的直流电阻的值为21Ω以下从而有效地提高。关于ESD吸收性能，如果线圈LI的直流电阻的值为11 Ω以下的话则更加有效，如果为2 Ω以下的话则进一步有效。
[0188]以上，对本发明的实施方式进行了说明，但是，本发明并不限定于上述实施方式，在不变更各权利要求所记载的要旨的范围内可以进行变形或者适用于其他地方。
[0189]第一放电电极11，61，65，68，72，82，83，87，88 以及第二放电电极 12，62，69，84 的结构并不限定于图2、图7以及图11所表示的结构，也可以适当变更长度或宽度、间隙部GP的大小。第一放电电极11，61，65，68，72，82，83，87，88以及第二放电电极12，62，69，84也可以不被配置于同一绝缘层10上。
[0190]放电触发部13，63，66，70，73，85，90 以及空洞部 14，64，67，71，74，86，90 的位置并不限定于图2?图4以及图7?图15所表不的位置。
[0191]在放电触发部的特性变化的抑制以及在线圈与ESD抑制器之间所产生的寄生电容的减少没有被要求的静电保护部件中，例如空洞部14，71，74可以以位于侧面4c与放电触发部13之间的方式被配置，空洞部64，67，86，90也可以以位于侧面4d与放电触发部13之间的方式被配置。空洞部14，64，67，71，74，86，90也可以从线圈LI, L2” L22, L3” L32侧看不覆盖放电触发部13，63，66，70，73，85，90的整体。例如，在第I实施方式中，放电触发部13也可以在层叠方向上看没有被配置于第一以及第二放电电极11，12与外部电极5，6之间。只要连接第一放电电极11和第二放电电极12，就也可以被配置于第一以及第二放电电极11，12与线圈LI之间。在分别测定线圈以及ESD抑制器的特性没有被要求的静电保护部件中，外部电极5，6并不一定是必要的。例如，第一以及第二放电电极11，12也可以直接与所对应的外部电极7，8相连接。
[0192]在提高ESD吸收性能没有被要求的静电保护部件中，线圈LI的直流电阻的值也可以不一定是21 Ω以下。
[0193]在图5所表示的制造过程中，也可以省略ESD抑制器SPl特性的测定(Sll)以及线圈LI的特性的测定(S14)。
【权利要求】
1.一种静电保护部件，其特征在于: 具备: 素体，层叠多个绝缘体层而成； 线圈，通过多个内部导体被互相连接而构成并且被配置于所述素体内；以及ESD抑制器，以在所述多个绝缘体层的层叠方向上与所述线圈排列的方式被配置于所述素体内， 所述ESD抑制器包含互相分开地配置的第一以及第二放电电极、以将所述第一以及第二放电电极中的互相相对的部分彼此连接的方式接触于所述第一以及第二放电电极并且含有金属颗粒的放电触发部而构成， 所述第一以及第二放电电极在所述层叠方向上看较所述放电触发部更位于所述线圈侦U， 所述素体具有以在从所述线圈侧沿所述层叠方向看的时候覆盖所述放电触发部的整体的方式进行定位的空洞部， 所述空洞部与所述第一以及第二放电电极中的互相相对的所述部分彼此以及所述放电触发部接触。
2.如权利要求1所述的静电保护部件，其特征在于: 构成所述内部导体的材料的熔点低于构成所述金属颗粒的材料的熔点。
3.如权利要求1或者2所述的静电保护部件，其特征在于: 所述第一放电电极具有在垂直于所述层叠方向的一个方向上延伸的第一侧面部， 所述第二放电电极具有在所述一个方向上延伸的第二侧面部， 所述第一以及第二放电电极被配置为互相分开，使得所述第一侧面部与所述第二侧面部相对。
4.一种静电保护部件，其特征在于: 具备: 素体，在内部配置有包含互相分开地配置的第一以及第二放电电极而构成的ESD抑制器、以及通过多个内部导体被互相连接而构成的线圈； 第一外部电极，被连接于所述第一放电电极并且被配置于所述素体的外表面； 第二外部电极，被连接于所述第二放电电极并且被配置于所述外表面； 第三外部电极，被连接于所述线圈的一端并且被配置于所述外表面； 第四外部电极，被连接于所述线圈的另一端并且被配置于所述外表面。
5.如权利要求4所述的静电保护部件，其特征在于: 所述素体具有作为所述外表面的互相相对的一对端面、以及邻接于所述一对端面的四个侧面， 所述四个侧面中的一个侧面被规定为安装面， 所述第一以及第二外部电极被配置于所述一个侧面侧， 所述第三外部电极被配置于一个所述端面侧， 所述第四外部电极被配置于另一个所述端面侧。
6.一种静电保护部件的制造方法，其特征在于: 包含: 得到构造体的工序，所述构造体具备在内部配置有包含互相分开地配置的第一以及第二放电电极而构成的ESD抑制器、以及通过多个内部导体被互相连接而构成的线圈的素体、被连接于所述第一放电电极并且被配置于所述素体的外表面的第一外部电极、被连接于所述第二放电电极并且被配置于所述素体的外表面的第二外部电极； 在得到所述构造体之后使探针接触于所述第一以及第二外部电极来测定所述ESD抑制器的特性的工序； 在测定了所述ESD抑制器的特性之后在所述外表面上形成被连接于所述第一外部电极和所述线圈的一端的第三外部电极以及被连接于所述第二外部电极和所述线圈的另一端的第四外部电极的工序； 在形成了所述第三以及第四外部电极之后使探针接触于所述第三以及第四外部电极来测定所述线圈的特性的工序。
7.一种静电保护部件，其特征在于: 具备: 素体，层叠多个绝缘体层而成； 第一放电电极以及第二放电电极，在所述素体的内部互相分开地配置； 线圈，被配置于所述素体的内部；以及 第一外部电极以及第二外部电极，被配置于所述素体的外表面， 所述第一放电电极被连接于所述第一外部电极并且所述第二放电电极被连接于所述第二外部电极， 所述线圈的一端被连接于所述第一外部电极并且所述线圈的另一端被连接于所述第二外部电极， 所述线圈的直流电阻的值为21 Ω以下。
8.如权利要求7所述的静电保护部件，其特征在于: 所述线圈的直流电阻的值为11 Ω以下。
9.如权利要求7所述的静电保护部件，其特征在于: 所述线圈的直流电阻的值为2Ω以下。
【文档编号】H01T4/10GK104348086SQ201410378421
【公开日】2015年2月11日 申请日期:2014年8月1日 优先权日:2013年8月1日
【发明者】梅田秀信, 石川勇磨, 吉野真, 东田启吾 申请人:Tdk株式会社