半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】半导体器件可以包括按照分离栅极结构设置在半导体衬底中的第一和第二垂直沟道功率MOSFET晶体管。可以在有源区中第一和第二垂直沟道功率MOSFET晶体管之间形成凹槽，导电图案可以位于有源区上凹槽中，其中导电图案可以包括用于第一和第二垂直沟道功率MOSFET晶体管的源极接触。垂直肖特基半导体区可以嵌入到垂直沟道之间导电图案下方的有源区中。
【专利说明】半导体器件及其制造方法

【技术领域】
[0001]本发明构思的实施例涉及半导体器件及其制造方法以及包括所述半导体器件的电子系统。

【背景技术】
[0002]功率MOSFET可用于电源组或功率可变应用系统。为了降低包括功率MOSFET的装置或系统的功耗，研究了多种方法。


【发明内容】

[0003]根据本发明构思的实施例可以提供一种包括嵌入式肖特基二极管的功率MOSFET器件及其制造方法。根据这些实施例，一种半导体器件可以包括按照分离栅极结构设置在半导体衬底中的第一和第二垂直沟道功率MOSFET晶体管。凹槽可以位于第一和第二垂直沟道功率MOSFET晶体管之间的有源区中，并且导电图案可以位于有源区上的凹槽中，其中导电图案可以包括用于第一和第二垂直沟道功率MOSFET晶体管的源极接触。垂直肖特基半导体区可以在垂直沟道之间嵌入到导电图案下方的有源区中。
[0004]在根据本发明构思的一些实施例中，第一和第二垂直沟道功率MOSFET晶体管可以设置成分离栅极结构从而作为单一晶体管操作。在根据本发明构思的一些实施例中，该器件还可以包括在衬底下方与源极接触相对的用于第一和第二垂直沟道功率MOSFET晶体管的漏极接触。
[0005]在根据本发明构思的一些实施例中，垂直肖特基半导体区和导电图案可以是嵌入式垂直肖特基二极管。在根据本发明构思的一些实施例中，垂直肖特基半导体区可以包括长式周期表的第13和第15族元素，并且在肖特基半导体区中每单位体积的第15族元素的量大于每单位体积的第13族元素的量。
[0006]在根据本发明构思的一些实施例中，该器件还可以包括分别用于第一和第二垂直沟道功率MOSFET晶体管的第一和第二源极区，其中第一和第二源极区可以在凹槽的相对侧上，并且源极区可以包括所述结上方的最低注入区。
[0007]根据本发明构思的一个方面，提出了一种半导体器件。该半导体器件包括外延半导体衬底。半导体层设置在外延半导体衬底上。沟槽设置在外延半导体层中限定有源区。凹槽区设置在有源区的上表面中。凹槽区隔离了有源区的第一和第二有源突出部。栅极结构设置在每一个沟槽中。设置了填充凹槽区的前侧导电图案。第一导电类型漂移区、具有与第一导电类型不同的第二导电类型且彼此间隔开的第一和第二体沟道区以及具有第一导电类型且在凹槽区的相对侧上彼此间隔开的第一和第二源极区设置在半导体层的有源区中。第一导电类型漂移区、第一和第二体沟道区以及第一和第二源极区与栅极结构形成晶体管。肖特基半导体区设置在第一和第二体沟道区之间以及凹槽区的底面下方的有源区中。肖特基半导体区与前侧导电图案形成肖特基二极管。
[0008]在一些实施例中，肖特基半导体区可以包括长式周期表的第13族和第15族元素，并且在肖特基半导体区中每单位体积的第15族元素的量可以大于每单位体积的第13族元素的量。
[0009]在其他实施例中，与肖特基半导体区相邻的漂移区可以包括与肖特基半导体区中相同的每单位体积的第15族元素的量，并且漂移区可以包括比肖特基半导体区中高的多数载流子浓度。
[0010]在其他实施例中，第一源极区可以设置在第一有源突出部中，而第二有源区可以设置在第二有源突出部中。第一和第二源极区的底面在靠近凹槽区而处比在靠近沟槽区处处于较高的位置。
[0011]在其他实施例中，第一和第二体沟道区可以设置在漂移区上，第一源极区可以设置在第一体沟道区上，且第二源极区可以设置在第二体沟道区上。第一和第二体沟道区可以具有P型导电性，而漂移区、肖特基半导体区以及第一和第二源极区可以具有N型导电性。
[0012]在其他实施例中，肖特基半导体区可以包括长式周期表的第13族和第15族元素，并且在肖特基半导体区中每单位体积的第15族元素的量可以大于每单位体积的第13族元素的量。第一和第二体沟道区可以包括长式周期表的第13族和第15族元素，并且在第一和第二体沟道区中，每单位体积的第15族元素的量可以小于每单位体积的第13族元素的量。与第一和第二体沟道区以及肖特基半导体区相邻的漂移区、第一和第二体沟道区以及肖特基半导体区各自均可以包括每单位体积相等量的15族元素。
[0013]在其他实施例中，半导体器件还可以包括设置在导电图案和第一体沟道区之间的有源区中的第一体接触区以及设置在导电图案和第二体沟道区之间且与第一体接触区间隔开的第二体接触区。第一和第二体接触区可以具有比与第一和第二体接触区相邻的第一和第二体沟道区中高的多数载流子浓度。
[0014]在其他实施例中，前侧导电图案可以与第一和第二体接触区以及与第一和第二源极区形成欧姆接触。
[0015]在其他实施例中，肖特基半导体区的底部可以设置为相距有源区的表面恒定的深度。
[0016]在其他实施例中，第一和第二有源突出部各自的下部宽度可以大于上部宽度。
[0017]在其他实施例中，栅极结构可以包括上部宽度大于下部宽度的栅电极以及插入到栅电极和有源区之间的栅介质层。
[0018]在其他实施例中，该半导体器件还可以包括设置在栅极结构上的绝缘封盖图案。
[0019]在其他实施例中，绝缘封盖图案可以包括第一绝缘封盖图案、第二绝缘封盖图案和第三绝缘封盖图案。第二绝缘封盖图案可以插入到第一和第三绝缘封盖图案之间，且由与第一和第三绝缘封盖图案不同的材料制成。
[0020]在其他实施例中，绝缘封盖图案可以与栅电极以及第一和第二有源突出部的上表面交迭。
[0021]在其他实施例中，该半导体器件还可以包括设置在绝缘封盖图案和栅电极之间以及绝缘封盖图案有源区之间且厚度比栅介质层小的绝缘缓冲图案。
[0022]在详细描述和附图中包括其他实施例的详情。

【专利附图】

【附图说明】
[0023]图1A和IB是示出了根据本发明构思实施例的半导体器件的视图；
[0024]图2是示出了根据本发明构思另一实施例的半导体器件的视图；
[0025]图3A和3B是示出了根据本发明构思另一实施例的半导体器件的视图；
[0026]图4是示出了根据本发明构思另一实施例的半导体器件的视图；
[0027]图5A和5B是示出了根据本发明构思另一实施例的半导体器件的视图；
[0028]图6是示出了根据本发明构思另一实施例的半导体器件的视图；
[0029]图7A至7V是示出了根据本发明构思实施例的制造半导体器件的方法的视图；
[0030]图8A至SE是示出了根据本发明构思另一实施例的制造半导体器件的方法的视图；
[0031]图9A至9D是示出了根据本发明构思另一实施例的制造半导体器件的方法的视图；
[0032]图1OA至1C是示出了根据本发明构思另一实施例的制造半导体器件的方法的视图；
[0033]图11至IlC是示出了根据本发明构思另一实施例的制造半导体器件的方法的视图；
[0034]图12是示出了根据本发明构思另一实施例的制造半导体器件的方法的视图；
[0035]图13是示出了根据本发明构思实施例的半导体器件的示意性电路图；
[0036]图14是示出了包括图13的电路的电子系统的方框图；以及
[0037]图15是示出了包括图14的系统的电子系统的方框图。

【具体实施方式】
[0038]现在将参考附图更全面地描述多种实施例，附图中示出了一些实施例。然而，这些发明构思可以多种不同的形式实现，并且不应解释为受限于这里阐述的实施例。相反，这些实施例用来使得本公开是充分且完整的，并且全面地向本领域的普通技术人员传达本发明的构思。
[0039]这里为了描述本发明的实施例而使用的术语并非旨在限制本发明的范围。具有单个指代对象的“一”、“一种”和“该”是单数形式；然而本文件中单数形式的使用不应该排除多于一个指代对象的存在。换句话说，本发明中以单数形式提及的元素可以是一个或多个，除非上下文另外明确指出。还应理解，本文所使用的术语“包括”和/或“包含”表示存在所陈述的特征、整数、步骤、操作、元件和/或组件，但并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合。
[0040]在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。应该理解，当将一个元件或层称作在另一个元件或层“上”、与另一个元件或层“连接”或“耦接”时，该元件或层可以直接在该另一元件或层上、可以与该另一元件或层直接连接或耦接，或者可以存在中间元件或层。相反，当将一个元件称作“直接”在另一个元件或层“上”、与另一个元件或层“直接连接”或“直接耦接”时，不存在中间元件或层。在以下说明中，相同的附图标记贯穿说明书表示相同的部件。
[0041]诸如“下方”、“以下”、“下部”、“上方”、“上部”等空间相对术语在这里可以用于描述如图所示的元件或特征之间的关系。应该理解，这种描述旨在包含除了图中所示朝向之外在使用或操作中的不同朝向。例如，如果将器件翻转，那么描述为在其他元件或特征“下方”或“以下”的元件将朝向为在所述其他元件或特征的“上方”。因此，根据总体器件朝向，术语“下方”意味着上方和下方两种朝向。
[0042]应该理解，尽管术语第一、第二、A、B等在此可用于表示本发明的元件，但是这些元件不应解释为受限于这些术语。例如，在不脱离本发明范围的情况下，可以将第一元件称作第二元件，并且可以将第二元件称作第一元件。这里，术语“和/或”包括一个或多个指代对象的任意和所有组合。
[0043]除非另外定义，这里使用的所有术语(包括技术和科学术语)应按照本发明所属领域的惯例来解释。还应该理解，常用术语也应按相关领域的惯例来解释，而不应解释为理想化或过于刻板的含义，除非在此明确定义。
[0044]这里使用的术语“欧姆(性)”是指在基本上所有预期操作频率下，相关阻抗实质上由关系式“阻抗=V/I”给出的接触，其中V是该接触两端的电压，I是电流(即，与欧姆接触相关联的阻抗在所有操作频率下基本相同)。例如，在根据本发明的一些实施例中，欧姆接触可以是比接触电阻率(specific contact resistivity)小于约10_°3欧姆-cm2且在一些实施例中小于约10_°4欧姆-cm2的接触。因此，正在整流或具有较高比接触电阻率(例如，大于约10_°3欧姆-cm2的比接触电阻率)的接触不是在此所指的“欧姆接触”。还应该理解，术语“欧姆(性)”包括本质上非整流的接触。例如，在根据本发明的一些实施例中，肖特基半导体区将不用作欧姆接触。
[0045]在根据本发明的一些实施例中，垂直沟道功率MOSFET可以配置为分离栅极结构，其中具有各自栅电极的并排晶体管耦接在一起以作为单一器件操作。肖特基半导体区可以嵌入到各栅电极之间的有源区中，使得肖特基半导体区和导电层(可以为垂直沟道功率MOSFET提供源极接触)之间的结在位于凹槽的相对侧壁上部的源极区下方。肖特基半导体区和导电层可以形成与通过有源区中的结形成的体二极管并联耦合的肖特基二极管。嵌入式肖特基二极管与体二极管并联耦合可以增加垂直沟道功率MOSFET的开关速度，同时也减小了器件的尺寸。
[0046]将参考图1A和图1B描述根据本发明构思实施例的半导体器件la。图1A是示出了根据本发明构思实施例的半导体器件Ia的截面图，图1B是图1A中标记为Al的区域的部分放大视图。
[0047]参考图1A和1B，根据本发明构思实施例的半导体器件Ia可以包括半导体衬底3，该半导体衬底3具有前侧3fs以及与前侧3fs相对的背侧3bs。半导体衬底3可以具有第一导电类型。例如，半导体衬底3可以是具有N型导电性的硅衬底。
[0048]半导体从6可以设置在半导体衬底3的前侧3fs上。半导体层6可以是单层。半导体层6可以是以外延工艺形成的单一外延层。
[0049]半导体层6可以是单晶硅层。半导体层6可以具有与半导体衬底3相同的导电类型，但是具有比半导体衬底3低的杂质浓度。例如，半导体层6可以具有与半导体衬底3相同的N型导电性，但是具有比半导体衬底3低的N型杂质浓度。
[0050]限定了有源区15的沟槽区12可以设置在半导体层6中。沟槽区12可以具有锥形侧壁。例如，沟槽区域12可以具有锥形侧壁，使得沟槽区12向上逐渐加宽。因此，由沟槽区12限定的有源区15可以具有锥形的第一和第二侧表面15sl和15s2，使得有源区15向下逐渐加宽。
[0051]屏蔽导电图案21、绝缘结构26a和栅极结构40可以设置在沟槽区12中。
[0052]屏蔽导电图案21可以形成为具有锥形侧表面从而向下逐渐变窄。例如，屏蔽导电图案21的上部宽度可以大于下部宽度。屏蔽导电图案21可以由诸如多晶硅之类的导电材料制成。
[0053]绝缘结构26a可以设置为包围屏蔽导电图案21。绝缘结构26a可以包括第一绝缘图案18和第二绝缘图案24。第二绝缘图案24可以设置为覆盖屏蔽导电图案21。第一绝缘图案18可以设置在屏蔽导电图案21和沟槽区12的侧壁之间以及第二绝缘图案24和沟槽区12的侧壁之间。第一和第二绝缘图案18和24可以由氧化硅制成。
[0054]栅极结构40可以设置在绝缘结构26a上。栅极结构40可以包括栅介质层36和栅电极39。栅电极39可以设置在绝缘结构26a上。栅电极39可以形成为宽度比屏蔽导电图案21的最靠近部分要大。栅电极39的上部宽度可以大于下部宽度。栅电极39可以由诸如多晶硅之类的导电材料制成。栅介质层36可以设置在栅电极39和有源区15之间。栅介质层36可以由诸如氧化硅之类的绝缘材料制成。同时，栅介质层36可以形成为包括介电常数大于氧化硅的高介电材料。栅介质层36可以形成为厚度小于第一绝缘图案18。因此，栅电极39和有源区15之间的距离可以小于屏蔽导电图案21和有源区15之间的距离。
[0055]绝缘封盖图案54a可以设置在栅极结构40上。绝缘封盖图案54a可以包括第一绝缘封盖图案52a、第二绝缘封盖图案52b和第三绝缘封盖图案52c。第一绝缘封盖图案52a可以由氧化硅制成。第二绝缘封盖图案52b可以设置在第一绝缘封盖图案52a上。第三绝缘封盖图案52c可以形成于第二绝缘封盖图案52b上。第二绝缘封盖图案52b可以由与第一和第三绝缘封盖图案52a和52c不同的材料制成。例如，第一和第三绝缘封盖图案52a和52c可以由氧化硅制成，而第二绝缘封盖图案52b可以由氮化硅制成。第三绝缘封盖图案52c可以形成为厚度大于第二绝缘封盖图案52b。
[0056]绝缘缓冲图案42b可以插入到绝缘封盖图案54a和栅电极39之间以及绝缘封盖图案54a和有源区15之间。绝缘缓冲图案42b可以由氧化硅制成。绝缘缓冲图案42b可以形成为厚度小于栅介质层36。
[0057]凹槽区57可以设置在有源区15的上表面中。凹槽区57可以具有锥形的第一和第二侧壁57sl和57s2，使得凹槽区57从底面57b向上逐渐加宽。凹槽区57的底面57b可以是实质上平坦的。
[0058]有源区15可以包括通过凹槽区57彼此间隔开的第一和第二有源突出部15pl和15p2。有源区15的第一和第二有源突出部15pl和15p2可以限定在凹槽区57和沟槽区12之间。
[0059]第一有源突出部15pl可以限定在凹槽区57的第一侧壁57sl和有源区15的第一侧表面15sl之间。凹槽区57的第一侧壁57sl和有源区15的第一侧表面15sl可以对应于第一有源突出部15pl的侧表面。第一有源突出部15pl可以具有锥形的侧表面57sl和15sl，并且向下逐渐加宽。
[0060]第二有源突出部15p2可以限定在凹槽区57的第二侧壁57s2和有源区15的第二侧表面15s2之间。凹槽区57的第二侧壁57s2和有源区15的第二侧表面15s2可以对应于第二有源突出部15p2的侧表面。第二有源突出部15p2可以具有锥形的侧表面57s2和15s2，并且向下逐渐加宽。
[0061]前侧导电图案72可以设置在绝缘封盖图案54a和有源区15上。前侧导电图案72可以与绝缘封盖图案54a交迭并且填充沟槽区57。前侧导电图案72可以与凹槽区57所露出的有源区相接触。
[0062]彼此间隔开的第一和第二源极区45a和45b可以设置在有源区15中。第一源极区45a可以设置在有源区15的第一有源突出部15pl中。第二源极区45b可以设置在有源区15的第二有源突出部15p2中。第一和第二源极区45a和45b可以彼此间隔开。
[0063]第一和第二源极区45a和45b的底面在凹槽区57附近可以比在沟槽区12附近处于较高的位置。
[0064]彼此间隔开的第一和第二体沟道区33a和33b可以设置在有源区15中。
[0065]第一体沟道区33a可以包括在第一源极区45a下方在第一有源突出部15pl中形成的部分以及在第一有源突出部15pl下方在有源区15中形成的部分。在第一体沟道区33a中，在第一有源突出部15pl下方在有源区15中形成的部分可以具有比在第一源极区45a下方在第一有源突出部15pl中形成的部分大的宽度。
[0066]第二体沟道区33b可以包括在第二源极区45b下方在第二有源突出部15p2中形成的部分以及在第二有源突出部15p2下方在有源区15中形成的部分。在第二体沟道区33b中，在第二有源突出部15p2下方在有源区15中形成的部分可以具有比在第二源极区45b下方在第二有源突出部15p2中形成的部分大的宽度。第一和第二体沟道区33a和33b可以彼此间隔开。
[0067]位于第一和第二体沟道区33a和33b下方的有源区15可以限定为漂移区15d。
[0068]彼此间隔开的第一和第二体接触区66a和66b可以设置在有源区15中。肖特基半导体区69可以设置在凹槽区57的底面57b下方第一和第二体沟道区33a和33b之间的有源区15中。肖特基半导体区69可以设置在凹槽区57的底面57b下方第一和第二体接触区66a和66b之间的有源区15中。
[0069]第一体接触区66a可以设置在前侧导电图案72和第一体沟道区33a之间的有源区15中。第一体接触区66a可以设置在有源区15的第一有源突出部15pl中，并且延伸到第一有源突出部15pl下方的有源区15中。第一体接触区66a可以形成为在第一源极区45a附近在与凹槽区57的第一侧壁57sl垂直的方向上相距凹槽区57的第一侧壁57sl具有第一深度tl，并且在肖特基半导体区69附近在与凹槽区57的底面57b垂直的方向上相距凹槽区57的底面57b具有大于第一深度tl的第二深度t2。
[0070]第二体接触区66b可以设置在前侧导电图案72和第二体沟道区33b之间的有源区15中。第二体接触区66b可以设置在有源区15的第二有源突出部15p2中，并且延伸到第二有源突出部15p2下方面的有源区15中。第二体接触区66b可以形成为在第二源极区45b附近在与凹槽区57的第二侧壁57s2垂直的方向上相距凹槽区57的第二侧壁57s2具有第一深度tl，并且在肖特基半导体区69附近在与凹槽区57的底面57b垂直的方向上相距凹槽区57的底面57b具有大于第一深度tl的第二深度t2。
[0071]肖特基半导体区69可以设置在位于漂移区15d和前侧导电图案72之间以及第一和第二体接触区66a和66b之间的有源区15中。肖特基半导体区69可以设置在比第一和第二体沟道区33a和33b的底面高的位置处。肖特基半导体区69的底面可以与凹槽区57的底面57b相距恒定深度。肖特基半导体区69可以形成为具有恒定厚度。
[0072]半导体层6可以是单一外延层，并且第一和第二体沟道区33a和33b、漂移区15d、肖特基半导体区69以及第一和第二源极区45a和45b可以设置在该单一外延层中。
[0073]半导体衬底3、半导体层6、漂移区15d、肖特基半导体区69以及第一和第二源极区45a和45b可以具有第一导电类型。第一和第二体沟道区33a和33b以及第一和第二体接触区66a和66b可以具有与第一导电类型不同的第二导电类型。例如，半导体衬底3、半导体层6、漂移区15d、肖特基半导体区69以及第一和第二源极区45a和45b可以具有N型导电性，而第一和第二体沟道区33a和33b以及第一和第二体接触区66a和66b可以具有P型导电性。
[0074]肖特基半导体区69可以具有比与肖特基半导体区69相邻的半导体层6中的漂移区15d低的多数载流子浓度。肖特基半导体区69中形成N型半导体的杂质浓度可以低于与肖特基半导体区69相邻的半导体层6中的漂移区15d中形成N型半导体的杂质浓度。例如，肖特基半导体区69可以是通过将长式周期表的第13族(或IIIA族)元素(例如，硼)注入到具有N型导电性的半导体层6中以减小半导体层6的多数载流子浓度而形成的N型导电性区。
[0075]因为半导体层6由包括诸如P和As之类的长式周期表的第15族(或VA族)元素的单一外延层构成，所以通过将长式周期表的第13族元素注入到半导体层6中而形成的肖特基半导体区69可以包括第13族元素和第15族元素。此外，在肖特基半导体区69中，每单位体积第15族元素的量可以大于每单位体积第13族元素的量，并且与肖特基半导体区69相邻的半导体层6中的漂移区15d可以具有与肖特基半导体区69相同的每单位体积第15族元素的量。另外，与肖特基半导体区69相邻的半导体层6中的漂移区15d可以具有比肖特基半导体区69高的多数载流子浓度。
[0076]第一和第二体沟道区33a和33b可以包括长式周期表的第13族元素和第15族元素，并且具有P型导电性。第一和第二体沟道区33a和33b中每单位体积第15族元素的量可以大于肖特基半导体区69中每单位体积第13族元素的量。因为通过将第13族元素离子注入到由单一外延层构成的半导体层6中来形成第一和第二体沟道区33a和33b，所以第一和第二体沟道区33a和33b可以具有与半导体层6相同的每单位体积第15族元素的量。
[0077]第一和第二体接触区66a和66b可以具有比与第一和第二体接触区66a和66b相邻的第一和第二体沟道区33a和33b高的多数载流子浓度。例如，第一和第二体接触区66a和66b中形成P型半导体的杂质浓度可以高于与第一和第二体接触区66a和66b相邻的第一和第二体沟道区33a和33b中形成P型半导体的杂质浓度。
[0078]第一和第二体接触区66a和66b可以包括长式周期表的第13族元素和第15族元素，并且具有P型导电性。此外，第一和第二体接触区66a和66b可以具有与第一和第二体沟道区33a和33b相同的每单位体积第15族元素的量，以及比第一和第二体沟道区33a和33b大的每单位体积第13族元素的量。
[0079]第一和第二源极区45a和45b可以具有比半导体层6的漂移区15d高的多数载流子浓度。例如，第一和第二源极区45a和45b可以具有比半导体层6的漂移区15d高的每单位体积的长式周期表第15族元素的量。
[0080]第一和第二源极区45a和45b可以与前侧导电图案72形成欧姆接触。第一和第二体接触区66a和66b可以与前侧导电图案72形成欧姆接触。
[0081]因为第一和第二源极区45a和45b的底面在凹槽区57附近比在沟槽区12附近处于较高的位置，所以可以改进第一和第二体接触区66a和66b与前侧导电图案72之间的电阻性质。因此，可以减小半导体器件Ia的体接触电阻。例如，因为第一和第二源极区45a和45b的底面在凹槽区57附近比在沟槽区12附近处于较高的位置，所以肖特基半导体区69与第一和第二源极区45a和45b之间的距离可以增加，从而在肖特基半导体区69与第一和第二源极区45a和45b之间设置的第一和第二接触区66a和66b的面积可以增加。因此，前侧导电图案72与第一和第二体接触区66a和66b之间的接触区域可以增加，从而可以改进第一和第二体接触区66a和66b与前侧导电图案72之间的电阻性质。
[0082]背侧导电层80可以设置在半导体衬底3的背侧3bs上。背侧导电层80可以与半导体衬底3的背侧3bs形成欧姆接触。背侧导电层80可以经由半导体衬底3和半导体层6电连接到漂移区15d。
[0083]肖特基半导体区69可以具有N型导电性，并且与前侧导电图案72形成肖特基二极管SDa。P型第一和第二体沟道区33a和33b以及N型漂移区15d可以形成PN 二极管。
[0084]第一源极区45a、第一体沟道区33a、漂移区15以及与第一体沟道区33a相邻的栅极结构40可以配置成第一晶体管TRla。这里，与第一体沟道区33a相邻的栅极结构40可以定义为第一栅极结构40_1。第二源极区45b、第二体沟道区33b、漂移区15d以及与第二体沟道区33b相邻的栅极结构40可以配置成第二晶体管TR2a。这里，与第二体沟道区33b相邻的栅极结构40可以定义为第二栅极结构40_2。
[0085]第一和第二晶体管TRla和TR2a可以共享漂移区15d。此外，第一和第二源极区45a和45b可以通过前侧导电图案72电连接。因此，第一和第二晶体管TRla和TR2a可以通过一起控制第一和第二栅极结构40_1和40_2来作为单一晶体管操作。例如，为了同时导通第一和第二晶体管TRla和TR2a，可以向第一和第二栅极结构40_1和40_2的栅电极39同时施加电压。因此，栅极结构40、漂移区15d、第一和第二体沟道区33a和33b以及第一和第二源极区45a和45b可以配置成单一晶体管。
[0086]SDa嵌入到第一晶体管和第二晶体管TRla和TR2a之间。另外，第一和第二栅电极39可以一起配置来为第一和第二晶体管TRla和TR2a的组合(根据本发明一些实施例的单一分离栅极功率M0SFET)提供分离栅极。因此，垂直沟道功率MOSFET器件可以包括分离栅极结构和嵌入式肖特基二极管。
[0087]本发明的发明人认识到，因为肖特基二极管具有比体二极管低的VSD值，所以可以减小停滞时间(dead time)和功耗。
[0088]背侧导电层80可以用作第一和第二晶体管TRla和TR2a的漏极端子，并且前侧导电图案72可以用作第一和第二晶体管TRla和TR2a的源极端子。
[0089]栅电极39可以由多晶硅单层构成。然而，本发明构思不局限于此。例如，图1A和图1B中的栅电极39可以改型为栅电极39’，栅电极39’包括多晶硅图案39a和在多晶硅图案39a上设置的金属-半导体化合物层39b，如图2所示。金属-半导体化合物层39b可以由硅化物如CoS1、NiSi或WSi制成，并且金属-半导体化合物层39b可以改善改型栅电极39’的电学性质。因此，具有改善电学性质的改型栅电极39’可以改进半导体器件Ib的性倉泛。
[0090]参考图3A和3B描述根据本发明构思另一实施例的半导体器件100a。图3A是示意性地示出了根据本发明构思另一实施例的半导体器件10a的截面图，图3B是示出了图3A中标记为A2的部分的部分放大视图。
[0091]参考图3A和3B，根据本发明构思另一实施例的半导体器件10a可以包括具有前侧3fs和背侧3bs的半导体衬底3以及在半导体衬底3的前侧3fs上设置的半导体层6，如参考图1A和IB所述。半导体层6可以是单一外延层。
[0092]限定了有源区115的沟槽区112可以设置在半导体层6中。
[0093]如参考图1A和IB所述，屏蔽导电图案21、包围屏蔽导电图案21的绝缘结构26a以及在绝缘结构26a上设置的栅极结构40可以设置在沟槽区112中。
[0094]有源区115可以具有锥形侧壁115sl和115s2从而向上变窄。有源区115可以包括通过在有源区115的上表面中形成的凹槽区157而彼此间隔开的第一和第二有源突出部115pl和115p2。凹槽区157可以具有锥形的第一和第二侧壁157sl和157s2，使得凹槽区157从底面157b向上逐渐加宽。此外，凹槽区157的上部边缘可以与沟槽区112间隔开。有源区115的第一和第二有源突出部115pl和115p2可以限定在凹槽区157和沟槽区112之间。
[0095]第一有源突出部115pl可以限定在凹槽区157的第一侧壁157sl和有源区115的第一侧表面115sl之间。凹槽区157的第一侧壁157sl和有源区115的第一层侧表面115sl可以对应于第一有源突出部115pl的侧表面。第一有源突出部115pl可以具有锥形侧表面157sl和115sl，并且从顶面115tl向下逐渐加宽。
[0096]第二有源突出部115p2可以限定在凹槽区157的第二侧壁157s2和有源区115的第二侧表面115s2之间。凹槽区157的第二侧壁157s2和有源区115的第二侧表面115s2可以对应于第二有源突出部115p2的侧表面。第二有源突出部115p2可以具有锥形侧表面157s2和115s2，并且从顶面115t2向下逐渐加宽。
[0097]绝缘封盖图案154a可以设置在有源区115的一部分上并且设置在栅极结构40上。绝缘封盖图案154a可以与栅极结构40交迭，并且与有源区115的一部分垂直交迭。绝缘封盖图案154a可以与栅极结构40、第一有源突出部115pl的顶面115tl以及第二有源突出部115p2的顶面115t2交迭。绝缘封盖图案154a可以由诸如氧化硅之类的绝缘材料制成。
[0098]绝缘缓冲图案42b可以插入到绝缘封盖图案154a和栅电极39之间以及绝缘封盖图案154a和有源区115之间。绝缘缓冲图案42b可以形成为厚度比栅介质层36小。绝缘缓冲图案42b可以由诸如氧化硅之类的绝缘材料制成。
[0099]前侧导电图案172可以形成在绝缘封盖图案154a和有源区115上。前侧导电图案172可以与绝缘封盖图案154a交迭，并且与凹槽区157所露出的有源区115相接触。前侧导电图案172可以填充凹槽区157。
[0100]第一和第二源极区145a和145b可以设置在有源区115中。第一源极区145a可以设置在有源区115的第一有源突出部115pl中。第二源极区145b可以设置在有源区115的第二有源突出部115p2中。第一和第二源极区145a和145b的底面在凹槽区157附近可以比在沟槽区112附近处于较高的位置。由于与在图1A和IB中描述的第一和第二源极区45a和45b相同的原因，具有这种底面的第一源极区145a和145b可以改进半导体器件10a的体接触电阻。
[0101]第一和第二体沟道区133a和133b可以设置在有源区115中。第一和第二体沟道区133a和133b可以对应于在图1A和IB中描述的第一和第二体沟道区33a和33b。第一体沟道区133a可以包括在第一源极区145a下方在第一有源突出部115pl中形成的部分以及在第一有源突出部115pl下方在有源区115中形成的部分。第二体沟道区133b可以包括在第二源极区145b下方在第二有源突出部115p2中形成的部分以及在第二有源突出部115p2下方在有源区115中形成的部分。
[0102]设置在第一和第二体沟道区133a和133b下方的有源区115可以限定为漂移区115d。
[0103]第一和第二体接触区166a和166b以及肖特基半导体区169可以设置在有源区115中。第一体接触区166a可以设置在前侧导电图案172和第一体沟道区133a之间的有源区115中。第一体接触区166a可以设置在有源区115的第一有源突出部115pl中，并且延伸到第一有源突出部115pl下方的有源区115中。第一体接触区166a可以形成为在第一源极区145a附近在与凹槽区157的第一侧壁157sl垂直的方向上相距凹槽区157的第一侧壁157sl具有第一深度，以及在肖特基半导体区169附近在与凹槽区157的底面157b垂直的方向上相距凹槽区157的底面157b具有比第一深度大的第二深度。第二体接触区166b可以设置在前侧导电图案172和第二体沟道区133b之间的有源区115中。第二体接触区166b可以设置在有源区115的第二有源突出部115p2中，并且延伸到第二有源突出部115p2下方的有源区115中。第二体接触区166b可以形成为在第二源极区145b附近在与凹槽区157的第二侧壁157s2垂直的方向上相距凹槽区157的第二侧壁157s2具有第一深度，以及在肖特基半导体区169附近在与凹槽区157的底面157b垂直的方向上相距凹槽区157的底面157b具有比第一深度大的第二深度。
[0104]肖特基半导体区169可以设置在位于第一和第二有源突出部115pl和115p2之间的有源区115中。肖特基半导体区169可以形成于相距凹槽区157的底面157b恒定的深度。肖特基半导体区169可以设置在漂移区115d和前侧导电图案172之间以及第一和第二体接触区166a和166b之间的有源区115中。肖特基半导体区169可以设置在比第一和第二体沟道区133a和133b的底面高的位置处。
[0105]漂移区115d、肖特基半导体区169以及第一和第二源极区145a和145b可以具有N型导电性,而第一和第二体沟道区133a和133b以及第一和第二体接触区166a和166b可以具有P型导电性。
[0106]漂移区115d、肖特基半导体区169以及第一和第二源极区145a和145b可以分别对应于图1A和IB中描述的漂移区15d、肖特基半导体区69以及第一和第二源极区45a和45b。例如，如同在图1A和IB中描述的肖特基半导体区69，肖特基半导体区169可以包括长式周期表的第13族元素和第15族元素。在肖特基半导体区169中，每单位体积第15族元素的量可以大于每单位体积第13族元素的量。此外，肖特基半导体区169可以具有跟与肖特基半导体区169相邻的半导体层6中的漂移区115d相同的每单位体积第15族元素的量。另外，肖特基半导体区169可以具有比与肖特基半导体区169相邻的半导体层6中的漂移区115d低的多数载流子浓度。
[0107]第一和第二体沟道区133a和133b以及第一和第二体接触区166a和166b可以分别对应于在图1A和IB中描述的第一和第二体沟道区33a和33b以及第一和第二体接触区66a和66b。例如,第一和第二体接触区166a和166b中形成P型半导体的杂质浓度可以高于与第一和第二体接触区166a和166相邻的第一和第二体沟道区133a和133b中形成P型半导体的杂质浓度。
[0108]第一和第二源极区145a和145b可以具有比半导体层6的漂移区115d高的多数载流子浓度。例如，第一和第二源极区145a和145b可以具有比半导体层6的漂移区115d高的每单位体积长式周期表第15族元素的量。
[0109]第一和第二源极区145a和145b可以与前侧导电图案172形成欧姆接触。第一和第二体接触区166a和166b可以与前侧导电图案172形成欧姆接触。
[0110]SDb嵌入到第一和第二晶体管TRlb和TR2b之间。另外，第一和第二栅电极39可以一起配置来为第一和第二晶体管TRlb和TR2b的组合(根据本发明一些实施例的单一分离栅极功率M0SFET)提供分离栅极。因此，垂直沟道功率MOSFET器件可以包括分离栅极结构和嵌入式肖特基二极管。
[0111]本发明的发明人认识到，因为肖特基二极管具有比体二极管低的VSD值，所以可以减小停滞时间和功耗。
[0112]根据本发明构思的一些实施例，功率MOSFET器件可以包括分离栅极结构和嵌入式肖特基二极管。
[0113]背侧导电层180可以设置在半导体衬底3的背侧3bs。背侧导电层180可以与半导体衬底3的背侧3bs形成欧姆接触。背侧导电层180可以经由半导体衬底3和半导体层6电连接到漂移区115d。
[0114]第一和第二源极区145a和145b可以与前侧导电图案172形成欧姆接触。第一和第二体接触区166a和166b可以与前侧导电图案172形成欧姆接触。肖特基半导体区169可以具有N型导电性，且与前侧导电图案172形成肖特基二极管SDb。
[0115]第一源极区145a、第一体沟道区133a、漂移区115d和第一栅极结构40_1可以配置成第一晶体管TRlb。第二源极区145b、第二体沟道区133b、漂移区115d和第二栅极结构40_2可以配置成第二晶体管TR2b。第一和第二晶体管TRlb和TR2b可以共享漂移区115d。因此，第一和第二晶体管TRlb和TR2b可以通过一起控制第一和第二栅极结构40_1和40_2来作为单一晶体管操作。
[0116]背侧导电层180可以用作第一和第二晶体管TRlb和TR2b的漏极端子，并且前侧导电图案172可以用作第一和第二晶体管TRlb和TR2b的源极端子。
[0117]半导体器件10a可以包括由多晶硅单层构成的栅电极39。然而，本发明构思不局限于此。例如，栅电极39可以改型为栅电极39’，栅电极39’包括多晶硅图案39a和设置在多晶硅图案39a上的金属-半导体化合物层39b，如图4所示。金属-半导体化合物层39b可以由硅化物如CoS1、NiSi或WSi制成。因此，可以提供包括电学性质得到改善的改型栅电极39’在内的半导体器件100b。
[0118]将参考图5A和5B描述根据本发明构思另一实施例的半导体器件200a。图5A是示意性地示出了根据本发明构思另一实施例的半导体器件200a的截面图，图5B是示出了图5A中标记为A3的部分的部分放大视图。
[0119]参考图5A和5B，可以提供根据本发明构思另一实施例的半导体器件200a。半导体器件200a可以包括半导体衬底3和设置在半导体衬底3的前侧3fs上的半导体层6，如参考图3A和3B所述。
[0120]限定了有源区215的沟槽区212可以设置在半导体层6中。有源区215可以具有锥形侧表面215sl和215s2从而向上变窄。有源区215可以包括第一和第二有源突出部215pl和215p2。有源区215的第一和第二有源突出部215pl和215p2可以通过在有源区215的上表面中形成的凹槽区257而彼此间隔开。有源区215的第一和第二有源突出部215pl和215p2可以限定在凹槽区257和沟槽区212之间。第一和第二有源突出部215pl和215p2中的每一个可以具有锥形侧表面从而向上逐渐变窄。此外，第一和第二有源突出部215pl和215p2中的每一个可以具有上表面215tl和215t2。
[0121]如图3A和3B所示，屏蔽导电图案21、包围屏蔽导电图案21的绝缘结构26a以及设置在绝缘结构26a上的栅极结构40可以设置在沟槽区212中。
[0122]绝缘封盖图案254a可以与栅极结构40以及有源区215的第一和第二有源突出部215pl和215p2的上表面215tl和215t2交迭。绝缘封盖图案254a可以使用沉积工艺由氧化娃制成。
[0123]绝缘缓冲图案42b可以插入到栅电极39和绝缘封盖图案254a之间以及绝缘封盖图案254a和有源区215之间。绝缘缓冲图案42b可以具有比栅介质层36小的厚度，但是可由与栅介质层36相同的层构成，例如热氧化物。
[0124]前侧导电图案272可以设置在绝缘封盖图案254a和有源区215上。前侧导电图案272可以与绝缘封盖图案254a交迭，并且可以与凹槽区257所露出的有源区215接触。前侧导电图案272可以填充凹槽区257。
[0125]第一和第二源极区245a和245b以及第一和第二体沟道区233a和233b可以设置在有源区215中。此外，第一和第二体接触区266a和266b以及肖特基半导体区269可以设置在有源区215中。
[0126]第一源极区245a可以形成在有源区215的第一有源突出部215pl中。第二源极区245b可以形成在有源区215的第二有源突出部215p2中。在第一源极区245a中，有源区215的第一侧表面215sl附近的底面可以形成在比凹槽区257d的第一侧壁257sl附近的底面低的位置处。例如，第一源极区245a可以形成为在有源区215的第一侧表面215sl附近相距第一有源突出部215pl的上表面215tl具有第一结深，而在凹槽区257的第一侧壁257sl附近相距第一有源突出部215pl的上表面215tl具有比第一结深小的第二结深。
[0127]此外，第一源极区245a的底面在有源区215的第一侧表面215sl和凹槽区257的第一侧壁257sl之间可以具有陡峭的斜率，而在凹槽区257的第一侧壁257sl附近可以具有微小的斜率或者是平坦的。在第一源极区245a中，位于有源区215的第一侧表面215sl和凹槽区257的第一侧壁257sl之间的第一源极区245a的底面可以具有与有源区215的锥形第一侧表面215sl实质上相同的斜率。例如，在第一源极区245a中，位于有源区215的第一侧表面215sl和凹槽区257的第一侧壁257sl之间的第一源极区245a的底面可以实质上平行于有源区215的锥形第一侧表面215sl。
[0128]第二源极区245b和第一源极区245a可以相对于凹槽区257具有对称结构。因此，第二源极区245b的底面在有源区215的第二侧表面215s2附近可以比在凹槽区257的第二侧壁257s2附近形成于较低的位置处。此外，第二源极区245b的底面在有源区215的第二侧表面215s2和凹槽区257的第二侧壁257s2之间可以具有陡峭的斜率，而在凹槽区257的第二侧壁275s2附近可以具有微小的斜率或者是平坦的。在第二源极区245b中，位于有源区215的第二侧表面215s2和凹槽区257的第二侧壁275s2之间的第二源极区245b的底面可以具有与有源区215的锥形第二侧表面215s2实质上相同的斜率。
[0129]由于与图1A和IB中描述的第一和第二源极区45a和45b相同的原因，第一和第二源极区245a和245b可以改进半导体器件200a的体接触电阻。
[0130]第一体沟道区233a可以包括在第一源极区245a下方在第一有源突出部215pl中形成的部分以及在第一有源突出部215pl下方在有源区215中形成的部分。
[0131]第二体沟道区233b可以包括在第二源极区245b下方在第二有源突出部215p2中形成的部分以及在第二有源突出部215p2下方在有源区215中形成的部分。
[0132]如同图3A和3B中描述的第一体接触区166a，第一体接触区266a可以设置在前侧导电图案272和第一体沟道区233a之间的有源区215中。
[0133]如同图3A和3B中描述的第二体接触区166b，第二体接触区266b可以设置在前侧导电图案272和第二体沟道区233b之间的有源区215中。
[0134]第一和第二体沟道区233a和233b下方的有源区215可以限定为漂移区215d。
[0135]漂移区215d、肖特基半导体区269以及第一和第二源极区245a和245b可以分别对应于图1A和IB中描述的漂移区15d、肖特基半导体区69以及第一和第二源极区45a和45b。例如，肖特基半导体区269中形成N型半导体的杂质浓度可以低于与肖特基半导体区269相邻的半导体层6中的漂移区215d中形成N型半导体的杂质浓度。
[0136]第一和第二体沟道区233a和233b以及第一和第二体接触区266a和266b可以分别对应于图1A和IB中描述的第一和第二体沟道区33a和33b以及第一和第二体接触区66a和66b。例如，第一和第二体接触区266a和266b中形成P型半导体的杂质浓度可以高于与第一和第二体接触区266a和266b相邻的第一和第二体沟道区233a和233b中形成P型半导体的杂质浓度。
[0137]背侧导电层280可以设置在半导体衬底3的背侧3bs上。背侧导电层280可以与半导体衬底3的背侧3bs形成欧姆接触。
[0138]第一和第二源极区245a和245b可以与前侧导电图案272形成欧姆接触。第一和第二体接触区266a和266b可以与前侧导电图案272形成欧姆接触。肖特基半导体区269可以具有N型导电性，并且与前侧导电图案272形成肖特基二极管SDc。
[0139]第一源极区245a、第一体沟道区233a、漂移区215d以及第一栅极结构40_1可以配置成第一晶体管TRlc。第二源极区245b、第二体沟道区233b、漂移区215d和第二栅极结构40_2可以配置成第二晶体管TR2c。第一和第二晶体管TRlc和TR2c可以共享漂移区215d。因此，可以一起控制第一和第二栅极结构40_1和40_2，从而第一和第二晶体管TRlc和TR2c可以如同单一晶体管进行操作。
[0140]肖特基半导体区269嵌入到第一和第二晶体管TRlc和TR2c之间。另外，第一和第二栅电极39可以一起配置来为第一和第二晶体管TRlc和TR2c的组合(根据本发明一些实施例的单一分离栅极功率M0SFET)提供分离栅极。本发明的发明人认识到，因为肖特基二极管具有比体二极管低的VSD值，所以可以减小停滞时间和功耗。
[0141]根据本发明构思的一些实施例，功率MOSFET器件可以包括分离栅极结构和嵌入式肖特基二极管。
[0142]背侧导电层280可以用作第一和第二晶体管TRlc和TR2c的漏极端子，而前侧导电图案272可以用作第一和第二晶体管TRlc和TR2c的源极端子。
[0143]半导体器件200a可以包括由多晶硅单层构成的栅电极39。然而，本发明构思不局限于此。例如，栅电极39可以改型为栅电极39’，栅电极39’包括多晶硅图案39a和设置在多晶硅图案39a上的金属-半导体化合物层39b，如图6所示。金属-半导体化合物层39b可以由硅化物如CoS1、NiSi和WSi制成。因此，可以提供包括电学性质得到改善的改型栅电极39’在内的半导体器件200b。
[0144]将参考图7A至图7V描述制造参考图1A和IB描述的半导体器件Ia的方法的示例性实施例。
[0145]参考图7A，可以提供半导体衬底3。半导体衬底3可以具有第一导电类型。例如，半导体衬底3可以是N型硅半导体晶片。
[0146]半导体层6可以形成在半导体衬底3的前侧上。半导体层6可以具有与半导体衬底3相同的导电类型，但是具有比半导体衬底3低的杂质浓度。例如，当半导体衬底3具有N型导电性时，半导体层6可以具有与半导体衬底3相同的N型导电性，但是具有比半导体衬底3低的N型杂质浓度。半导体层6可以使用外延生长工艺形成为单层。
[0147]参考图7B，可以在半导体层6中形成限定了有源区15的沟槽区12。
[0148]形成沟槽区12可以包括在半导体层6上形成掩模图案9以及使用掩模图案9作为刻蚀掩模来刻蚀半导体层6。沟槽区12可以形成为围绕有源区15。可以通过沟槽区12限定多个有源区15。
[0149]沟槽区12可以向下变窄。因此，有源区15可以向上变窄。有源区15可以包括彼此面对的第一侧表面(侧壁)和第二侧表面(侧壁)。有源区15的第一和第二侧表面可以呈锥形。
[0150]掩模图案9可以包括依次堆叠的下掩模图案9a和上掩模图案9b。下掩模图案9a可以由氮化硅制成，而上掩模图案9b可以由氧化硅制成。
[0151]参考图7C，第一绝缘层17可以形成于具有凹槽区12的衬底上。第一绝缘层17可以共形地形成。第一绝缘层17可以由氧化硅制成。屏蔽导电层20可以形成于具有第一绝缘层17的衬底上。屏蔽导电层20可以由诸如多晶硅之类的导电材料制成。
[0152]参考图7D，可以通过对屏蔽导电层20进行平坦化来形成平坦化的屏蔽导电层20。例如，形成平坦化的屏蔽导电层20a可以包括通过使用第一绝缘层17作为平坦化停止层执行平坦化工艺，来对屏蔽导电层20进行平坦化。平坦化工艺可以是化学机械抛光(CMP)工艺。
[0153]参考图7E，可以对平坦化的屏蔽导电层20选择性地刻蚀以形成部分填充沟槽区12的屏蔽导电图案21，使得屏蔽导电图案21位于比有源区15的上表面低的位置处。
[0154]参考图7F，第二绝缘层23可以形成于具有屏蔽导电图案21的衬底上。第二绝缘层23可以由诸如氧化硅之类的绝缘材料制成。
[0155]参考图7G，通过使用下掩模图案9a作为平坦化停止层执行平坦化工艺，来对第二绝缘层23和第一绝缘层17进行平坦化。平坦化工艺可以是CMP工艺。在平坦化工艺期间，可以去除上掩模图案9b。在平坦化工艺中，第二绝缘层23可以形成平坦化的第二绝缘层23a，第一绝缘层17可以形成平坦化的第一绝缘层17a。
[0156]参考图7H，可以通过部分地刻蚀平坦化的第二绝缘层23a和平坦化的第一绝缘层17a来露出有源区15的上部侧表面15us。可以一起刻蚀平坦化的第二绝缘层23a和平坦化的第一绝缘层17a。可以部分地刻蚀平坦化的第二绝缘层23a以形成预备第二绝缘图案23b，并且可以部分地刻蚀平坦化的第一绝缘层17a以形成预备第一绝缘图案17b。预备第一和第二绝缘图案17b和23b可以形成预备绝缘结构26。预备绝缘结构26可以形成于沟槽区12中以包围屏蔽导电图案21。
[0157]可以使用刻蚀工艺去除下掩模图案9a来露出有源区15的上表面15ts。
[0158]参考图71，可以通过执行体沟道离子注入工艺30在有源区15中形成体杂质区33。
[0159]有源区15可以具有第一导电类型，并且体杂质区33可以具有与第一导电类型不同的第二导电类型。例如，有源区15可以具有N型导电性，而体杂质区33可以具有P型导电性。
[0160]体沟道离子注入工艺30可以是倾斜离子注入工艺。例如，体沟道离子注入工艺30可以包括将诸如硼之类的长式周期表第13族元素倾斜地注入到有源区15中。通过体沟道离子注入工艺30注入的杂质的角度或斜率可以相对于半导体衬底3的表面或有源区15的上表面15ts为约10°或以上。
[0161 ] 体杂质区33可以包括与有源区15的上表面15ts相距第一结深JDl的部分以及与有源区15的上表面15ts相距第二结深JD2的部分。在体杂质区33中，具有第二结深JD2的部分可以比具有第一结深JDl的部分靠近沟槽区12。
[0162]参考图7J，可以通过部分地刻蚀预备绝缘结构26来形成绝缘结构26a。绝缘结构26a可以包围屏蔽导电图案21，部分地填充沟槽区12，并位于比体杂质区33低的位置处。体杂质区33和绝缘结构26a可以彼此间隔开。
[0163]参考图7K，栅介质36可以形成于在形成绝缘结构26a时露出的有源区15的上部上。栅介质36可以由氧化硅制成。例如，形成栅介质36可以包括对有源区15的露出部分进行氧化。
[0164]栅极导电层38可以形成于具有栅介质36的衬底上。栅极导电层38可以由诸如多晶硅之类的导电材料制成。
[0165]参考图7L，可以通过对栅极导电层38进行平坦化来形成平坦化的栅极导电层38a。例如，可以通过使用设置在有源区15的上表面上的栅介质36作为平坦化停止层执行CMP工艺，来对栅极导电层38进行平坦化。位于有源区15的上表面上的栅介质36可以防止有源区15的上表面被CMP工艺损坏。
[0166]参考图7M，可以通过将平坦化的栅极导电层38a部分地刻蚀到低于有源区15的上表面的位置来形成栅电极39。
[0167]因为绝缘结构26a的上表面形成在比体杂质区33低的位置处，所以栅电极39可以与位于体杂质区33下方的那部分有源区15水平地交迭。
[0168]因为形成栅电极39可以包括在使用CMP工艺平坦化栅极导电层38之后部分地刻蚀平坦化的栅极导电层38a，所以栅电极39的上表面可以是实质上平坦的，并且可以改进栅电极的散布(dispers1n)特性。
[0169]此外，因为在形成栅电极39之前使用CMP工艺和刻蚀工艺一起形成屏蔽导电图案21和绝缘结构26a，所以绝缘结构26a的上表面可以是实质上平坦的。因此，在具有平坦上表面的绝缘结构26a上形成的栅电极39的下表面可以是实质上平坦的。
[0170]因此，因为提供了上下表面实质上平坦的栅电极39，所以可以改进包括栅电极39在内的半导体器件的散布特性。
[0171]参考图7N，可以在栅电极39的上表面上形成氧化硅层42。可以通过对多晶硅栅电极39的露出部分进行氧化来形成氧化硅层42。当栅介质36使用氧化工艺由氧化硅制成且氧化硅层42使用氧化工艺形成时，氧化硅层42和栅介质36之间的边界可能没有清晰地限定。
[0172]参考图70，可以通过使用各向同性刻蚀工艺部分地刻蚀栅介质36和氧化硅层42来形成绝缘缓冲层42a。因此，绝缘缓冲层42a可以包括位于比栅电极39高的位置处的栅介质36的厚度减小部分以及氧化硅层42的厚度减小部分。
[0173]参考图7P，可以使用源极离子注入工艺44在有源区15中形成源极杂质区45。源极杂质区45可以具有与体杂质区33不同的导电类型。例如，当体杂质区33具有P型导电性时，源极杂质区45可以通过将诸如P或As之类的长式周期表第15族元素注入到有源区15的上部中而形成为具有N型导电性。
[0174]可以利用比体沟道离子注入工艺30低的离子注入能量来执行源极离子注入工艺44。因此，源极杂质区45可以形成为具有比体杂质区33浅的结结构。源极杂质区45可以形成于体杂质区33中。
[0175]可以使用倾斜离子注入工艺来执行源极离子注入工艺44。因此，源极离子注入工艺44可以包括相对于半导体衬底3的表面和有源区15的上表面倾斜地注入诸如P或As之类的长式周期表第15族元素。
[0176]参考图7Q，第一绝缘封盖层51a可以共形地形成于形成有源极杂质区45的半导体衬底上。第一绝缘封盖层51a可以由氧化硅制成。第二绝缘封盖层51b可以共形地形成于第一绝缘封盖层51a上。第三绝缘封盖层51c可以形成于第二绝缘封盖层51b上。第三绝缘封盖层51c可以形成为比第一和第二绝缘封盖层51a和51b厚。第二绝缘封盖层51b可以由相对于第三绝缘封盖层51c具有刻蚀选择性的材料制成。例如，第三绝缘封盖层51c可以由氧化硅制成，而第二绝缘封盖层51b可以由氮化硅层制成。第一至第三绝缘封盖层51a、51b和51c可以形成栅极封盖层54。
[0177]参考图7R，可以对第三绝缘封盖层51c进行平坦化，直到露出位于有源区15的上表面上的第二绝缘封盖层51b为止。例如，可以使用位于有源区15的上表面上的第二绝缘封盖层51b作为平坦化停止层执行CMP工艺，来对第三绝缘封盖层51c进行平坦化。
[0178]参考图7S，可以使用刻蚀工艺去除位于有源区15的上表面上的第二绝缘封盖层51b、第一绝缘封盖层51a和绝缘缓冲层42a。因此，可以露出有源区15的上表面。
[0179]栅极封盖层54可以留在栅电极39上以形成栅极封盖图案54a。绝缘缓冲层42a可以留下来形成包围栅极封盖图案54a的侧面和底面的绝缘缓冲图案42b。
[0180]可以通过使用第二绝缘封盖层51b作为CMP停止层，对栅极封盖层54依次执行CMP工艺和刻蚀工艺，来形成栅极封盖图案54a。因此，栅极封盖图案54a的上表面变为实质上平坦，而并未损坏有源区15的上表面。
[0181]参考图7T，可以通过刻蚀有源区15的上表面来形成凹槽区57。凹槽区57可以形成为具有锥形侧壁57sl和57s2。凹槽区57可以形成为具有锥形侧壁57sl和57s2以及实质上平坦的底面57b。
[0182]凹槽区57可以依次穿过有源区15中的源极杂质区45和体杂质区33。源极杂质区45可以包括通过凹槽区57彼此间隔开的第一源极区45a和第二源极区45b。体杂质区33可以包括通过凹槽区57彼此间隔开的第一体沟道区33a和第二体沟道区33b。
[0183]第一和第二体沟道区33a和33b的底面可以形成于比凹槽区57低的位置处。
[0184]参考图7U，可以通过执行附加离子注入工艺63来形成第一和第二体接触区66a和66b以及肖特基半导体区69。
[0185]肖特基半导体区69可以形成于位于第一和第二体沟道区33a和33b之间且在凹槽区57的底面57b下方的有源区15中。
[0186]第一体接触区66a可以形成于由凹槽区57露出的第一体沟道区33a中，第二体接触区66b可以形成于由凹槽区57露出的第二体沟道区33b中。肖特基半导体区69可以位于第一和第二体接触区66a和66b之间。
[0187]可以按照沿与半导体衬底3垂直的方向注入杂质离子的方式，来执行附加离子注入工艺63。
[0188]当第一和第二体沟道区33a和33b具有P型导电性且有源区15具有N型导电性时，附加离子注入工艺63可以是将诸如硼之类的长式周期表第13族元素注入到第一和第二体沟道区33a和33b以及有源区15中的工艺。肖特基半导体区69可以具有N型导电性，而第一和第二体接触区66a和66b可以具有P型导电性。
[0189]通过附加离子注入工艺63注入的每单位体积长式周期表第13族元素的量可以小于有源区15中每单位体积长式周期表第15族元素的量。因此，设置在第一和第二体沟道区33a和33b之间的那部分有源区15可以通过附加离子注入工艺63形成肖特基半导体区66，并且肖特基半导体区66可以具有比有源区15低的多数载流子或施主浓度。因此，肖特基半导体区66可以包括长式周期表的第13族和第15族元素，并且第15族元素的含量可以大于第13族元素的含量。
[0190]在一些实施例中，通过附加离子注入工艺63注入到有源区15中的每单位体积长式周期表第13族元素的量可以小于通过体沟道离子注入工艺30注入到有源区15中的每单位体积长式周期表第13族元素的量。
[0191]参考图7V，前侧导电图案72形成为填充凹槽区57，并且与栅电极39交迭。前侧导电图案72可以与第一和第二源极区45a和45b形成欧姆接触。前侧导电图案72可以与第一和第二体接触区66a和66b形成欧姆接触。前侧导电图案72可以与肖特基半导体区69形成肖特基二极管。
[0192]再次参考图1A和1B，可以研磨半导体衬底3的背侧3bs以减小半导体衬底3的厚度。接下来，背侧导电层80可以形成于厚度减小的半导体衬底3的背侧上。因此，可以形成如图1A和IB所示的半导体器件la。
[0193]肖特基半导体区69嵌入到第一和第二晶体管TRla和TR2a之间。另外，第一和第二栅电极39可以一起配置来为第一和第二晶体管TRla和TR2a的组合(根据本发明一些实施例的单一分离栅极功率MOSFET)提供分离栅极。本发明的发明人认识到，因为肖特基二极管具有比体二极管低的VSD值，所以可以减小停滞时间和功耗。
[0194]根据本发明构思的一些实施例，功率MOSFET器件可以包括分离栅极结构和嵌入式肖特基二极管。
[0195]接下来，将参考图8A至SE描述制造参考图2描述的半导体器件Ib的方法的示例性实施例。
[0196]参考图8A，如参考图7A和7B所述，限定有源区15的沟槽区12可以形成于半导体衬底3上的半导体层6中。
[0197]如参考图7C至7H所述，可以形成部分地填充沟槽区12的屏蔽导电图案21和预备绝缘结构26。如参考图71所述，可以在体沟道离子注入工艺30中，在有源区15的上部形成体杂质区33。如参考图7J所述，可以通过部分地刻蚀预备绝缘结构26来形成绝缘结构26a。另外，如参考图7K所述，栅介质36可以形成于有源区15的露出表面上。接下来，可以使用与在图7K至7M中描述的栅电极39实质上相同的方法来形成多晶硅图案39a。
[0198]在形成多晶硅图案39a之后，可以执行部分刻蚀工艺以减小栅介质36的露出部分的厚度。因此，可以减小位于比多晶硅图案39a高的位置处的栅介质36的厚度。厚度减小的栅介质36可以限定为绝缘缓冲层42a’。
[0199]参考图8B，可以通过执行如在图7P中所述的源极离子注入工艺44a来形成如图7P所述的源极杂质区45。
[0200]参考图8C,金属-半导体化合物层39b可以形成于多晶娃图案39a的露出表面上。金属-半导体化合物层39b可以由硅化物如CoS1、NiSi和WSi制成。
[0201]参考图8D，参考图7Q至图7S所述的绝缘封盖图案54a可以形成于具有金属-半导体化合物层39b的衬底上。接下来，可以形成参考图7T所述的凹槽区57、第一和第二源极区45a和45b以及第一和第二体沟道区33a和33b。
[0202]参考图SE，可以通过执行参考图7U所述的附加离子注入工艺63，形成图7U中描述的肖特基半导体区69以及第一和第二体接触区66a和66b。接下来，如参考图7V所述，可以形成填充凹槽区57并且覆盖绝缘封盖图案54a的前侧导电图案72。
[0203]再次参考图2，可以对半导体衬底3的背侧3bs进行研磨以减小半导体衬底3的厚度。接下来，背侧导电层80可以形成于厚度减小的半导体衬底3的背侧上。因此，可以形成如图2中所述的半导体器件lb。
[0204]接下来，将参考图9A至9D描述制造参考图3A和3B描述的半导体器件10a的方法的示例性实施例。
[0205]参考图9A，半导体层6可以形成于半导体衬底3上，如参考图7A所述。限定有源区115的沟槽区112可以形成于半导体层6中。有源区115可以形成为如同图7B中所述的有源区15那样具有锥形侧表面。
[0206]如参考图7C至7H所述，可以形成部分地填充沟槽区112的屏蔽导电图案21和预备绝缘结构26。
[0207]如参考图71所述，可以在体沟道离子注入工艺30中，在有源区115的上部形成体杂质区33。如参考图7J所述，可以通过部分地刻蚀预备绝缘结构26来形成绝缘结构26a。另外，如参考图7K所述，栅介质36可以形成于有源区15的露出表面上。接下来，可以形成在图7K至7Μ中描述的栅电极39。接下来，可以如图70所述形成绝缘缓冲层42a，并且可以如参考图7P所述形成源极杂质区45。
[0208]绝缘封盖层154可以形成于具有源极杂质区45的衬底上。绝缘封盖层154可以由诸如氧化硅之类的绝缘材料制成。
[0209]参考图9B，可以通过对绝缘封盖层154构图来形成绝缘封盖图案154a。接下来，可以通过刻蚀绝缘封盖图案154a下方的绝缘缓冲层42a来形成绝缘缓冲图案42b。绝缘封盖图案154a可以与有源区115的部分上表面交迭。
[0210]可以通过使用绝缘封盖图案154a作为刻蚀掩模部分地刻蚀有源区115来形成凹槽区157。凹槽区157可以包括锥形侧壁157sl和157s2以及底面157b。通过凹槽区157彼此间隔开的第一和第二有源突出部可以形成于有源区115的上部。
[0211]凹槽区157可以穿过源极杂质区45和体杂质区33。源极杂质区45可以形成通过凹槽区157间隔开的第一源极区145a和第二源极区145b，体杂质区33可以形成通过凹槽区157彼此间隔开的第一体沟道区133a和第二体沟道区133b。
[0212]参考图9C，可以通过执行如同在图7U中描述的附加离子注入工艺63那样的附加离子注入工艺163，来形成与在图7U中描述的第一和第二体接触区66a和66b以及肖特基半导体区69实质上相同的第一和第二体接触区166a和166b以及肖特基半导体区169。
[0213]肖特基半导体区169可以形成于位于第一和第二体沟道区133a和133b之间的有源区115中，第一体接触区166a可以形成于凹槽区157所露出的第一体沟道区133a的表面中，且第二体接触区166b可以形成于凹槽区157所露出的第二体沟道区133b的表面中。肖特基半导体区169可以位于第一和第二体接触区166a和166b之间。
[0214]肖特基半导体区169嵌入到第一和第二晶体管TRlb和TR2b之间。另外，第一和第二栅电极39可以一起配置来为第一和第二晶体管TRlb和TR2b的组合(根据本发明一些实施例的单一分离栅极功率MOSFET)提供分离栅极。本发明的发明人认识到，因为肖特基二极管具有比体二极管低的VSD值，所以可以减小停滞时间和功耗。
[0215]根据本发明构思的一些实施例，功率MOSFET器件可以包括分离栅极结构和嵌入式肖特基二极管。
[0216]参考图9D，可以形成填充凹槽区157并且覆盖绝缘封盖图案154a的前侧导电图案172。
[0217]再次参考图3A和图3B，可以对半导体衬底3的背侧3bs进行研磨以减小半导体衬底3的厚度。接下来，背侧导电层180可以形成于厚度减小的半导体衬底3的背侧3bs上。因此，可以形成如图3A和3B中所述的半导体器件100a。
[0218]接下来，将参考图1OA至1C描述制造参考图4描述的半导体器件10b的方法的示例性实施例。
[0219]参考图10A，半导体层6可以形成于半导体衬底3上，如参考图7A和7B所述。限定了具有锥形侧表面的有源区115的沟槽区112可以形成于半导体层6中。如参考图7C至7H所述，可以形成部分地填充沟槽区112的屏蔽导电图案21和预备绝缘结构26。如参考图71所述，可以通过执行体沟道离子注入工艺30，在有源区115的上部形成体杂质区33。如参考图7J所述，可以通过部分地刻蚀预备绝缘结构26来形成绝缘结构26a。如参考图7K所述，栅介质36可以形成于有源区15的露出表面上。接下来，可以使用与图7K至7M中描述的栅电极39实质上相同的方法形成多晶硅图案39a。
[0220]接下来，如参考图8A所述，在形成多晶硅图案39a之后，可以执行刻蚀工艺以减小栅介质36的露出部分的厚度。因此，可以减小位于比多晶硅图案39a高的位置处的栅介质36的厚度。厚度减小的栅介质36可以限定为绝缘缓冲层42a’。
[0221]接下来，可以通过执行如图SB中所述的源极离子注入工艺44a在有源区115中形成源极杂质区45。
[0222]接下来，如图SC所示，金属-半导体化合物层39b可以形成于多晶硅图案39a的露出表面上。金属-半导体化合物层39b可以由硅化物如CoS1、NiSi和WSi制成。
[0223]参考图10B，可以形成如图9A所述的绝缘封盖图案154。接下来，可以对绝缘封盖层154构图以形成绝缘封盖图案154a。接下来，可以刻蚀绝缘封盖图案154a下方的绝缘缓冲层42a以形成绝缘缓冲图案42b，并且可以部分地刻蚀有源区115以形成凹槽区157。凹槽区157可以具有锥形侧壁157sl和157s2以及底面157b。通过凹槽区157彼此间隔开的第一和第二有源突出部可以形成于有源区115的上部。
[0224]凹槽区157可以穿过源极杂质区45和体杂质区33。通过凹槽区157间隔开的第一源极区145a和第二源极区145b可以由源极杂质区45形成，并且通过凹槽区157彼此间隔开的第一体沟道区133a和第二体沟道区133b可以由体杂质区33形成。
[0225]参考图10C，可以通过执行图9C中描述的附加离子注入工艺163来形成第一和第二体接触区166a和166b以及肖特基半导体区169。接下来，可以形成如图9D中所述的前侧导电图案172。
[0226]再次参考图4，可以对半导体衬底3的背侧3bs进行研磨以减小半导体衬底3的厚度。接下来，背侧导电层180可以形成于厚度减小的半导体衬底3的背侧3bs上。
[0227]接下来，将参考图1lA至IlC描述制造参考图5A和5B描述的半导体器件200a的方法的示例性实施例。
[0228]参考图11A，半导体层6可以形成于半导体衬底3上，如参考图7A和7B所述。限定了具有锥形侧表面的有源区215的沟槽区212可以形成于半导体层6中。如参考图7C至7H所述，可以形成部分地填充沟槽区212的屏蔽导电图案21和预备绝缘结构26。如参考图71所述，可以通过执行体沟道离子注入工艺30，在有源区215的上部形成体杂质区33。如参考图U所述，可以通过部分地刻蚀预备绝缘结构26来形成绝缘结构26a。如参考图7K所述，栅介质36可以形成于有源区215的露出表面上。接下来，可以执行图7K至7M中描述的形成栅电极39的工艺。接下来，可以形成如图70所述的绝缘缓冲层42a。
[0229]可以对具有绝缘缓冲层42a的衬底执行源极离子注入工艺，以在有源区215中形成源极杂质区245。源极离子注入工艺可以是倾斜离子注入工艺。源极杂质区245可以包括相距有源区215的上表面具有第一结深的部分以及相距有源区215的上表面具有比第一结深大的第二结深的部分。
[0230]参考图11B，绝缘封盖层可以形成于具有源极杂质区245的衬底上。绝缘封盖层可以由诸如氧化硅之类的绝缘材料制成。
[0231]可以通过对绝缘封盖层构图来形成绝缘封盖图案254a。绝缘封盖图案254a可以与栅电极39和有源区215的部分上表面交迭。
[0232]接下来，可以通过刻蚀绝缘封盖图案254a下方的绝缘缓冲层42a来形成绝缘缓冲图案42b，并且通过部分地刻蚀有源区215来形成凹槽区257。凹槽区257可以具有锥形侧壁257sl和257s2以及底面257b。通过凹槽区257彼此间隔开的第一和第二有源突出部可以形成于有源区215的上部。
[0233]凹槽区257可以穿过源极杂质区245和体杂质区33。凹槽区257可以穿过源极杂质区245中与有源区215的上表面相距第一结深的部分以及体杂质区33。
[0234]通过凹槽区257彼此间隔开的第一源极区245a和第二源极区245b可以由源极杂质区245形成，通过凹槽区257彼此间隔开的第一体沟道区233a和第二体沟道区233b可以由体杂质区33形成。
[0235]第一和第二源极区245a和245b可以包括相距有源区215的上表面具有第一结深的部分以及相距有源区215的上表面具有比第一结深大的第二结深的部分。
[0236]参考图11C，可以通过执行如图7U中所述的附加离子注入工艺63，来形成与第一和第二体接触区66a和66b以及肖特基半导体区69实质上相同的第一和第二体接触区266a和266b以及肖特基半导体区269。
[0237]肖特基半导体区269可以形成于位于第一和第二体沟道区233a和233b之间的有源区215中，第一体接触区266a可以形成于凹槽区257所露出的第一体沟道区233a的表面中，且第二体接触区266b可以形成于凹槽区257所露出的第二体沟道区233b的表面中。肖特基半导体区269可以位于第一和第二体接触区266a和266b之间。
[0238]可以形成填充凹槽区257并且覆盖绝缘封盖图案254a的前侧导电图案272。
[0239]再次参考图5A和图5B，可以对半导体衬底3的背侧进行研磨以减小半导体衬底3的厚度。接下来，背侧导电层280可以形成于厚度减小的半导体衬底3的背侧3bs上。
[0240]接下来，将参考图12描述制造参考图6描述的半导体器件200b的方法的示例性实施例。
[0241]参考图12，半导体层6可以形成于半导体衬底3上，如参考图7A和7B所述。限定了具有锥形侧表面的有源区215的沟槽区212可以形成于半导体层6中。如参考图7C至7H所述，可以形成部分地填充沟槽区212的屏蔽导电图案21和预备绝缘结构26。如参考图71所述，可以通过执行体沟道离子注入工艺30，在有源区215的上部形成体杂质区33。如参考图U所述，可以通过部分地刻蚀预备绝缘结构26来形成绝缘结构26a。如参考图7K所述，栅介质36可以形成于有源区215的露出表面上。
[0242]接下来，可以使用如图7K至7M中所述的用于形成栅电极39的方法实质上相同的方法，形成多晶娃图案39a。
[0243]如参考图8A所述，在形成多晶硅图案39a之后，可以执行刻蚀工艺以减小栅介质36的露出部分的厚度。因此，可以减小位于比多晶硅图案39a高的位置处的栅介质36的厚度。厚度减小的栅介质36可以限定为绝缘缓冲层。
[0244]接下来，可以通过执行如图1lA中所述的源极离子注入工艺，在有源区215中形成源极杂质区245。
[0245]接下来，如图8C所述，金属-半导体化合物层39b可以形成于多晶硅图案39a的露出表面上。金属-半导体化合物层39b可以由硅化物如CoS1、NiSi和WSi制成。
[0246]接下来，可以依次形成如在图1lB中所述的绝缘封盖图案254a和凹槽区257。接下来，可以形成如图1lC中所述的第一和第二体接触区266a和226b以及肖特基半导体区269。接下来，可以形成填充凹槽区257的前侧导电图案272。
[0247]肖特基半导体区269嵌入到第一和第二晶体管TRlc和TR2c之间。另外，第一和第二栅电极39可以一起配置来为第一和第二晶体管TRlc和TR2c的组合(根据本发明一些实施例的单一分离栅极功率MOSFET)提供分离栅极。本发明的发明人认识到，因为肖特基二极管具有比体二极管更低的VSD值，所以可以减小停滞时间和功耗。
[0248]根据本发明构思的一些实施例，功率MOSFET器件可以包括分离栅极结构和嵌入式肖特基二极管。
[0249]再次参考图6，可以对半导体衬底3的背侧3bs进行研磨以减小半导体衬底3的厚度。接下来，背侧导电层280可以形成于厚度减小的半导体衬底3的背侧3bs上。
[0250]图13是包括根据本发明构思实施例的半导体器件la、lb、100a、100b、200a和200b之一的示意电路图。图13的电路图可以是功率转换设备或功率开关电路的一部分。例如，图13的电路图可以是DC/DC转换器的一部分。
[0251]参考图13，该电路可以包括第一半导体衬底310、第二半导体衬底320和控制器340。第一半导体衬底310可以是根据本发明构思实施例的半导体器件la、lb、100a、100b、200a和200b之一。第一半导体衬底310可以包括晶体管TR、PN 二极管PND和肖特基二极管SD。晶体管TR可以是NMOS晶体管。
[0252]例如，当第一半导体衬底310是参考图1A和IB描述的半导体器件Ia时，晶体管TR可以是如参考图1A和IB所述的作为一个晶体管操作的第一和第二晶体管TRla和TR2a，PN 二极管PND可以是如参考图1B所述的作为一个PN 二极管操作的、包括P型导电性第一和第二体沟道区33a和33b以及N型导电性漂移区15d的PN 二极管，肖特基二极管SD可以是参考图1B所述的肖特基二极管SDa。
[0253]此外，当第一半导体衬底310是参考图3A和3B所述的半导体器件10a时，晶体管TR可以是如参考图3A和3B所述的作为一个晶体管操作的第一和第二晶体管TRlb和TR2b，PN 二极管PDN可以是如参考图3B所述的作为一个PN 二极管操作的、包括P型导电性第一和第二体沟道区133a和133b以及N型导电性漂移区115d的PN 二极管，肖特基二极管SD可以是参考图3B所述的肖特基二极管SDb。
[0254]此外，当第一半导体衬底310是参考图5A和5B所述的半导体器件200a时，晶体管TR可以是如参考图5A和5B所述的作为一个晶体管操作的第一和第二晶体管TRlc和TR2c, PN 二极管PND可以是如参考图5B所述的作为一个PN 二极管操作的、包括P型导电性第一和第二体沟道区233a和233b以及N型导电性漂移区215d的PN 二极管，肖特基二极管SD可以是参考图5B所述的肖特基二极管SDc。第二半导体衬底320可以包括晶体管TR和PN 二极管PND。晶体管TR可以是NMOS晶体管。
[0255]第一半导体衬底310可以电连接到地端子GND，第二半导体衬底320可以电连接到VDD端子。控制器340可以电连接到第一和第二半导体器件310和320。
[0256]第二半导体衬底320的晶体管的漏极区可以电连接到VDD端子，且第二半导体衬底320的晶体管的源极区可以电连接到VOUT端子。
[0257]第一半导体衬底310的晶体管TR的漏极区可以电连接到第二半导体衬底320的晶体管的源极区，且第一半导体衬底310的晶体管TR的源极区可以电连接到地端子GND。
[0258]第一半导体衬底310的晶体管TR的栅电极以及第二半导体衬底320的晶体管的栅电极可以电连接到控制器340。
[0259]控制器340可以导通第一半导体衬底310的晶体管或第二半导体衬底320的晶体管之一，并且截止另一个。在这种情况下，控制器340可以在导通第一半导体衬底310的晶体管TR和第二半导体衬底320的晶体管之一之前截止这两个晶体管，以避免贯通电流。同样，两个晶体管都截止的状态定义为停滞时间。
[0260]第一半导体衬底310可以包括与PN 二极管PND并联连接的肖特基二极管SD。因为肖特基二极管SD具有比PN 二极管PND低的正向电压，所以肖特基二极管SD可以在停滞时间期间操作，而PN 二极管PND不动作。因此，具有相对较低正向电压的肖特基二极管SD可以替代具有相对较高正向电压的PN 二极管PND，从而可以改进功耗性质。
[0261]肖特基二极管SD可以是参考图1A和IB所述的肖特基二极管SDa、参考图3A和3B所述的肖特基二极管SDb以及参考图5A和5B所述的肖特基二极管SDc。半导体衬底310可以抑制肖特基二极管SD中产生的泄漏电流。例如，当半导体衬底310是参考图1A和IB所述的半导体器件Ia时，肖特基二极管SDa的肖特基半导体区69可以设置在第一和第二体沟道区33a和33b之间，并且设置在比第一和第二体沟道区33a和33b的底部高的位置处。此外，位于第一和第二体沟道区33a和33b之间以及肖特基半导体区69下方的漂移区15d可以完全耗尽，并且完全耗尽区可以抑制肖特基二极管SDa的泄漏电流。
[0262]图14是示出了包括图13中电路的电子系统400的示意图。
[0263]参考图14,电子系统400可以包括第一和第二半导体衬底310和320以及控制器340。此外，电子系统400可以包括电子部件360。
[0264]第一半导体衬底310可以形成于单独芯片或单独封装中。因此，晶体管TR、PN 二极管PND和肖特基二极管SD可以形成于单独芯片或单独封装中。此外，第二半导体衬底320可以形成于与第一半导体衬底310分开的单独芯片或单独封装中。另外，控制器340可以形成于分离的单独芯片或单独封装中。电子部件360可以是存储器或非存储器半导体。
[0265]第一半导体衬底310、第二半导体衬底320、控制器340和电子部件360可以设置在板300上，并且彼此电连接。
[0266]将参考图15描述包括第一和第二半导体器件310、320及控制器340的电子系统500。
[0267]参考图15，电子系统500可以包括如图14中所述的第一半导体衬底310、第二半导体衬底320、控制器340和电子部件360。第一半导体衬底310、第二半导体衬底320、控制器340和电子部件360可以设置在板300上，并且彼此电连接。电子系统500可以包括显示设备510。显示设备510可以是计算机系统的显示器或者便携式电子设备的显示器。例如，显示设备510可以是与台式计算机相连的监视器或者膝上型计算机的监视器。另外，显示设备510可以是平板PC、智能电话、便携式通信系统或能够因特网冲浪的便携式电子系统的显示设备。
[0268]根据本发明构思的实施例，可以提供包括晶体管、PN 二极管和肖特基二极管的半导体器件。该半导体器件可以形成于单一芯片中。因为配置为肖特基二极管的肖特基半导体区设置在用于形成晶体管的有源区中，所以可以将包括该半导体器件的电子系统中肖特基二极管占用的面积最小化。
[0269]此外，根据本发明构思的实施例，位于肖特基半导体区下方的有源区可以完全耗尽。因此，在肖特基半导体区下方形成的完全耗尽区可以抑制由肖特基二极管产生的泄漏电流。
[0270]另外，根据本发明构思的实施例，该半导体器件可以用作功率应用电路或电源组的一部分。例如，该半导体器件可以用作DC/DC转换器的一部分。同样，因为内部具有肖特基二极管的半导体器件具有比PN 二极管低的VSD值，从而减小了 DC/DC转换器的停滞时间和功耗。
[0271]另外，根据本发明构思的实施例，半导体器件的晶体管可以包括底面在凹槽区附近比在沟槽区附近处于较高位置的源极区。由于源极区，位于源极区下方的体接触区的面积可以增加，因此体接触区与跟体接触区形成欧姆接触的导电图案之间的体接触电阻可以降低。
[0272]前述内容是实施例的说明，而不应解释为限制实施例。尽管已经描述了一些实施例，但是本领域普通技术人员应该理解，在本质上不脱离新颖教导和优势的情况下，许多改型是可能的。因此，所有这些改型都应包括在由权利要求限定的本发明构思的范围内。在权利要求中，装置+功能表述意在覆盖在此描述的执行所述功能的结构以及结构等同物和等同结构。
【权利要求】
1.一种半导体器件，包括: 半导体衬底； 外延半导体层，设置在半导体衬底上； 沟槽，设置在外延半导体层中，在沟槽之间限定有源区； 凹槽区，设置在有源区的上表面中，并且分离有源区的第一和第二有源突出部； 栅极结构，设置在每一个沟槽中； 凹槽区中的前侧导电图案； 第一导电类型漂移区、第一和第二体沟道区以及第一和第二源极区，配置为与栅极结构形成晶体管，其中第一导电类型漂移区设置在外延半导体层的有源区中，其中第一和第二体沟道区具有与第一导电类型不同的第二导电类型并且彼此间隔开，以及其中第一和第二源极区具有第一导电类型并且在凹槽区的相对侧上彼此间隔开；以及 肖特基半导体区，具有第一导电类型，且设置在第一和第二体沟道区之间以及凹槽区的底面下方的有源区中，并且与前侧导电图案构成肖特基二极管。
2.根据权利要求1所述的半导体器件，其中肖特基半导体区包括长式周期表的第13族和第15族元素，并且在肖特基半导体区中每单位体积的第15族元素的量大于每单位体积的第13族元素的量，以及 其中与肖特基半导体区相邻的漂移区包括与肖特基半导体区中相同的每单位体积的第15族元素的量，并且漂移区包括比肖特基半导体区中高的多数载流子浓度。
3.根据权利要求1所述的半导体器件，其中第一源极区设置在第一有源突出部中，且第二有源区设置在第二有源突出部中，以及 其中第一和第二源极区的底部在靠近凹槽区处比在靠近沟槽区处处于较高的位置。
4.根据权利要求1所述的半导体器件，其中第一和第二体沟道区设置在漂移区上， 第一源极区设置在第一体沟道区上， 第二源极区设置在第二体沟道区上， 第一和第二体沟道区包括P型导电类型，以及 漂移区、肖特基半导体区以及第一和第二源极区包括N型导电类型。
5.根据权利要求4所述的半导体器件，其中肖特基半导体区包括长式周期表的第13族和第15族元素，并且在肖特基半导体区中每单位体积的第15族元素的量大于每单位体积的第13族元素的量， 其中第一和第二体沟道区包括长式周期表的第13族和第15族元素，并且在第一和第二体沟道区中，每单位体积的第15族元素的量小于每单位体积的第13族元素的量，以及其中与第一和第二体沟道区以及肖特基半导体区相邻的漂移区、第一和第二体沟道区以及肖特基半导体区各自均包括每单位体积相等量的第15族元素。
6.根据权利要求1所述的半导体器件，还包括: 设置在导电图案和第一体沟道区之间的有源区中的第一体接触区；以及设置在导电图案和第二体沟道区之间的有源区中并且与第一体接触区在凹槽区的相对侧上从而与第一体接触区间隔开的第二体接触区， 其中第一和第二体接触区具有比与第一和第二体接触区相邻的第一和第二体沟道区中高的多数载流子浓度。
7.根据权利要求6所述的半导体器件，其中前侧导电图案提供与第一和第二体接触区以及与第一和第二源极区的欧姆接触。
8.根据权利要求1所述的半导体器件，其中栅极结构包括上部宽度大于下部宽度的栅电极，并且包括插入到栅电极和有源区之间的沟槽侧壁上的栅介质层。
9.根据权利要求8所述的半导体器件，还包括设置在栅极结构上的绝缘封盖图案。
10.根据权利要求9所述的半导体器件，其中绝缘封盖图案包括第一、第二和第三堆叠绝缘封盖图案，以及 第二绝缘封盖图案位于第一和第三绝缘封盖图案之间，并且包括与第一和第三绝缘封盖图案不同的材料。
11.根据权利要求9所述的半导体器件，其中绝缘封盖图案与栅电极以及第一和第二有源突出部的上表面交迭。
12.根据权利要求9所述的半导体器件，还包括设置在绝缘封盖图案和栅电极之间以及绝缘封盖图案有源区之间且比栅介质层薄的绝缘缓冲图案。
13.—种制造半导体器件的方法，包括: 在半导体衬底上形成第一导电类型半导体层； 在半导体层中形成沟槽以在沟槽之间限定有源区； 在每一个沟槽中形成屏蔽导电图案以及包围屏蔽导电图案的预备绝缘结构，其中预备绝缘结构位于比有源区的上表面低的位置处且部分地填充沟槽； 通过对有源区的上部执行体沟道离子注入工艺，形成具有与第一导电类型不同的第二导电类型的体杂质区； 通过在形成体杂质区之后部分地刻蚀预备绝缘结构，形成绝缘结构； 在绝缘结构上形成栅极结构； 在形成栅极结构之后，在有源区的上部形成第一导电类型的源极杂质区，并形成依次穿过源极杂质区和体杂质区的凹槽区，其中凹槽区具有锥形侧壁，源极杂质区包括在凹槽区的相对侧上彼此间隔开的第一和第二源极区，并且体杂质区包括在凹槽区的相对侧上彼此间隔开的第一和第二体沟道区；以及 形成填充凹槽区的前侧导电图案。
14.根据权利要求13所述的方法，在形成前侧导电图案之前还包括:通过执行附加离子注入工艺，在凹槽区的底面下方的有源区中形成肖特基半导体区， 其中肖特基半导体区形成于第一和第二体沟道区之间，并且肖特基半导体区在比第一和第二体沟道区的底面高的位置处。
15.根据权利要求14所述的方法，其中半导体层包括长式周期表的第15族元素且具有N型导电类型，以及 附加离子注入工艺包括将长式周期表的第13族元素注入到凹槽区的底面下方的有源区中。
16.根据权利要求14所述的方法，其中附加离子注入工艺包括沿与半导体衬底垂直的方向注入杂质离子。
17.根据权利要求13所述的方法，其中体沟道离子注入工艺包括沿相对于半导体衬底的表面成角度的方向注入杂质离子，其中通过所述表面执行注入。
18.根据权利要求13所述的方法，还包括在形成源极杂质区之后且在形成凹槽区之前在栅极结构上形成绝缘封盖图案， 其中绝缘封盖图案包括在形成凹槽区的刻蚀工艺中使用的刻蚀掩模。
19.根据权利要求13所述的方法，其中通过执行源极离子注入工艺来形成源极杂质区，在源极离子注入工艺中，沿相对于半导体衬底的表面成角度的方向注入长式周期表的第15族元素，其中通过所述表面执行离子注入工艺。
20.—种半导体器件,包括: 按照分离栅极结构设置在半导体衬底中的第一和第二垂直沟道功率MOSFET晶体管； 有源区中第一和第二垂直沟道功率MOSFET晶体管之间的凹槽； 有源区上凹槽中的导电图案，所述导电图案包括用于第一和第二垂直沟道功率MOSFET晶体管的源极接触；以及 在垂直沟道功率MOSFET晶体管之间嵌入到导电图案下方的有源区中的垂直肖特基半导体区。
21.根据权利要求20所述的半导体器件，其中按照分离栅极结构设置的第一和第二垂直沟道功率MOSFET晶体管作为单一晶体管操作。
22.根据权利要求20所述的半导体器件，还包括: 在衬底下方与源极接触相对的用于第一和第二垂直沟道功率MOSFET晶体管的漏极接触。
23.根据权利要求20所述的半导体器件，其中垂直肖特基半导体区和导电图案构成嵌入式垂直肖特基二极管。
24.根据权利要求20所述的半导体器件，其中垂直肖特基半导体区包括长式周期表的第13族和第15族元素，在垂直肖特基半导体区中，每单位体积的第15族元素的量大于每单位体积的第13族元素的量。
25.根据权利要求23所述的半导体器件，还包括: 分别用于第一和第二垂直沟道功率MOSFET晶体管的第一和第二源极区，第一和第二源极区在凹槽的相对侧上，其中源极区包括在所述结上方的最低注入区。
【文档编号】H01L29/10GK104518029SQ201410446750
【公开日】2015年4月15日 申请日期:2014年9月3日 优先权日:2013年9月27日
【发明者】李宪福, 吕寅虎, 吴世春, 李硕均, 李政浩 申请人:三星电子株式会社